KR0120033Y1

KR0120033Y1 - B1 byte section error testing circuit for synchronous optical communications

Info

Publication number: KR0120033Y1
Application number: KR2019930028353U
Authority: KR
Inventors: 이심호
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1993-12-17
Filing date: 1993-12-17
Publication date: 1998-07-01
Also published as: KR950020606U

Abstract

본 고안은 155M 동기식 전송 장치에 관한 것으로, 특히 섹션 에러 모니터링(Section Error Monitoring)에 이용되는 B1바이트BIP-8(Bit Interleaving Parity)를, 짝수 패리티(Even Parity)의 규칙으로 처리하는 회로로 구현시켜 전송 에러를 검사하는 155M동기식 광전송장치 B1바이트 섹션 에러 검사회로에 관한 것이다.The present invention relates to a 155M synchronous transmission device, and in particular, by implementing a B1 byte BIP-8 (Bit Interleaving Parity) used for section error monitoring as a circuit that processes even parity rules. A 155M synchronous optical transmission device B1 byte section error checking circuit for checking a transmission error.

이와같은 본 고안의 목적을 달성하기 위한 수단은 오버헤드(Overhead) B1바이트를 BIP-8(Bit Interleaving Parity-8)의 짝수 패리티 규칙에 따라 계산하는 논리연산수단과, 상기 논리연산수단으로 부터의 출력을 프레임데이타 시작과 함께 저장하는 래치수단으로써, 달성되는 것이다.Means for achieving the object of the present invention is a logical operation means for calculating the overhead B1 byte according to the even parity rule of Bit Interleaving Parity-8 (BIP-8), and from the logical operation means As a latching means for storing the output with the start of frame data, this is achieved.

Description

155M (155M) Synchronous Transmitter Non-One (B1) Byte Section Error Inspection Circuit

제1도는 본 고안 B1바이트 논리연산회로도.1 is a B1 byte logic operation circuit diagram of the present invention.

제2도는 제1도의 출력을 저장하는 B1바이트 래치회로도.2 is a B1 byte latch circuit for storing the output of FIG.

제3도는 제1도 및 제2도 각신호의 타이밍 제어도.3 is a timing control diagram of each of the first and second angle signals.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1 : 리세트 제어부2 : 짝수 패리티 출력부1: reset control unit 2: even parity output unit

일반적으로, 통신방법에는 동기식과, 비동기식이 있는데 일반 데이타 통신에는 전송에러를 검증하기 위해 소프트웨어적인 방법이 사용되나, 최근 멀티미디어로 진입하는 단계에서는 보다 신속한 에러 검출 기능이 요구되어 특히 하드웨어적인 에러 검출 기능이 각광을 받을 것으로 기대된다.In general, there are synchronous and asynchronous communication methods. In general data communication, a software method is used to verify transmission errors. However, in the recent multimedia entry process, a faster error detection function is required. It is expected to receive this spotlight.

따라서 본 고안은 동기식 전송 프레임(Frame)에서 BIP-8(Bit Interleaving Parity)의 짝수 패리티(Even Parity) 규칙에 따라 처리하고 래치하여 다음 프레임(Frame)의 오버헤드(Overhead)의 B1바이트와 비교하여 전송에러를 검출하기 위한 155M동기식 광전송장치 B1바이트 섹션에러 검사회로를 제공함에 있다.Therefore, the present invention is processed and latched according to the even parity rule of Bit Interleaving Parity (BIP-8) in the synchronous transmission frame, and compared with the B1 byte of the overhead of the next frame. A 155M synchronous optical transmitter B1 byte section error inspection circuit for detecting a transmission error is provided.

이와같은 본 고안의 목적을 달성하기 위한 수단은 오버헤드(Overhead) B1바이트를 BIP-8(Bit Interleaving Parity-8)의 짝수 패리티 규치에 따라 계산하는 논리연산수단과, 상기 논리연산수단으로 부터의 출력을 프레임데이타 시자과 함께 저장하는 래치수단으로써, 달성되는 것으로 이하 첨부된 도면의 의거 상세하게 설명하면 다음과 같다.Means for achieving the object of the present invention is a logical operation means for calculating the overhead B1 byte according to even parity rules of Bit Interleaving Parity-8 (BIP-8), and from the logical operation means As a latch means for storing the output together with the frame data time, it is achieved as described in detail below based on the accompanying drawings.

본 고안 155M 동기식 광전송장치 B1바이트 섹션에러 검사회로는 프레임이 시작될 때 B1바이트의 값을 변경시켜 새로운 프레임 데이타로 리세트하도록 제어신호를 출력하는 리세트 제어부(1)와 프레임 데이타(Frame Data)가 진행될 때 짝수 또는 홀수값 입력(FD)에 따라 B1바이트의 값을 변경시켜 출력하는 짝수 패리티 출력부(2)로 구성된 B1바이트 논리연산부(제1도)와, 상기 B1바이트 논리연산부로 부터 출력된 신호를 8 개의 플립플롭을 통해 프레임 데이타의 시작과 동시에 래치시켜주는 B1바이트 래치 회로부(제2도)로 구성되어 있다.The 155M synchronous optical transmission device B1 byte section error inspection circuit includes a reset control unit 1 and frame data for outputting a control signal to reset the new frame data by changing the value of B1 byte when the frame starts. B1 byte logical operator (figure 1) composed of an even parity output unit 2 for changing the value of B1 byte according to the even or odd value input (FD) and outputting the same, and outputting from the B1 byte logical operator. It consists of a B1 byte latch circuit (figure 2) which latches signals at the same time as the start of frame data through eight flip-flops.

이와 같이 구성된 본 고안의 작용, 효과를 제1도 내지 제3도를 참조하여 상세하게 설명하면 다음과 같다.When described in detail with reference to Figures 1 to 3 of the operation, effects of the present invention configured as described above.

제1도는 155M 프레임내의 데이타를 짝수 패리티(BIP ; BIT Interleaving Parity)의 규칙을 계산하는 논리연산부로써, 여기에서 출력된 계산값은 제2도의 래치부에서 새로운 프레임의 시작과 함께 래치디어 유지되다가 원하는 시간에 B1바이트의 자리에 쓰여지게 된다.FIG. 1 is a logic operation unit for calculating a rule of BIT Interleaving Parity (BIP) of data in a 155M frame, and the calculated value outputted here is latched with the start of a new frame in the latch unit of FIG. It is written in place of B1 bytes in time.

먼저 제1도에서의 리세트 제어부(1)의 세부동작은 다음과 같다.First, the detailed operation of the reset control unit 1 in FIG. 1 is as follows.

B1바이트 클리어 신호인 입력 (B1CD)는 제3도를 참조하여 프레임이 시작되기 1 바이트에 로우로 되어 플립플롭(1a)에 입려된 클록CLK(19M)에 의해 출력된 다음 인버트 시키면 제어신호(DE)를 출력시키는데, 이(DE)는 프레임 시작지점 A1바이트에서만 1로 유지되고 그외의 바이트에서는 0이 유지되는 프레임 시작 타이밍 제어 신호(DE)이다.The input B1CD, which is a B1 byte clear signal, becomes low at 1 byte at the beginning of the frame with reference to FIG. 3 and is output by the clock CLK 19M applied to the flip-flop 1a. (DE) is a frame start timing control signal (DE) that remains 1 at the frame start point A1 byte and 0 at other bytes.

프레임 데이타(FD)와 타이밍 제어신호(DE)가 배타논리합 XOR에 입력되는데 (DE)가 0일때는 (FD)의 원래값으로 출력하고 (DE)가 1일때는 (FD)를 반전시켜 출력한다.The frame data FD and the timing control signal DE are input to the exclusive logic sum XOR. When (DE) is 0, the original value of (FD) is output. When (DE) is 1, the output is inverted (FD). .

다음에 짝수 패리티 출력부(2)는 JK플립플롭 8개가 있어 앞단의 배타논리합 XOR출력이 (FD)의 반전 출력일 때, 즉(DE)=1이고 프레임이 시작되는 지점 A1바이트일때 JK플립플롭의 입력 J와 K는 각각 10, 혹은 1이 되어 플립플롭의 출력은 0또는 1의 값이 된다.The even parity output section (2) has eight JK flip flops. When the exclusive logical sum XOR output of the preceding stage is the inverted output of (FD), that is, (DE) = 1 and the point A1 byte at which the frame starts, the JK flip flop The inputs J and K are 10 or 1, respectively, and the output of the flip-flop is 0 or 1.

따라서 결과적으로 A1바이트에서는 JK플립플롭은 프레임 데이타(FD)값으로 라세트 된다.As a result, in A1 bytes, the JK flip-flop is reset to the frame data (FD) value.

반면에 배타논리합 XOR출력이 (FD)와 같을때, 즉(DE)=0이고 프레임의 A1바이트가 아닐때는 JK플립플롭의 JK입력이 각각 0혹은 11이 되는데 JK값이 0일때는 현재의 Q값을 유지하고 11일 때는 현재의 Q값에서 반전 출력되어 결과적으로 J가 0일 때는 현재의 Q값을 유지시키고 J가 1일때는 현재의 값에 반전출력하여 짝수(Even Parity)의 역할을 수행하는 것이다.On the other hand, when the exclusive logic sum XOR output is equal to (FD), that is, when (DE) = 0 and not A1 bytes in the frame, the JK input of the JK flip-flop becomes 0 or 11, respectively. Maintains the value and inverts the current Q value at 11; consequently, maintains the current Q value when J is 0, and inverts the current value when J is 1 to play the role of Even Parity. It is.

제2도는 본 고안의 B1 바이트 래치회로부로써 그 동작을 보면 다음과 같다.2 is a B1 byte latch circuit part of the present invention.

제2도는 8개의 선택출력 플립플롭을 사용하여 입력단자(te)의 값이 0이냐 1이냐에 따라 데이타를 저장하고 있는 입력단자(D) 혹은 (TI)를 선택하여 출력하는 플립플롭으로 제1도에서 출력된 데이타 입력신호(DI)와 타이밍 제어신호(DE)를 제2도의 선택출력 플립플롭의 입력단자(TI)와 (TE)에 각각 연결하여 사용한다.2 is a flip-flop that selects and outputs an input terminal (D) or (TI) that stores data according to whether an input terminal (te) is 0 or 1 using eight selective output flip-flops. The data input signal DI and the timing control signal DE output in the drawing are connected to the input terminals TI and TE of the selective output flip-flop of FIG. 2, respectively.

제1도의 타이밍 제어신호(DE)가 1일때, 즉 프레임이 시작되는 A1바이트의 시점에서 제2도의 플립플롭은 입력단자(TE)는 (TI)에 입력되는 값, 즉(DI)의 출력을 선택하여 출력한다.When the timing control signal DE of FIG. 1 is 1, that is, at the point of A1 byte at which the frame starts, the flip-flop of FIG. 2 inputs the input terminal TE to the value TI, that is, the output of DI. Select and print.

이때 출력은 제3도의 (가)의 A에서 처럼 클록신호(CLK)의 상승펄스에서는 (DI)의 현재 입력값이 아니라 (마)와 같이 프레임동안 누적되어 래치된 BIP-8데이타가 된다.At this time, the output becomes BIP-8 data accumulated and latched during the frame as shown in E in the rising pulse of the clock signal CLK as shown in A of FIG.

따라서 (DE)가 1에서의 플립플롭 출력은 한 프레임에 대해서 논리 연산된 BIP-8의 결과치인 것이다.Thus, the flip-flop output at (DE) 1 is the result of the BIP-8 logical operation for one frame.

반면에 (DE)가 '0일때, 즉 프레임이 A1바이트 이외에서 진행되는 동안은 플립플롭의 출력은 이전 출력을 래치한 값이 되어 새로운 프레임이 시작될 때까지 연산된 B1값인(B1VAL)출력은 이전 프레임의 BIP-8의 결과를 그대로 유지하고, 새로운 프레임이 시작될 때 그 값을 변경시킨다.On the other hand, when (DE) is '0', i.e. while the frame is progressing beyond A1 bytes, the output of the flip-flop is the value that latched the previous output and the output (B1VAL), which is the calculated B1 value until the start of a new frame, Keep the BIP-8 result of the frame, and change its value when a new frame starts.

상기 제1도 및 제2도의 동작을 종합하면 래치부의 출력(B1VAL)은 이전프레임의 BIP-8, 짝수 패리티의 결과를 다음 프레임 기간 동안 유지하다가 B1 타이밍에 라이트(Write)하고 다음 프레임의 BIP-8의 값을 누적시켜서 논리연산하다가 그 다음 프레임의 시작과 동시에 (B1VAL)의 값을 변경시켜서 결과적으로 BIP-8, 짝수 패리티 규칙에 의해 모든 프레임에 대한 섹션 에러(Section Error)를 검출하도록 하는 것이다.When the operation of FIG. 1 and FIG. 2 is combined, the output B1VAL of the latch unit maintains the result of the BIP-8 and even parity of the previous frame for the next frame period, and then writes at the timing B1 and BIP- of the next frame. By accumulating the value of 8 and performing logical operation, the value of (B1VAL) is changed at the beginning of the next frame so that section error for every frame is detected by BIP-8, even parity rule. .

제3도는 (가)와 같이 19M주기를 갖는 클록 신호에 동기되어 (나)와 같은 B1클리어 신호(B1CD)가 프레임 시작 1바이트 전에 출력되면 제1도의 D플립플롭과 XOR논리회로에 의해 프레임 시작과 함께 (다)와 같이 1인 출력이 발생하며 그결과 제1도의 B1바이트 온리연산회로는 (라)에 도시된 바와 같이 BIP-8데이타를 출력하여 제2도의 입력단자(DI)에 입력시킨다.3 is synchronized with a clock signal having a period of 19M as shown in (A), and when the B1 clear signal (B1CD) as shown in (B) is output 1 byte before the start of the frame, the frame starts by the D flip-flop and the XOR logic circuit of FIG. The output of 1 is generated as shown in (C). As a result, the B1 byte only operation circuit of FIG. 1 outputs BIP-8 data as shown in (D) and inputs it to the input terminal DI of FIG. .

리세트 되어 입력된(DI) 데이타는 제2도의 래치부에서 이전 프레임의 BIP-8값으로 저장하고 (마)와 같이 (B1VAL)로 출력하게 된다.The reset (DI) data is stored as the BIP-8 value of the previous frame in the latch section of FIG. 2 and output as (B1VAL) as shown in (e).

이와 같은 본 고안은 155M 동기식 전송 장치에서 B1바이트를 위한 연산을 통해 섹션에러 모니터링(Section Error Monitoring)을 할 수 있을 뿐만 아니라 연속된 프레임 데이타가 들어올 경우 현재 프레임의 BIP-8을 계산해서 다음에 들어오는 프레임의 오버헤드(Overhead)중 B1바이트와 비교하면 섹션에러를 검출할 수 있는 효과가 있다.The present invention not only enables section error monitoring through operations for B1 bytes in the 155M synchronous transmission device, but also calculates the BIP-8 of the current frame when subsequent frame data comes in. Compared with the B1 byte of the frame overhead, a section error can be detected.

Claims

Logical operation means for receiving the transmission frame data and calculating the overhead B1 byte according to the even parity rule of Bit Interleaving Parity-8 (BIP-8), and outputting the output from the logical operation means. A 155M synchronous optical transmitter B1 byte section error checking circuit, comprising: latch means for storing and outputting a B1 byte value according to a data start signal.

2. The apparatus according to claim 1, wherein the logical operation means comprises: reset control means for resetting a B1 byte value to new frame data according to a B1 byte clear signal, and converting a parity accumulation value of frame data output from the reset control means; 155M synchronous optical transmitter B1 byte section error check circuit comprising an even parity output unit.

2. The 155M synchronous optical transmission device according to claim 1, wherein the latch means comprises a latch unit for storing BIP-8 (Bit Interleaving Parity-8) data accumulated during a previous frame as a control signal set according to a B1 byte clear signal. B1 byte section error check circuit.

2. The DFL flop according to claim 1, wherein the logic operation means receives a reset signal for resetting the flip-flop, a B1 byte clear signal, and a clock signal, and outputs the D flip-flop and the inverted output inverting the D flip-flop output. 155M synchronous optical transmission device comprising an exclusive logic unit for exclusively logically inputting and inputting frame data, and a JK flip-flop for logically outputting a signal outputted from the exclusive logic unit and a frame data signal according to a clock signal. B1 byte section error check circuit.

2. The 155M synchronous type according to claim 1, wherein the latching means comprises a signal for resetting the flip-flop and a selective flip-flop for receiving the logic and the selective output by receiving the output and frame data from the logic operation means. Optical transmission device B1 byte section error inspection circuit.