KR0115427Y1 - 연산증폭기의 이득제한회로 - Google Patents

연산증폭기의 이득제한회로

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KR0115427Y1
KR0115427Y1 KR2019940029310U KR19940029310U KR0115427Y1 KR 0115427 Y1 KR0115427 Y1 KR 0115427Y1 KR 2019940029310 U KR2019940029310 U KR 2019940029310U KR 19940029310 U KR19940029310 U KR 19940029310U KR 0115427 Y1 KR0115427 Y1 KR 0115427Y1
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이정욱
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김주용
현대전자산업주식회사
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Abstract

본 고안은 모니터및 기타 전자회로에서 어느 특정레벨(level)이상의 이득을 제한하고자할때 이득제한용으로 적용 가능하도록 한 연산 증폭기(OP-AMP)의 이득제한회로에 관한 것으로서, 이러한 본 고안은 증폭할 신호를 입력받는 입력단자(IN)와 증폭된 신호를 출력하는 출력단자(OUT)사이에 게재되어 상기 입력단자(IN)로부터 입력된 신호와 반전단자(-)로 입력되는 전압의 차이 전압을 소정 레벨로 증폭하여 출력하는 연산 증폭기(OP1)와, 연산 증폭기(OP1)로부터 출력되는 전압의 레벨에 따라 내부 저항(R7)의 저항치를 변화시켜 상기 반전단자(-)로 입력되는 전압의 레벨 조절로 연산 증폭기(OP1)의 출력을 제한시키는 옵토 레지스터(OTS)를 구비하고, 옵토 레지스터(OTS)의 다이오드로 흐르는 전류를 제어하여 내부 저항(R6)의 저항치를 가변 시킴으로써 연산 증폭기의 출력 레벨을 가변적으로 제어하게 되는 것이다.

Description

연산증폭기 (OP-AMP)의 이득제한회로
제1도는 본 고안에 의한 연산증폭기의 이득제한 회로도.
제2도는 본 고안의 다른 실시예 회로도.
* 도면의 주요부분에 대한 부호의 설명
OP1: 연산증폭기 OTS : 옵토 레지스터
R1-R8: 저항 D : 다이오드
본 고안은 모니터및 기타 전자회로에서 어느 특정레벨(level)이상의 이득을 제한하고자할때 이득제한용으로 적용 가능하도록 한 연산 증폭기(OP-AMP)의 이득제한회로에 관한 것으로, 특히 옵토 레지스터(opto resistor)를 이용하여 연산 증폭기의 이득을 제한할 수 있도록 하는 연산 증폭기의 이득제한회로에 관한 것이다.
종래에는 고가인 IC(집적회로)와 TR(트랜지스터)을 이용해 이득제한회로를 구성하였으나, 이는 트랜지스터(TR) 동작 특성의 오차로 인해 많은 편차가 발생하게되고, 또 트랜지스터의 턴온시 순간적으로 전류를 제한하므로서 자동 콘트라스트 레벨(ACL : Automatic Contrast Level)회로 동작시 모니터 화면에 순간적으로 특성 편차가 발생되어 이득제한이 일정하지 않고. 또 회로구성이 매우 복잡할 뿐만 아니라 고가인 IC및 TR등을 사용하므로써 코스트가 상승하는 등 문제점이 야기되었던 것이다.
본 고안은 상기와 같은 종래의 문제점을 해결하고자 이루어진 것으로서, 그 목적은 옵토 레지스터를 이용하여 증폭기및 기타 전자회로에서 어느 특정 레벨 이상의 이득을 제한할 수 있도록 어느 기준레벨량에 따라 옵토레지스터의 저항값을 변화시켜 이득을 제한할 수 있게 하여 코스트를 절감시킬 수있도록 하는데 그 목적이 있다.
본 고안의 또다른 목적은 옵토 레지스터내 저항기의 저항값이 변화될 때 저항값의 변화율에 적합하게 다른 시정수(R*C)값을 설정하여 ACL회로에 요구되는 이득을 얻을 수 있도록 전류를 제한 시키도록 함에 그 목적이 있다.
이하 본 고안의 바람직한 실시예를 첨부한 도면에 의거 보다 상세히 설명하면 다음과 같다.
제1도는 본 고안에 의한 연산 증폭기의 이득제한 회로도로서, 이에 도시한바와 같이, 증폭할 신호를 입력받는 입력단자(IN)와 출력단자(OUT)사이에 게재되어 상기 입력단자(IN)로부터 입력된 신호와 반전단자(-)로 입력되는 전압의 차이 전압을 소정 레벨로 증폭하여 출력하는 연산 증폭기(OP1)와, 상기 연산 증폭기(OP1)로부터 출력되는 전압의 레벨에 따라 내부 저항(R6)의 저항치를 변화시켜 상기 반전단자(-)로 입격되는 전압의 레벨 조절로 상기 연산 증폭기(OP1)의 출력을 제한시키는 옵토 레지스터(OTS)로 구성된다.
도면중 미설명 부호 R1-R5는 저항을 나타낸다.
이와 같이 구성된 본 고안에 의한 연산 증폭기의 이득 제한회로의 작용 및 효과를 상세히 설명하면 다음과 같다.
먼저, 입력단자(IN)로 입력되는 신호가 저항(R1)을 통해 연산 증폭기(OP1)의 비반전단자(+)에 입력되면, 상기 연산 증폭기(OP1)는 반전단자(-)에 입력되는 전압과 상기 비반전단자(+)에 입력되는 전압의 차이 전압을 증폭시켜 출력하게 된다.
이때 연산 증폭기(OP1)의 이득A = ((R2+ Rx)/R2* Vin) ‥‥식(1)이 된다.
상기에서 , Vin은 입력전압이며, RX는 저항(R3)과 저항(R6)의 합성저항이 된다.
한편, 상기 연산 증폭기(OP1)의 출력 신호는 저항(R4)을 통해 피이드백 되어 옵토 레지스터(OTS)내의 다이오드(D)로 흐르게 되고, 상기 다이오드(D)는 흐르는 전류에 의해 발광을 하게 된다. 이때 발광되는 광량에 의해 상기 저항(R6)의 저항치가 가변하게 되고, 결론적으로 상기 연산 증폭기(OP1)의 반전단자(-)로 입력되는 전압을 가변시켜 연산 증폭기(OP1)의 이득을 제어하게 된다.
여기서, 옵토 레지스터(OTS)를 이루는 다이오드(D)와 저항(R6)간의 관계를 살펴보면, 상기 다이오드(D)로 흐르는 전류량이 많아지면 저항(R6)의 저항치는 상대적으로 작아진다.
따라서, 상기와 같이 작용하는 옵토 레지스터(OTS)의 원리를 이용한 본 고안의 이득 제어 상태를 살펴보면 다음과 같다.
만약, 상기 연산 증폭기(OP1)로부터 출력되는 전압의 레벨이 규정치 이상의 레벨로 출력되면, 상기 저항(R6)의 저항치가 상대적으로 작아져, 연산 증폭기(OP1)의 이득 A는 전술한 수식(1)에 의해 Rx의 값이 변하여 연산 증폭기(OP1)의 반전단자(-)로 입력되는 전압의 레벨을 높이게 되며, 이로써 상대적으로 비반전단자(+)로 입력되는 전압의 증폭도를 낮추는 역할을 함으로써 이득을 제어하게 된다.
한편, 제2도는 본 고안의 다른 실시예 회로도로서, 이는 자동 콘트라스트 콘트롤 전압을 제어하기 위한 회로도이다.
이에 도시한 바와 같이, 자동 콘트라스트 레벨(ACL)회로에서 요구되는 이득으로 전류를 제한시키고자 옵토 레지스터(OTS)내의 다이오드(D)의 애노드측은 저항(R7)을 통해 빔 전류출력단자에 연결하고, 다이오드(D)의 캐소드측은 저항(R8)을 통해 ABL단자에 연결하여 구성한 것으로서, 입력단자(IN)로부터 입력된 콘트라스트(contrast)제어신호는 저항(R1)을 통해 연산 증폭기(OP1)의 비반전단자(+)에 입력되어 주지한 바와 같은 수식(1)의 이득으로 증폭되어 콘트라스트 콘트롤 전압으로 출력된다.
이때, 콘트라스트 이득이 높아지면 상대적으로 브라운관(CRT)에 흐르는 빔전류도 높아지게 되며, 이를 피이드백 시켜 상기 옵토 레지스터(OTS)의 다이오드(D)에 흐르는 전류로 제공한다.
그러면 상기 빔 전류량에 따라 상기 다이오드(D)로 흐르는 전류량이 달라지게 되며, 이 전류량에 의해 저항(R6)의 저항치도 가변된다.
이에 따라 상기 연산 증폭기(OP1)의 반전단자(-)에 입력되는 전압값도 변하게 되며, 이러한 원리에 의해 연산 증폭기(OP1)의 출력 전압인 콘트라스트 제어신호도 변화시킬 수 있다.
즉, 상기와 같은 동작으로 콘트라스트 제어신호를 낮추게 되면 전술한 빔 전류도 상대적으로 낮출 수 있어 안정된 콘트라스트 레벨을 유지할 수 있게 되는 것이다.
이상에서 상술한 바와 같이 본 고안은 옵토 레지스터를 이용한 간단한 회로 구성에 의해 어느 기준 레벨량에 따라 옵토 레지스터의 내부 저항값을 변화시켜 증폭기 및 기타 전자회로에서의 출력 레벨을 제한할 수 있는 효과가 있다.
또한, 옵토 레지스터라는 간단한 회로 구성에 의해 출력 레벨의 제한이 가능하므로 기존과 같이 집적회로(IC)와 트랜지스터(TR)의 사용할 때보다 코스트를 상당히 절감할 수 있는 이점이 있다.

Claims (1)

  1. 증폭할 신호를 입력받는 입력단자(IN)와 증폭된 신호를 출력하는 출력단자(OUT)사이에 게재되어 상기 입력단자(IN)로부터 입력된 신호와 반전단자(-)로 입력되는 전압의 차이 전압을 소정 레벨로 증폭하여 출력하는 연산 증폭기(OP1)와, 상기 연산 증폭기(OP1)로부터 출력되는 전압의 레벨에 따라 내부 저항치를 변화시켜 상기 반전단자(-)로 입력되는 전압의 레벨 조절로 상기 연산 증폭기(OP1)의 출력을 제한시키는 다이오드(D)와 저항(R7)으로 이루어진 옵토 레지스터(OTS)로 구성된 것을 특징으로 하는 연산 증폭기의 이득제한회로.
KR2019940029310U 1994-11-04 1994-11-04 연산증폭기의 이득제한회로 KR0115427Y1 (ko)

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