JPWO2022210070A5 - - Google Patents

Description

なお、図５Ａ～５Ｈ及び図６Ａ～６Ｇにおいて、Ｖ_ＡＰＤは、ＡＰＤ１のカソードの電位またはポテンシャル（図２参照）を示す。Ｖ_ＦＤは、ＦＤ部２の電位またはポテンシャル（図２参照）を示す。Ｖ_ＭＩＭは、ＭＩＭ８の端子のうち、ＣＮＴ－ＴＲ７のソースに接続された端子の電位またはポテンシャル（図２参照）を示す。また、Ｐ－ｗｅｌｌは、ＦＤ部２を囲むｐ型ウェル（図示せず）の電位またはポテンシャルを示し、当該電位は、Ｖ３（＝－１．１Ｖ）に固定されている。ＲＳＤは、ＲＳＴ－ＴＲ４のドレインの電位またはポテンシャルを示し、当該電位は、第１電源１２の電源電圧、この場合は、＋３Ｖに固定されている。

次に、図５Ｅに示すように、電位ＲＳＴが、Ｖ１とＶ２との間の値になるように、駆動信号ＲＳＴをＲＳＴ－ＴＲ４のゲートに印加する（図４に示す期間Ｖ）。この場合の駆動信号ＲＳＴの大きさは、＋２．５Ｖである。このようにすることで、ＲＳＴ－ＴＲ４のゲート直下のポテンシャルをＲＳＴ－ＴＲ４のソースのポテンシャルとドレインのポテンシャルの間のレベルにすることができる。この場合、ＲＳＴ－ＴＲ４は、完全なオン状態にはならないものの、ＦＤ部２から第１電源１２へ電子が流れるようにすることができる。ＡＰＤ１で発生した電荷量のばらつきに応じて、ＦＤ部２に蓄積される電荷量、ひいては電位Ｖ_ＦＤもばらつきを生じる。一方、図５Ｅに示すステップを行い、ＦＤ部２と第１電源１２との導通状態を確保することで、電位Ｖ_ＦＤを調整して、所定のレベルに揃えることができる。さらに、図５Ｆに示すように、駆動信号ＲＳＴを０Ｖに低下させ、ＲＳＴ－ＴＲ４をオフ状態にして、電位Ｖ_ＦＤの調整を終了する（図４に示す期間ＶＩ）。

ここで、Ｖ_ＦＤＡは、図４に示す期間ＩＶにおけるＦＤ部２の電位である。つまり、ＲＳＴ－ＴＲ４のゲートを中間電位にして、電位Ｖ_ＦＤを調整した後の値である。Ｖ_ＦＤＢは、図４に示す期間ＶＩＩにおけるＦＤ部２の電位である。つまり、ＦＤ部２に蓄積された電子をＭＩＭ８に転送した後のＦＤ部２の電位である。図７に示すように、カウント数ｉに比例して、電圧Ｖ_{ＭＩＭ（ｉ）}は低下する。なお、図７に示す例では、カウント数を２４回まで増加させると、電圧Ｖ_{ＭＩＭ（ｉ）}は３Ｖから１．６Ｖまで段階的に低下する。一方、カウント数を２５回以上に増やしても、電圧Ｖ_{ＭＩＭ（ｉ）}は１．６Ｖから変化しない。これは、ＭＩＭ８に蓄積された電荷量が飽和値に達したためである。つまり、電圧Ｖ_{ＭＩＭ（ｉ）}の変化量は、ＭＩＭ８の容量Ｃ_ＭＩＭに依存している。さらに言うと、ＦＤ部２の容量Ｃ_ＦＤとＭＩＭ８の容量Ｃ_ＭＩＭとの比にも依存している。

画素セル１０は、ＦＤ部２に接続されたＣＮＴ－ＴＲ７と、一方の端子がＣＮＴ－ＴＲ７に接続されたＭＩＭ８と、を少なくとも有している。