JPWO2021233814A5 - - Google Patents
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Claims (2)
- ラボ・オン・チップの層の製造方法であって、
コンピュータプログラムにより、プリント回路（７）、流体のための混合および反応キャビティ（３）、マイクロチャネル（２）、および各層に見られる電子部品の配置のための空間（１５）を設計する工程と、
混合および反応キャビティ（３）、マイクロチャネル（２）、マイクロチャネルを接続する孔（８）、および電子部品を配置するための空間（１５）を構成する異なる空隙および通路を、１つまたはそれ以上の生体適合性基板に機械的に形成する工程と、
最初の工程で形成された設計に従って、プリント回路（７）が統合されるこれらの表面を生体適合性導電性材料でメタライゼーションする工程と、
フォトリソグラフィと、酸による攻撃とにより、プリント回路（７）を形成する工程と、
対応する空間（１５）に電子部品を接合する工程であって、電子部品は、アクチュエータ（１１）またはセンサ（１０）である工程と、
最終のラボラトリを構成するすべての層を接合する工程と、を含み、
メタライゼーションは、予め作製された生体適合性導電性材料を樹脂によって生体適合性基板に接着することによって行われ、
生体適合性基板は、以下の材料：ポリメチルメタクリレート（ＰＭＭＡ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリジメチルシロキサン（ＰＤＭＳ）、ポリ３，４－エチレンジオキシチオフェン（ＰＥＤＯＴ）、環状オレフィンのコポリマ（ＣＯＣ）、ポリカーボネート、またはシリコン、の１つまたはそれ以上を含む、方法。 - 生体適合性導電性材料は、アルミニウム、銀、金、白金、チタン、ＩＴＯ、グラフェン、またはニチノールのうちの１つまたはそれ以上である請求項１に記載の方法。
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