JPWO2020136467A1 - 半導体装置、および半導体装置の作製方法 - Google Patents
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Abstract
Description
図2は本発明の一態様に係る半導体装置の断面図である。
図3A、図3Bは本発明の一態様に係る半導体装置の斜視図である。
図4Aは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図4B乃至図4Dは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図5Aは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図5B乃至図5Dは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図6Aは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図6B乃至図6Dは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図7Aは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図7B乃至図7Dは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図8Aは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図8B乃至図8Dは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図9Aは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図9B乃至図9Dは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図10Aは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図10B乃至図10Dは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図11Aは本発明の一態様に係る半導体装置の作製方法を示す上面図である。図11B乃至図11Dは本発明の一態様に係る半導体装置の作製方法を示す断面図である。
図12Aは本発明の一態様に係る半導体装置の上面図である。図12B乃至図12Dは本発明の一態様に係る半導体装置の断面図である。
図13A、図13Bは本発明の一態様に係る半導体装置の断面図である。
図14は本発明の一態様に係る記憶装置の構成を示す断面図である。
図15は本発明の一態様に係る記憶装置の構成を示す断面図である。
図16A、図16Bは本発明の一態様に係る記憶装置の構成例を示すブロック図である。
図17A乃至図17Hは本発明の一態様に係る記憶装置の構成例を示す回路図である。
図18A、図18Bは本発明の一態様に係る半導体装置の模式図である。
図19A乃至図19Eは本発明の一態様に係る記憶装置の模式図である。
図20A乃至図20Hは本発明の一態様に係る電子機器を示す図である。
図21は実施例に係る試料のShift値の正規確率プロットを示す図である。
図22は実施例に係る+GBTストレス試験におけるΔVshのストレス時間依存性を示す図である。
図23Aは実施例に係る+GBTストレス試験におけるIonのストレス時間依存性を示す図である。図23Bは実施例に係る+GBTストレス試験におけるS値のストレス時間依存性を示す図である。図23Cは実施例に係る+GBTストレス試験におけるμFEのストレス時間依存性を示す図である。
図24は実施例に係るトランジスタのId−Vg特性を示す図である。
図25Aは実施例に係るVshの正規確率プロットを示す図である。図25Bは実施例に係るIonの正規確率プロットを示す図である。図25Cは実施例に係るVshのVbg依存性を示す図である。
図26Aは実施例に係る+GBTストレス試験におけるΔVshである。図26(B)は実施例に係るS値のストレス時間依存性を示す図である。
本実施の形態では、本発明の一態様に係るトランジスタ200を有する半導体装置の一例について説明する。
図1A乃至図1Dは、トランジスタ200を有する半導体装置の上面図および断面図である。図1Aは、当該半導体装置の上面図である。また、図1B乃至図1Dは、当該半導体装置の断面図である。ここで、図1Bは、図1AにA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図1Cは、図1AにA3−A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。また、図1Dは、図1AにA5−A6の一点鎖線で示す部位の断面図である。なお、図1Aの上面図では、図の明瞭化のために一部の要素を省いている。
図1A乃至図1Dに示すように、トランジスタ200は、絶縁体214上の絶縁体216と、絶縁体216に埋め込まれるように配置された導電体205(導電体205a、および導電体205b)と、絶縁体216上、および導電体205上の絶縁体222と、絶縁体222上の絶縁体224と、絶縁体224上の酸化物230aと、酸化物230a上の酸化物230bと、酸化物230b上の導電体242a、導電体242b、および酸化物230cと、酸化物230c上の絶縁体250と、絶縁体250上に位置し、酸化物230cと重なる導電体260(導電体260a、および導電体260b)と、絶縁体224の上面の一部、酸化物230aの側面の一部、酸化物230bの側面の一部、導電体242aの側面、導電体242aの上面、導電体242bの側面、および導電体242bの上面と接する絶縁体254と、を有する。また、酸化物230cは、絶縁体254の側面、導電体242aの側面および導電体242bの側面とそれぞれ接する。ここで、図1Bに示すように、導電体260の上面は、絶縁体250の上面および酸化物230cの上面と略一致して配置される。また、絶縁体282は、導電体260、絶縁体250、酸化物230c、および絶縁体280のそれぞれの上面と接する。
以下では、チャネル形成領域およびその近傍の構造体の、好ましい形状について説明する。なお、説明を容易にするため、トランジスタ200のチャネル形成領域として機能する領域は、酸化物230bに形成されるとする。
以下では、本発明の一態様である半導体装置、および当該半導体装置が有するトランジスタ200の詳細な構成について説明する。
以下では、半導体装置に用いることができる構成材料について説明する。
トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、SOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
酸化物230として、半導体として機能する金属酸化物(酸化物半導体)を用いることが好ましい。以下では、本発明の一態様に係る酸化物230に適用可能な金属酸化物について説明する。
酸化物半導体(金属酸化物)は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)、および非晶質酸化物半導体などがある。
ここで、金属酸化物中における各不純物の影響について説明する。
酸化物230に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物230として、バンドギャップを有する半導体材料(ゼロギャップ半導体ではない半導体材料)を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質(原子層物質、2次元材料などともいう。)などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
次に、図1A乃至図1Dに示す、本発明の一態様である半導体装置の作製方法を、図4A乃至図11Dを用いて説明する。
以下では、図12A乃至図12D、ならびに、図13Aおよび図13Bを用いて、本発明の一態様である半導体装置の一例について説明する。
図12Aは半導体装置の上面図を示す。また、図12Bは、図12AにA1−A2の一点鎖線で示す部位に対応する断面図である。また、図12Cは、図12AにA3−A4の一点鎖線で示す部位に対応する断面図である。また、図12Dは、図12AにA5−A6の一点鎖線で示す部位に対応する断面図である。図12Aの上面図では、図の明瞭化のために一部の要素を省いている。
図13(A)および図13(B)に、複数のトランジスタ(トランジスタ200_1乃至トランジスタ200_n)を、絶縁体283、および絶縁体212で、包括して封止した構成について示す。なお、図13(A)および図13(B)において、トランジスタ200_1乃至トランジスタ200_nは、チャネル長方向に並んでいるように見えるが、これにかぎられるものではない。トランジスタ200_1乃至トランジスタ200_nは、チャネル幅方向に並んでいてもよいし、マトリクス状に配置されていてもよいし、規則性を持たずに配置されていてもよい。
本実施の形態では、半導体装置の一形態を、図14および図15を用いて説明する。
本発明の一態様である半導体装置を使用した、半導体装置(記憶装置)の一例を図14に示す。本発明の一態様の半導体装置は、トランジスタ200はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300、およびトランジスタ200の上方に設けられている。なお、トランジスタ200として、先の実施の形態で説明したトランジスタ200を用いることができる。よって、トランジスタ200、およびトランジスタ200を含む層については、先の実施の形態の記載を参酌することができる。
トランジスタ300は、基板311上に設けられ、ゲートとして機能する導電体316、ゲート絶縁体として機能する絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
容量素子100は、トランジスタ200の上方に設けられる。容量素子100は、第1の電極として機能する導電体110と、第2の電極として機能する導電体120と、誘電体として機能する絶縁体130とを有する。
各構造体の間には、層間膜、配線、プラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
なお、トランジスタ200に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体を設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
本発明の一態様である半導体装置を使用した、記憶装置の一例を図15に示す。図15に示す記憶装置は、図14で示したトランジスタ200、トランジスタ300、および容量素子100を有する半導体装置に加え、トランジスタ400を有している。
トランジスタ400は、トランジスタ200と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ400は、第1のゲートとして機能する導電体460(導電体460a、および導電体460b)と、第2のゲートとして機能する導電体405と、ゲート絶縁層として機能する絶縁体222、絶縁体224、および絶縁体450と、チャネル形成領域を有する酸化物430cと、ソースとして機能する導電体442a、酸化物431a、および酸化物431bと、ドレインとして機能する導電体442b、酸化物432a、および酸化物432bと、プラグとして機能する導電体440(導電体440a、および導電体440b)と、導電体440のバリア絶縁膜として機能する絶縁体441(絶縁体441a、および絶縁体441b)と、を有する。
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン(スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある)について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝(ダイシングライン)を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断(分割)する場合がある。
本実施の形態では、図16Aおよび図16B、ならびに、図17A乃至図17Hを用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ(以下、OSトランジスタと呼ぶ場合がある。)、および容量素子が適用されている記憶装置(以下、OSメモリ装置と呼ぶ場合がある。)について説明する。OSメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するOSトランジスタを有する記憶装置である。OSトランジスタのオフ電流は極めて小さいので、OSメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
図16AにOSメモリ装置の構成の一例を示す。記憶装置1400は、周辺回路1411、およびメモリセルアレイ1470を有する。周辺回路1411は、行回路1420、列回路1430、出力回路1440、およびコントロールロジック回路1460を有する。
図17A乃至図17Cに、DRAMのメモリセルの回路構成例を示す。本明細書等において、1OSトランジスタ1容量素子型のメモリセルを用いたDRAMを、DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)と呼ぶ場合がある。図17Aに示す、メモリセル1471は、トランジスタM1と、容量素子CAと、を有する。なお、トランジスタM1は、ゲート(トップゲートと呼ぶ場合がある。)、及びバックゲートを有する。
図17D乃至図17Gに、2トランジスタ1容量素子のゲインセル型のメモリセルの回路構成例を示す。図17Dに示す、メモリセル1474は、トランジスタM2と、トランジスタM3と、容量素子CBと、を有する。なお、トランジスタM2は、トップゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。本明細書等において、トランジスタM2にOSトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、NOSRAM(Nonvolatile Oxide Semiconductor RAM)と呼ぶ場合がある。
本実施の形態では、図18Aおよび図18Bを用いて、本発明の半導体装置が実装されたチップ1200の一例を示す。チップ1200には、複数の回路(システム)が実装されている。このように、複数の回路(システム)を一つのチップに集積する技術を、システムオンチップ(System on Chip:SoC)と呼ぶ場合がある。
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器(例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ(ビデオカメラも含む)、録画再生装置、ナビゲーションシステムなど)の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード(例えば、SDカード)、USBメモリ、SSD(ソリッド・ステート・ドライブ)等の各種のリムーバブル記憶装置に適用される。図19A乃至図19Eにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
本発明の一態様に係る半導体装置は、CPUやGPUなどのプロセッサ、またはチップに用いることができる。図20A乃至図20Hに、本発明の一態様に係るCPUやGPUなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
本発明の一態様に係るGPUまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ(Digital Signage:電子看板)、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るGPUまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
図20Aには、情報端末の一種である携帯電話(スマートフォン)が図示されている。情報端末5100は、筐体5101と、表示部5102と、を有しており、入力用インターフェースとして、タッチパネルが表示部5102に備えられ、ボタンが筐体5101に備えられている。
図20Cは、ゲーム機の一例である携帯ゲーム機5300を示している。携帯ゲーム機5300は、筐体5301、筐体5302、筐体5303、表示部5304、接続部5305、操作キー5306等を有する。筐体5302、および筐体5303は、筐体5301から取り外すことが可能である。筐体5301に設けられている接続部5305を別の筐体(図示せず)に取り付けることで、表示部5304に出力される映像を、別の映像機器(図示せず)に出力することができる。このとき、筐体5302、および筐体5303は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体5301、筐体5302、および筐体5303の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
本発明の一態様のGPUまたはチップは、大型コンピュータに適用することができる。
本発明の一態様のGPUまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
図20Hは、電化製品の一例である電気冷凍冷蔵庫5800を示している。電気冷凍冷蔵庫5800は、筐体5801、冷蔵室用扉5802、冷凍室用扉5803等を有する。
まず、試料1Aに対し、窒素雰囲気下で400℃、4時間の加熱処理を行った。その後、試料1Aが有する161個のトランジスタの電気特性を測定した。なお、電気特性として、ドレイン電圧Vdを1.2Vとし、ゲート電圧Vgを−4Vから+4Vまで変化させ、Id−Vg特性を測定した。
まず、作製した半導体装置は、窒素雰囲気下で400℃、8時間の加熱処理を行った。その後、半導体装置が有する215個のトランジスタの電気特性を測定した。なお、電気特性として、Vdを0.1V、または1.2Vとし、それぞれVgを−4Vから+4Vまで変化させ、Id−Vg特性を測定した。
信頼性の評価は、+GBTストレス試験により行った。本実施例に係る+GBTストレス試験では、設定温度を150℃としVd=Vs=Vbg=0Vとし、Vg=+3.63Vとした。尚、Vsはドレイン電位、Vbgはボトムゲート電位である。
Claims (10)
- トランジスタを有する半導体装置であって、
前記トランジスタは、
第1の絶縁体と、
前記第1の絶縁体上の第1の酸化物と、
前記第1の酸化物上の、第1の導電体、第2の導電体、ならびに、前記第1の導電体および前記第2の導電体の間に配置される第2の酸化物と、
前記第2の酸化物上の第2の絶縁体と、
前記第2の絶縁体上の第3の導電体と、を有し、
前記第3の導電体と重なる領域における前記第1の酸化物の上面は、前記第1の導電体と重なる領域における前記第1の酸化物の上面よりも低く、
前記第1の酸化物は、前記第3の導電体と重なる領域において、側面と上面との間に湾曲面を有し、
前記湾曲面の曲率半径は、1nm以上15nm以下である、
半導体装置。 - 請求項1において、
前記第1の絶縁体の下面を基準としたとき、前記第3の導電体と重なる領域の前記第1の酸化物の上面の高さと、前記第1の導電体と重なる領域の前記第1の酸化物の上面の高さと、の差は、1nm以上5nm以下である、
半導体装置。 - 請求項1または請求項2において、
前記トランジスタのチャネル幅方向において、前記第1の導電体と重なる領域の前記第1の酸化物の下面の長さと、前記第3の導電体と重なる領域の前記第1の酸化物の下面の長さと、の差の半分は、2nm以上10nm以下である、
半導体装置。 - 請求項1乃至請求項3のいずれか一において、
前記トランジスタは、第3の酸化物と、第4の酸化物と、を有し、
前記第3の酸化物は、前記第1の酸化物と、前記第1の導電体との間に配置され、
前記第4の酸化物は、前記第1の酸化物と、前記第2の導電体との間に配置され、
前記トランジスタのチャネル長方向において、前記第2の酸化物の下面は、前記第3の酸化物の下面、および前記第4の酸化物の下面よりも低い、
半導体装置。 - 複数のトランジスタを有する半導体装置であって、
前記複数のトランジスタは、
第1の絶縁体と、
前記第1の絶縁体上の第1の酸化物と、
前記第1の酸化物上の、第1の導電体、第2の導電体、ならびに、前記第1の導電体および前記第2の導電体の間に配置される第2の酸化物と、
前記第2の酸化物上の第2の絶縁体と、
前記第2の絶縁体上の第3の導電体と、を有し、
前記第3の導電体と重なる領域の前記第1の酸化物の上面は、前記第1の導電体と重なる領域の前記第1の酸化物の上面よりも低く、
前記第1の酸化物は、前記第3の導電体と重なる領域において、側面と上面との間に湾曲面を有し、
前記複数のトランジスタのId−Vg特性にて、Vshの標準偏差σが60mV未満である、
半導体装置。 - 請求項5において、
前記複数のトランジスタのチャネル長は、40nm以上80nm以下であり、
前記複数のトランジスタのチャネル幅は、40nm以上80nm以下である、
半導体装置。 - 請求項5または請求項6において、
前記湾曲面の曲率半径は、1nm以上15nm以下である、
半導体装置。 - トランジスタを有する半導体装置であって、
前記トランジスタは、
第1の絶縁体と、
前記第1の絶縁体上の第1の酸化物と、
前記第1の酸化物上の、第1の導電体、第2の導電体、ならびに、前記第1の導電体および前記第2の導電体の間に配置される第2の酸化物と、
前記第2の酸化物上の第2の絶縁体と、
前記第2の絶縁体上の第3の導電体と、
前記第1の導電体の上面、前記第2の導電体の上面、および前記第1の酸化物の側面の一部に接して配置される第3の絶縁体と、を有し、
前記トランジスタのチャネル幅方向において、前記第1の導電体と重なる領域の前記第1の酸化物の下面の長さは、前記第3の導電体と重なる領域の前記第1の酸化物の下面の長さよりも大きく、
前記第1の酸化物は、前記第3の導電体と重なる領域において、側面と上面との間に湾曲面を有し、
前記第1の酸化物は、インジウムと、元素M(Mは、ガリウム、イットリウム、または錫)と、亜鉛と、を有し、
前記第3の絶縁体は、前記第1の酸化物の不純物となる元素を有し、
前記第3の導電体と重なる領域の、前記第1の酸化物の側面における、元素Mに対する前記元素の濃度比は、前記第1の導電体と重なる領域の、前記第1の酸化物の側面における、元素Mに対する前記元素の濃度比よりも小さい、
半導体装置。 - 請求項8において、
前記第3の絶縁体が有する前記元素は、アルミニウムである、
半導体装置。 - 請求項8または請求項9において、
前記湾曲面の曲率半径は、1nm以上15nm以下である、
半導体装置。
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