JPWO2020080353A1 - 制御回路、制御装置及びシステム - Google Patents

Abstract

制御回路は、検出制御信号が第１レベルの場合に、出力制御信号に応じた電圧であって静電型トランスデューサに振動、音又は圧力を発生させるための電圧を、静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、検出制御信号が第２レベルの場合に、電圧出力回路を停止させる、電圧出力回路制御部と、静電型トランスデューサに振動、音又は圧力を検出させるためのパルス信号を、ダイオードを介して、静電型トランスデューサの高電位側の端子に出力する、パルス信号出力部と、静電型トランスデューサの端子間電圧を予め定められた電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、を備える。

Description

本発明は、制御回路、制御装置及びシステムに関する。

特許文献１には、振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる、静電型トランスデューサが記載されている。

この静電型トランスデューサに振動、音又は圧力を発生させると共に、振動、音又は圧力を検出させる場合には、振動、音又は圧力を発生させるための第１の静電型トランスデューサを第１の制御回路で制御し、振動、音又は圧力を検出させるための第２の静電型トランスデューサを第２の制御回路で制御する必要があった。

しかしながら、１個の制御回路が、１個の静電型トランスデューサを制御することで、振動、音又は圧力を発生させ、振動、音又は圧力を検出させることが、望まれる。

特開２０１７−１８３８１４号公報

本発明は、１個の静電型トランスデューサに振動、音又は圧力を発生させ、振動、音又は圧力を検出させる、制御回路、制御装置及びシステムを提供することを目的とする。

本発明の一態様の制御回路は、
振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
検出制御信号が第１レベルの場合に、出力制御信号に応じた電圧であって前記静電型トランスデューサに振動、音又は圧力を発生させるための電圧を、前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記検出制御信号が第２レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
前記静電型トランスデューサに振動、音又は圧力を検出させるためのパルス信号を、ダイオードを介して、前記静電型トランスデューサの高電位側の端子に出力する、パルス信号出力部と、
前記静電型トランスデューサの端子間電圧を予め定められた電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
を備える、
ことを特徴とする。

前記制御回路において、
前記パルス信号出力部は、
前記検出制御信号が前記第１レベルから前記第２レベルへ変化したときに、前記パルス信号を発生する、
ことを特徴とする。

前記制御回路において、
前記出力制御信号が、前記予め定められた電圧以下の電圧を前記静電型トランスデューサの両端間に出力することを表しており、且つ、前記クランプ電圧が、前記予め定められた電圧以下である場合に、前記第２レベルの前記検出制御信号を出力し、前記出力制御信号が、前記予め定められた電圧より高い電圧を前記静電型トランスデューサの両端間に出力することを表しているか、又は、前記クランプ電圧が、前記予め定められた電圧より高い場合に、前記第１レベルの前記検出制御信号を出力する、第１信号出力部を更に備える、
ことを特徴とする。

前記制御回路において、
前記第１信号出力部は、
前記クランプ電圧と第１閾値電圧とを比較する第１コンパレータと、
前記出力制御信号と第２閾値電圧とを比較する第２コンパレータと、
前記第１コンパレータの出力信号によってセットされ、前記第２コンパレータの出力信号によってリセットされ、前記検出制御信号を出力するフリップフロップと、を含む、
ことを特徴とする。

前記制御回路において、
前記第１信号出力部は、
前記検出制御信号が変化してから予め定められた期間内は、前記第１コンパレータの出力信号をマスクするマスク回路を更に含む、
ことを特徴とする。

前記制御回路において、
前記パルス信号出力部は、
前記クランプ電圧が第３閾値電圧以下の場合に、前記パルス信号を発生する、
ことを特徴とする。

本発明の一態様の制御回路は、
振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
検出制御信号が第１レベルの場合に、入力信号に応じた電圧を前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記検出制御信号が第２レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
前記静電型トランスデューサの端子間電圧を予め定められた電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
出力制御信号が、前記予め定められた電圧以下の電圧を前記静電型トランスデューサの両端間に出力することを表しており、且つ、前記クランプ電圧が、前記予め定められた電圧以下である場合に、前記第２レベルの信号を出力し、前記出力制御信号が、前記予め定められた電圧より高い電圧を前記静電型トランスデューサの両端間に出力することを表しているか、又は、前記クランプ電圧が、前記予め定められた電圧より高い場合に、前記第１レベルの信号を出力する、第１信号出力部と、
前記クランプ電圧が前記予め定められた電圧よりも高くまで上昇したら、前記第２レベルの信号を出力し、前記クランプ電圧が第３閾値電圧よりも低くまで下降したら、前記第１レベルの信号を出力する、第２信号出力部と、
前記第１信号出力部が出力する信号が前記第２レベルであり、且つ、前記第２信号出力部が出力する信号が前記第２レベルである場合に、前記第２レベルの前記検出制御信号を出力し、前記第１信号出力部が出力する信号が前記第１レベルであるか、又は、前記第２信号出力部が出力する信号が前記第１レベルである場合に、前記第１レベルの前記検出制御信号を出力する、第３信号出力部と、
前記第１信号出力部が出力する信号が前記第１レベルの場合に、前記出力制御信号を前記入力信号として前記電圧出力回路制御部に出力し、前記第１信号出力部が出力する信号が前記第２レベルの場合に、第２閾値電圧を前記入力信号として前記電圧出力回路制御部に出力する、第４信号出力部と、
を備える、
ことを特徴とする。

前記制御回路において、
前記電圧クランプ部は、
ドレインが前記静電型トランスデューサの高電位側の端子に接続され、ゲートにバイアス電圧が供給され、ソースから前記クランプ電圧を出力するトランジスタと、
前記検出制御信号が前記第１レベルの場合に、前記ゲートへのバイアス電圧の供給を遮断する、バイアス遮断部と、
を含む、
ことを特徴とする。

前記制御回路において、
前記静電型トランスデューサは、静電型アクチュエータ又は静電型圧力検出素子である、
ことを特徴とする。

前記制御回路において、
半導体集積回路である、
ことを特徴とする。

本発明の一態様の制御装置は、
前記制御回路と、
前記電圧出力回路と、
を含む、
ことを特徴とする。

本発明の一態様のシステムは、
前記制御装置と、
前記クランプ電圧の変化に基づいて、前記静電型トランスデューサに印加された振動、音又は圧力を検出する、電圧変化検出部と、
を含む、
ことを特徴とする。

本発明の一態様の制御回路、制御装置及びシステムは、１個の静電型トランスデューサに振動、音又は圧力を発生させ、振動、音又は圧力を検出させることができるという効果を奏する。

図１は、第１の実施の形態の制御装置を用いたシステムの構成を示す図である。 図２は、静電型トランスデューサの検出原理を説明する図である。 図３は、静電型トランスデューサの検出原理を説明する図である。 図４は、第２の実施の形態の制御装置を用いたシステムの構成を示す図である。 図５は、第３の実施の形態の制御装置を用いたシステムの構成を示す図である。 図６は、第４の実施の形態の制御装置を用いたシステムの構成を示す図である。 図７は、第５の実施の形態の制御装置を用いたシステムの構成を示す図である。 図８は、第５の実施の形態の静電型トランスデューサの電圧波形を示す図である。 図９は、第５の実施の形態の静電型トランスデューサの電圧波形を示す図である。 図１０は、第５の実施の形態の静電型トランスデューサの電圧波形を示す図である。 図１１は、第６の実施の形態の制御装置を用いたシステムの構成を示す図である。

以下に、本発明の制御回路及び制御装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、第１の実施の形態の制御装置を用いたシステムの構成を示す図である。システム１は、制御装置２と、マイクロコンピュータ３と、直流電源４と、静電型トランスデューサ５と、コンデンサ６と、を含む。

静電型トランスデューサ５は、特許文献１記載の静電型トランスデューサが例示されるが、本開示はこれに限定されない。静電型トランスデューサ５は、静電型アクチュエータ又は静電型圧力検出素子と称してもよい。

静電型トランスデューサ５は、直列接続された抵抗２１及びコンデンサ２２と、コンデンサ２２に並列接続された抵抗２３と、の等価回路で表される。

静電型トランスデューサ５は、高電圧（例えば、４１０Ｖ）が印加されると、コンデンサ２２の両電極間の間隔が変化することで、振動、音又は圧力を発生することができる。

また、静電型トランスデューサ５は、振動、音又は圧力が印加されると、コンデンサ２２の両電極間の間隔が変化することで、時定数が変化し、振動、音又は圧力を検出することができる。

コンデンサ６は、静電型トランスデューサ５に電気的に並列接続されている。コンデンサ６は、静電型トランスデューサ５に印加される電圧を平滑化する。

図２及び図３は、静電型トランスデューサの検出原理を説明する図である。

スイッチ２０３は、パルス発生回路２０２が発生するパルス信号に応じて、オンオフする。

スイッチ２０３は、パルス信号がハイレベルの場合に、オン状態になる。スイッチ２０３がオン状態になると、直流電源２０１の電圧が、静電型トランスデューサ５に印加され、電荷が、コンデンサ２２にチャージされる。直流電源２０１の電圧は、予め定められた電圧である５Ｖが例示されるが、本開示はこれに限定されない。

スイッチ２０３は、パルス信号がローレベルの場合に、オフ状態になる。スイッチ２０３がオフ状態になると、コンデンサ２２にチャージされた電荷が、抵抗２０５を介して放電される。電圧検出回路２０４は、静電型トランスデューサ５の電圧を検出する。

図３を参照すると、タイミングｔ_０からタイミングｔ_１までの間において、スイッチ２０３がオン状態になると、静電型トランスデューサ５の電圧は、直流電源２０１の電圧と同じになる。

タイミングｔ_１からタイミングｔ_２までの間において、スイッチ２０３がオフ状態になると、コンデンサ２２にチャージされた電荷が放電されるので、静電型トランスデューサ５の電圧は、抵抗２１、コンデンサ２２、抵抗２３、及び、抵抗２０５の時定数に応じて、下降する。

タイミングｔ_３からタイミングｔ_４までの間において、スイッチ２０３がオン状態になる。このとき、静電型トランスデューサ５に振動、音又は圧力が印加されると、コンデンサ２２の両電極間の間隔が短くなり、コンデンサ２２の静電容量が大きくなる。つまり、抵抗２１、コンデンサ２２、抵抗２３、及び、抵抗２０５の時定数が、大きくなる。

タイミングｔ_４からタイミングｔ_５までの間において、スイッチ２０３がオフ状態になると、コンデンサ２２にチャージされた電荷が放電される。このとき、抵抗２１、コンデンサ２２、抵抗２３、及び、抵抗２０５の時定数が大きくなっている。従って、静電型トランスデューサ５の電圧は、タイミングｔ_１からタイミングｔ_２までの間と比べて、緩やかに下降する。これにより、静電型トランスデューサ５は、振動、音又は圧力を検出することができる。

再び図１を参照すると、制御装置２は、電圧出力回路７と、制御回路８と、を含む。

電圧出力回路７は、フライバック型のコンバータとするが、本開示はこれに限定されない。電圧出力回路７は、フォワード型のコンバータであってもよいし、インバータであってもよい。

制御回路８は、マイクロコンピュータ３の制御下で、電圧出力回路７を制御する。電圧出力回路７は、制御回路８の制御下で、直流電源４の電力を変換して、変換後の電力を静電型トランスデューサ５に印加する。

直流電源４の電圧は、１２Ｖが例示されるが、本開示はこれに限定されない。電圧出力回路７が静電型トランスデューサ５に印加する電圧は、０Ｖから４１０Ｖの間で正弦波状に変化する電圧とするが、本開示はこれに限定されない。

制御回路８は、静電型トランスデューサ５に振動、音又は圧力を発生させる場合に、電圧出力回路７を動作させる。

制御回路８は、静電型トランスデューサ５に振動、音又は圧力を検出させる場合に、電圧出力回路７を停止させる。

制御回路８は、ドライバＩＣ（Integrated Circuit：半導体集積回路）とするが、本開示はこれに限定されない。

電圧出力回路７は、トランス１１と、ダイオード１２及び１４と、Ｎチャネル型のトランジスタ１３及び１５と、抵抗１６及び１７と、分圧回路１８と、を含む。

分圧回路１８は、静電型トランスデューサ５の電圧Ｓ_７を分圧した分圧電圧Ｓ_６を、制御回路８に出力する。分圧回路１８は、静電型トランスデューサ５の電圧を４１０分の１に分圧することが例示されるが、本開示はこれに限定されない。

第１の実施の形態では、電圧出力回路７がフライバック型のコンバータであるので、トランス１１の１次巻線１１ａと、２次巻線１１ｂとは、逆極性に巻かれている。

電圧出力回路７は、回生型であり、１次側回路と２次側回路とが対称になっている。電圧出力回路７は、回生型としたが、本開示はこれに限定されない。

電圧出力回路７は、回生型とすることで、静電型トランスデューサ５側の電力を直流電源４側に回生できるので、電力損失を抑制できる。

トランス１１の１次巻線１１ａの一端は、直流電源４の高電位側の端子に、電気的に接続されている。ダイオード１２のアノードは、直流電源４の低電位側の端子に、電気的に接続されている。直流電源４の低電位側の端子は、基準電位に電気的に接続されている。基準電位は、接地電位が例示されるが、本開示はこれに限定されない。

ダイオード１２のカソードは、トランス１１の１次巻線１１ａの他端に、電気的に接続されている。トランジスタ１３のドレイン−ソース経路は、ダイオード１２に、電気的に並列接続されている。トランジスタ１３のゲートには、抵抗１６を介して、第１スイッチング信号Ｓ_４が制御回路８から入力される。

トランス１１の２次巻線１１ｂの一端は、静電型トランスデューサ５の一端に、電気的に接続されている。ダイオード１４のアノードは、静電型トランスデューサ５の他端に、電気的に接続されている。静電型トランスデューサ５の他端は、基準電位に電気的に接続されている。

ダイオード１４のカソードは、トランス１１の２次巻線１１ｂの他端に、電気的に接続されている。トランジスタ１５のドレイン−ソース経路は、ダイオード１４に、電気的に並列接続されている。トランジスタ１５のゲートには、抵抗１７を介して、第２スイッチング信号Ｓ_５が制御回路８から入力される。

制御回路８は、静電型トランスデューサ５の電圧を上昇させる場合（例えば、０Ｖから４１０Ｖへと正弦波状に上昇させる場合）には、ＰＷＭ（Pulse Width Modulation）の第１スイッチング信号Ｓ_４をトランジスタ１３のゲートに出力し、トランジスタ１３をスイッチング動作させる。

トランジスタ１３がオン状態の期間に、トランス１１の１次巻線１１ａ側にエネルギーが蓄積される。トランジスタ１３がオフ状態の期間に、トランス１１の２次巻線１１ｂから、エネルギーが放出される。２次巻線１１ｂから放出されたエネルギーは、ダイオード１４で整流され、静電型トランスデューサ５に入力される。

制御回路８は、静電型トランスデューサ５の電圧を下降させる場合（例えば、４１０Ｖから０Ｖへと正弦波状に下降させる場合）には、ＰＷＭの第２スイッチング信号Ｓ_５をトランジスタ１５のゲートに出力し、トランジスタ１５をスイッチング動作させる。

トランジスタ１５がオン状態の期間に、トランス１１の２次巻線１１ｂ側にエネルギーが蓄積される。トランジスタ１５がオフ状態の期間に、トランス１１の１次巻線１１ａから、エネルギーが放出される。１次巻線１１ａから放出されたエネルギーは、ダイオード１２で整流され、直流電源４に入力される。

制御回路８は、電圧出力回路制御部３０と、パルス信号出力部４０と、電圧クランプ部５０と、を含む。

電圧出力回路制御部３０は、スイッチング信号出力部３１と、エラーアンプ３２と、バッファ３３及び３４と、を含む。

エラーアンプ３２の非反転入力端子には、出力制御信号Ｓ_２が、マイクロコンピュータ３内の出力制御信号出力回路１２２から入力される。出力制御信号Ｓ_２は、０Ｖから１Ｖの間で正弦波状に変化する電圧とするが、本開示はこれに限定されない。

エラーアンプ３２の反転入力端子には、分圧電圧Ｓ_６が、分圧回路１８から入力される。

エラーアンプ３２は、出力制御信号Ｓ_２と分圧電圧Ｓ_６との差分に応じた信号を、スイッチング信号出力部３１に出力する。例えば、エラーアンプ３２は、出力制御信号Ｓ_２と分圧電圧Ｓ_６との差分を増幅して、スイッチング信号出力部３１に出力する。

スイッチング信号出力部３１には、検出制御信号Ｓ_１が、マイクロコンピュータ３内の検出制御信号出力回路１２１から入力される。

検出制御信号出力回路１２１は、静電型トランスデューサ５に振動、音又は圧力を出力させる場合には、ローレベル（第１レベル）の検出制御信号Ｓ_１をスイッチング信号出力部３１に出力する。

検出制御信号出力回路１２１は、静電型トランスデューサ５に振動、音又は圧力を検出させる場合には、ハイレベル（第２レベル）の検出制御信号Ｓ_１をスイッチング信号出力部３１に出力する。

スイッチング信号出力部３１は、検出制御信号Ｓ_１がローレベルの場合には、エラーアンプ３２の出力信号に基づき、第１スイッチング信号Ｓ_４又は第２スイッチング信号Ｓ_５を電圧出力回路７に出力して、電圧出力回路７を動作させる。

スイッチング信号出力部３１は、ＰＷＭの第１スイッチング信号Ｓ_４を、バッファ３３及び抵抗１６を介して、トランジスタ１３のゲートに出力する。スイッチング信号出力部３１は、ＰＷＭの第２スイッチング信号Ｓ_５を、バッファ３４及び抵抗１７を介して、トランジスタ１５のゲートに出力する。

スイッチング信号出力部３１は、検出制御信号Ｓ_１がハイレベルの場合には、第１スイッチング信号Ｓ_４及び第２スイッチング信号Ｓ_５を電圧出力回路７に出力せず、電圧出力回路７を停止させる。

パルス信号出力部４０は、バッファ４１を含む。バッファ４１には、マイクロコンピュータ３内のパルス信号発生回路１２３から、パルス信号Ｓ_３が入力される。パルス信号Ｓ_３は、ローレベルが０Ｖであり、ハイレベルが５Ｖであるとするが、本開示はこれに限定されない。バッファ４１は、パルス信号Ｓ_３を、ダイオード９を介して、静電型トランスデューサ５の一端に出力する。

ダイオード９は、高耐圧型（例えば、４１０Ｖ以上の耐圧）である。静電型トランスデューサ５の電圧がバッファ４１の出力電圧より高い場合は、ダイオード９はオフ状態となる。これにより、バッファ４１に高電圧が印加されることを抑制でき、バッファ４１が保護される。

ダイオード９は、制御回路８（ドライバＩＣ）内に設けられてもよい。

電圧クランプ部５０は、直流電源５１と、Ｎチャネル型のトランジスタ５２と、を含む。直流電源５１の低電位側の端子は、基準電位に電気的に接続されている。直流電源５１の高電位側の端子は、トランジスタ５２のゲートに電気的に接続されている。直流電源５１の電圧は、８Ｖが例示されるが、本開示はこれに限定されない。

トランジスタ５２は、高耐圧型（例えば、４１０Ｖ以上の耐圧）である。トランジスタ５２のゲート−ソース間の電圧閾値ＶＴＨは、３Ｖである。そして、トランジスタ５２のゲートには、８Ｖのバイアス電圧が印加されている。従って、トランジスタ５２のソース電圧は、最大で５Ｖ（＝８Ｖ−３Ｖ）である。

トランジスタ５２のソース電圧は、ドレイン電圧が５Ｖ以下の場合は、ドレイン電圧に等しくなる。トランジスタ５２のソース電圧は、ドレイン電圧が５Ｖより高い場合は、５Ｖになる。つまり、トランジスタ５２は、静電型トランスデューサ５の一端の電圧Ｓ_７を５Ｖ以下にクランプしたクランプ電圧Ｓ_８をマイクロコンピュータ３内の電圧変化検出部１２４に出力する。

電圧変化検出部１２４は、図２及び図３で説明した検出原理に基づき、クランプ電圧Ｓ_８の変化に基づいて、静電型トランスデューサ５に印加された振動、音又は圧力を検出することができる。例えば、電圧変化検出部１２４は、クランプ電圧Ｓ_８が５Ｖから予め定められた電圧まで下降する時間を計測することにより、静電型トランスデューサ５の時定数、即ち静電型トランスデューサ５に印加された振動、音又は圧力を検出することができる。

制御装置２は、上記の構成により、以下の事柄を実現できる。

例えば、出力制御信号出力回路１２２が、出力制御信号Ｓ_２として、１２ｍＶ（＝５Ｖ／４１０）のパルス信号をエラーアンプ３２に出力することとすれば、電圧出力回路７は、５Ｖのパルス信号を静電型トランスデューサ５に印加できる。しかしながら、出力制御信号出力回路１２２が、１２ｍＶのパルス信号を出力することは、電圧の精度の観点から、容易ではない。

また、５Ｖのパルス信号を出力できる回路を、静電型トランスデューサ５に直接接続することとすると、当該回路が４１０Ｖの耐圧を有さなければならないので、容易ではない。

しかし、制御回路８では、パルス信号出力部４０が、高耐圧型（例えば、４１０Ｖ以上の耐圧）のダイオード９を介して、５Ｖのパルス信号Ｓ_３を、静電型トランスデューサ５に出力する。これにより、パルス信号出力部４０は、高耐圧型ではなくても、５Ｖのパルス信号Ｓ_３を、静電型トランスデューサ５に出力できる。

これにより、１個の制御回路８は、１個の静電型トランスデューサ５を制御し、振動、音又は圧力を発生させ、振動、音又は圧力を検出させることができる。

また、図２及び図３で説明した検出原理の通り、振動、音又は圧力を検出するためには、パルス信号出力部４０が、パルス信号Ｓ_３を静電型トランスデューサ５に印加し、電圧変化検出部１２４が、静電型トランスデューサ５の電圧Ｓ_７の下降を検出する必要がある。ところが、このとき、電圧出力回路７が動作していると、電圧出力回路７が静電型トランスデューサ５の電圧を出力制御信号Ｓ_２に対応した電圧に制御してしまうので、電圧変化検出部１２４は、静電型トランスデューサ５の電圧の下降を検出することができない。

しかし、システム１では、振動、音又は圧力を検出する場合には、検出制御信号出力回路１２１が、ハイレベルの検出制御信号Ｓ_１を電圧出力回路制御部３０に出力する。これにより、電圧出力回路制御部３０は、第１スイッチング信号Ｓ_４及び第２スイッチング信号Ｓ_５を電圧出力回路７に出力しない。従って、電圧出力回路７は、静電型トランスデューサ５の電圧を制御せず、影響を与えない。

これにより、制御回路８は、静電型トランスデューサ５の電圧Ｓ_７の下降の検出を実現できる。

また、振動、音又は圧力を検出する際に、電圧変化検出部１２４が、分圧回路１８から出力される分圧電圧Ｓ_６を使用することも、考えられる。しかしながら、分圧回路１８は、静電型トランスデューサ５の電圧Ｓ_７を４１０分の１に分圧する。従って、電圧変化検出部１２４は、１２ｍＶ（＝５Ｖ／４１０）の電圧を検出できなければならないので、電圧の精度の観点から、容易ではない。また、分圧回路１８の分圧比を変えることにより、分圧電圧Ｓ_６の電圧を高くすることも、考えられる。しかしながら、そうすると、静電型トランスデューサ５に４１０Ｖが印加されたときに、分圧電圧Ｓ_６の電圧が高くなるので、電圧変化検出部１２４は、高耐圧回路が必要になる。

しかし、制御回路８では、電圧クランプ部５０が、静電型トランスデューサ５の一端の電圧Ｓ_７を５Ｖ以下にクランプしたクランプ電圧Ｓ_８を電圧変化検出部１２４に出力する。

これにより、制御回路８は、振動、音又は圧力を検出する際に、クランプ電圧Ｓ_８の精度を確保し、静電型トランスデューサ５の電圧Ｓ_７の下降の検出精度を確保することができる。

なお、第１の実施の形態では、電圧出力回路制御部３０が、検出制御信号Ｓ_１がハイレベルの場合には、第１スイッチング信号Ｓ_４及び第２スイッチング信号Ｓ_５を電圧出力回路７に出力しないこととした。よって、検出制御信号出力回路１２１は、電圧出力回路７の動作を停止する事ができるので、検出制御信号出力回路１２１をスタンバイ状態への切替にも使用する事ができる。検出制御信号出力回路１２１は、スタンバイ状態に移行する場合は、検出制御信号Ｓ_１をハイレベルにし、通常動作状態に移行する場合は、検出制御信号Ｓ_１をローレベルにする。

これにより、制御回路８は、電力損失を抑制できる。また、制御回路８は、スタンバイ状態と通常動作状態との間の移行のための、マイクロコンピュータ３との間の端子及び信号線の必要をなくすことができる。

（第２の実施の形態）
図４は、第２の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１の実施の形態と同様の構成要素については、同一の符号を付して、説明を省略する。

システム１Ａは、制御装置２Ａを含む。制御装置２Ａは、制御回路８Ａを含む。制御回路８Ａは、電圧クランプ部５０（図１参照）に代えて、電圧クランプ部５０Ａを含む。

電圧クランプ部５０Ａは、直流電源５１と、トランジスタ５２と、に加えて、バイアス遮断部６０を更に含む。バイアス遮断部６０は、検出制御信号Ｓ_１がローレベルの場合に、トランジスタ５２のゲートへのバイアス電圧の供給を遮断する。

バイアス遮断部６０は、インバータ（反転回路）６１と、Ｐチャネル型のトランジスタ６２と、Ｎチャネル型のトランジスタ６３と、を含む。

トランジスタ６２のソース−ドレイン経路は、直流電源５１の高電位側の端子と、トランジスタ５２のゲートと、の間に接続されている。

トランジスタ６３のドレイン−ソース経路は、トランジスタ５２のゲートと、基準電位と、の間に接続されている。

インバータ６１は、検出制御信号Ｓ_１を反転して、トランジスタ６２及び６３のゲートに出力する。トランジスタ６２は、検出制御信号Ｓ_１がローレベルの場合にオフ状態になり、検出制御信号Ｓ_１がハイレベルの場合にオン状態になる。トランジスタ６３は、検出制御信号Ｓ_１がローレベルの場合にオン状態になり、検出制御信号Ｓ_１がハイレベルの場合にオフ状態になる。

従って、検出制御信号Ｓ_１がハイレベルの場合（振動、音又は圧力を検出する場合）には、トランジスタ５２のゲートは、トランジスタ６２のソース−ドレイン経路を介して、直流電源５１の高電位側の端子に電気的に接続される。これにより、トランジスタ５２のゲートには、バイアス電圧が供給される。

一方、検出制御信号Ｓ_１がローレベルの場合（振動、音又は圧力を発生する場合）には、トランジスタ５２のゲートは、トランジスタ６３のドレイン−ソース経路を介して、基準電位に電気的に接続される。これにより、トランジスタ５２のゲートには、バイアス電圧が供給されない。従って、トランジスタ５２は、オフ状態になる。

制御回路８Ａは、上記の構成により、検出制御信号Ｓ_１がローレベルの場合（振動、音又は圧力を発生する場合）には、トランジスタ５２をオフ状態にすることができる。これにより、制御回路８Ａは、検出制御信号Ｓ_１がローレベルの場合（振動、音又は圧力を発生する場合）には、トランジスタ５２での電力損失を抑制することができる。

（第３の実施の形態）
図５は、第３の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１又は第２の実施の形態と同様の構成要素については、同一の符号を付して、説明を省略する。

システム１Ｂは、制御装置２Ｂを含む。制御装置２Ｂは、制御回路８Ｂを含む。制御回路８Ｂは、パルス信号出力部４０（図１参照）に代えて、パルス信号出力部４０Ｂを含む。

パルス信号出力部４０Ｂは、バッファ４１に加えて、ワンショットパルス回路４２を更に含む。ワンショットパルス回路４２は、検出制御信号Ｓ_１がローレベル（振動、音又は圧力を発生する場合）からハイレベル（振動、音又は圧力を検出する場合）へ変化したときに、予め定められた時間幅のパルス信号をバッファ４１に出力する。バッファ４１は、ワンショットパルス回路４２から出力されたパルス信号を、ダイオード９を介して、静電型トランスデューサ５に印加する。

なお、マイクロコンピュータ３Ｂは、マイクロコンピュータ３（図１参照）と比較して、パルス信号発生回路１２３を備えていない。パルス信号Ｓ_３を出力すべきタイミングで、検出制御信号出力回路１２１が検出制御信号Ｓ_１をローベルからハイレベルに切替える事と、電圧変化検出部１２４がクランプ電圧Ｓ_８の下降電圧を検出している間は、検出制御信号出力回路１２１が検出制御信号Ｓ_１をハイレベルに維持する動作を繰り返す事と、制御回路８Ｂの構成と、により、パルス信号発生回路１２３の代わりとする事ができる。

制御回路８Ｂは、上記の構成により、検出制御信号Ｓ_１がローレベル（振動、音又は圧力を発生する場合）からハイレベル（振動、音又は圧力を検出する場合）へ変化したときに、パルス信号を静電型トランスデューサ５に印加することができる。従って、制御回路８Ｂは、パルス信号Ｓ_３（図１参照）がマイクロコンピュータ３Ｂから入力されなくても、振動、音又は圧力を検出することを可能にすることができる。これにより、制御回路８Ｂは、マイクロコンピュータ３Ｂとの間の信号線を減らすことができる。また、制御回路８Ｂは、マイクロコンピュータ３Ｂがパルス信号発生回路１２３を備えることを不要とすることができる。

なお、第３の実施の形態を第２の実施の形態と組み合わせてもよい。即ち、制御回路８Ｂは、電圧クランプ部５０に代えて、電圧クランプ部５０Ａ（図４参照）を含んでもよい。

（第４の実施の形態）
第１から第３の実施の形態のシステム１、１Ａ及び１Ｂでは、振動、音又は圧力を発生する期間と、振動、音又は圧力を検出する期間と、が分離している場合には、振動、音又は圧力を好適に検出することが可能である。

しかしながら、システム１、１Ａ及び１Ｂでは、振動、音又は圧力を発生する期間（以下、発生期間と称する）と、振動、音又は圧力を検出する期間（以下、検出期間と称する）と、が混在している場合には、振動、音又は圧力を好適に検出することができない可能性がある。

詳しくは、発生期間において、電圧出力回路７は、０Ｖから４１０Ｖまで変化する正弦波状の電圧を静電型トランスデューサ５に印加する。ここで、静電型トランスデューサ５の電圧Ｓ_７が５Ｖ以下の期間（正弦波状の電圧Ｓ_７の谷底の期間）に、システム１、１Ａ及び１Ｂが、振動、音又は圧力の検出を行うことが考えられる。

このとき、システム１、１Ａ及び１Ｂに回路遅延、位相遅れ等が無ければ、マイクロコンピュータ３、３Ａ及び３Ｂは、静電型トランスデューサ５の電圧Ｓ_７が５Ｖ以下の期間に、ハイレベルの検出制御信号Ｓ_１を出力することで、振動、音又は圧力を好適に検出することが可能である。

しかしながら、システム１、１Ａ及び１Ｂに回路遅延、位相遅れ等が有ると、マイクロコンピュータ３、３Ａ及び３Ｂは、静電型トランスデューサ５の電圧Ｓ_７が５Ｖ以下の期間に、ハイレベルの検出制御信号Ｓ_１を出力できず、振動、音又は圧力を好適に検出することができない。

第４の実施の形態では、回路遅延、位相遅れ等にかかわらず、振動、音又は圧力を好適に検出することを可能とする。

図６は、第４の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１から第３の実施の形態と同様の構成要素については、同一の符号を付して、説明を省略する。

システム１Ｃは、制御装置２Ｃを含む。制御装置２Ｃは、制御回路８Ｃを含む。制御回路８Ｃは、電圧出力回路制御部３０と、パルス信号出力部４０と、電圧クランプ部５０と、に加えて、第１信号出力部７０を更に含む。

第１信号出力部７０は、ＲＳ型のフリップフロップ７１と、コンパレータ７２と、直流電源７３と、マスク回路７４と、ＮＡＮＤゲート回路７５と、コンパレータ７６と、直流電源７７と、を含む。

コンパレータ７６が、本開示の第１コンパレータに対応する。コンパレータ７２が、本開示の第２コンパレータに対応する。

フリップフロップ７１は、ＮＡＮＤゲート回路７５の出力信号がローレベルの場合にセットされ、ハイレベルの検出制御信号Ｓ_１を出力する。

フリップフロップ７１は、コンパレータ７２の出力信号がローレベルの場合にリセットされ、ローレベルの検出制御信号Ｓ_１を出力する。

ＮＡＮＤゲート回路７５は、コンパレータ７６の出力信号がハイレベル且つマスク回路７４の出力信号がハイレベルの場合に、ローレベルの信号をフリップフロップ７１の反転セット端子に出力する。ＮＡＮＤゲート回路７５は、その他の場合に、ハイレベルの信号をフリップフロップ７１の反転セット端子に出力する。

コンパレータ７６の反転入力端子には、クランプ電圧Ｓ_８が入力される。先に説明した通り、クランプ電圧Ｓ_８は、０Ｖから５Ｖの範囲で変化する。

コンパレータ７６の非反転入力端子には、直流電源７７の電圧が入力される。直流電源７７は、第１閾値電圧を出力する。第１閾値電圧は、予め定められた電圧である５Ｖであってもよいが、安定動作マージンを確保するために、５Ｖよりも低い電圧が好ましい。例えば、第１閾値電圧は、４．７Ｖ程度が例示されるが、本開示はこれに限定されない。第１閾値電圧を、５Ｖよりも低い電圧とすることにより、コンパレータ７６は、クランプ電圧Ｓ_８が５Ｖ以下に低下していることを、確実に検出できる。

コンパレータ７６は、クランプ電圧Ｓ_８が第１閾値電圧（例えば、４．７Ｖ）以下の場合は、ハイレベルの信号をＮＡＮＤゲート回路７５の一方の入力端子に出力する。コンパレータ７６は、クランプ電圧Ｓ_８が第１閾値電圧よりも高い場合は、ローレベルの信号をＮＡＮＤゲート回路７５の一方の入力端子に出力する。

マスク回路７４は、フリップフロップ７１の反転出力信号（検出制御信号Ｓ_１の反転信号）を、ＮＡＮＤゲート回路７５の他方の入力端子に出力する。但し、マスク回路７４は、フリップフロップ７１の反転出力信号がハイレベルからローレベルに変化してから、予め定められた期間内は、コンパレータ７６がハイレベルを出力したとしても、ＮＡＮＤゲート回路７５の出力をハイレベルに維持し、ローレベルを出力しない。つまり、マスク回路７４は、コンパレータ７６の出力信号をマスクする。従って、マスク回路７４は、チャタリングを抑制することができる。

コンパレータ７２の反転入力端子には、出力制御信号Ｓ_２が入力される。先に説明した通り、出力制御信号Ｓ_２は、０Ｖから１Ｖの範囲で正弦波状に変化する。

コンパレータ７２の非反転入力端子には、直流電源７３の電圧が入力される。直流電源７３は、第２閾値電圧を出力する。第２閾値電圧は、１２ｍＶ（＝５Ｖ／４１０）が例示されるが、本開示はこれに限定されない。なお、出力制御信号Ｓ_２が１２ｍＶの場合には、制御回路８Ｃは、予め定められた電圧である５Ｖ（＝１２ｍＶ×４１０）を静電型トランスデューサ５に印加するように、電圧出力回路７を制御する。

コンパレータ７２は、出力制御信号Ｓ_２が第２閾値電圧（例えば、１２ｍＶ）以下の場合は、ハイレベルの信号をフリップフロップ７１の反転リセット端子に出力する。コンパレータ７２は、出力制御信号Ｓ_２が第２閾値電圧よりも高い場合は、ローレベルの信号をフリップフロップ７１の反転リセット端子に出力する。

以上を総合すると、出力制御信号Ｓ_２が第２閾値電圧（例えば、１２ｍＶ）よりも高くなると、フリップフロップ７１がリセットされるので、第１信号出力部７０は、ローレベルの検出制御信号Ｓ_１を出力する。これにより、電圧出力回路制御部３０は、出力制御信号Ｓ_２に応じた電圧を静電型トランスデューサ５に印加するように、電圧出力回路７を制御する。つまり、制御回路８Ｃは、振動、音又は圧力を出力させることを開始する。

出力制御信号Ｓ_２が第２閾値電圧（例えば、１２ｍＶ）よりも高い間は、第１信号出力部７０は、ローレベルの検出制御信号Ｓ_１を出力し続ける。これにより、電圧出力回路制御部３０は、出力制御信号Ｓ_２に応じた電圧を静電型トランスデューサ５に印加するように、電圧出力回路７を制御し続ける。

その後、出力制御信号Ｓ_２が第２閾値電圧（例えば、１２ｍＶ）以下になり、クランプ電圧Ｓ_８（電圧Ｓ_７）が第１閾値電圧（例えば、４．７Ｖ）まで低下すると、フリップフロップ７１がセットされるので、第１信号出力部７０は、ハイレベルの検出制御信号Ｓ_１を出力する。これにより、電圧出力回路制御部３０は、電圧出力回路７を停止させる。つまり、制御回路８Ｃは、振動、音又は圧力を検出させることを開始する。

なお、マイクロコンピュータ３Ｃは、マイクロコンピュータ３（図１参照）と比較して、検出制御信号出力回路１２１を備えていない。

制御回路８Ｃは、上記の構成により、静電型トランスデューサ５の電圧Ｓ_７が５Ｖ以下の期間（正弦波状の電圧Ｓ_７の谷底の期間）に、ハイレベルの検出制御信号Ｓ_１を出力することができる。これにより、制御回路８Ｃは、静電型トランスデューサ５の電圧Ｓ_７が５Ｖ以下の期間に、振動、音又は圧力を好適に検出することを可能にできる。

また、制御回路８Ｃは、マイクロコンピュータ３Ｃが検出制御信号出力回路１２１を備えることを不要とすることができる。また、制御回路８Ｃは、マイクロコンピュータ３Ｃとの間の信号線を減らすことができる。

なお、マイクロコンピュータ３Ｃは、振動、音又は圧力を発生させずに、振動、音又は圧力を検出する場合には、出力制御信号Ｓ_２を第２閾値電圧（例えば、１２ｍＶ）以下（例えば、０Ｖ）に維持すればよい。これにより、フリップフロップ７１がセット状態に維持されるので、第１信号出力部７０は、検出制御信号Ｓ_１をハイレベルに維持するからである。

なお、第４の実施の形態を第２の実施の形態と組み合わせてもよい。即ち、制御回路８Ｃは、電圧クランプ部５０に代えて、電圧クランプ部５０Ａ（図４参照）を含んでもよい。

また、第４の実施の形態を第３の実施の形態と組み合わせてもよい。即ち、制御回路８Ｃは、パルス信号出力部４０に代えて、パルス信号出力部４０Ｂ（図５参照）を含んでもよい。

（第５の実施の形態）
図７は、第５の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１から第４の実施の形態と同様の構成要素については、同一の符号を付して、説明を省略する。

システム１Ｄは、制御装置２Ｄを含む。制御装置２Ｄは、制御回路８Ｄを含む。制御回路８Ｄは、制御回路８Ｂ（図５参照）と比較して、パルス信号出力部４０Ｂに代えて、パルス信号出力部４０Ｄを含む。

パルス信号出力部４０Ｄは、バッファ４１及びワンショットパルス回路４２に加えて、コンパレータ４３と、直流電源４４と、を更に含む。

コンパレータ４３の反転入力端子には、クランプ電圧Ｓ_８が入力される。先に説明した通り、クランプ電圧Ｓ_８は、０Ｖから５Ｖの範囲で変化する。

コンパレータ４３の非反転入力端子には、直流電源４４の電圧が入力される。直流電源４４は、第３閾値電圧Ｖ_１を出力する。第３閾値電圧Ｖ_１は、静電型トランスデューサ５に振動、音又は圧力が印加されている場合（静電型トランスデューサ５の時定数が長い場合）に、クランプ電圧Ｓ_８の変化（下降）が略収束する電圧が例示されるが、本開示はこれに限定されない。一例として、第３閾値電圧Ｖ_１は、１Ｖとすることができる。

コンパレータ４３は、クランプ電圧Ｓ_８が第３閾値電圧Ｖ_１（例えば、１Ｖ）以下の場合は、ハイレベルの信号をワンショットパルス回路４２に出力する。コンパレータ４３は、クランプ電圧Ｓ_８が第３閾値電圧Ｖ_１よりも高い場合は、ローレベルの信号をワンショットパルス回路４２に出力する。

以上を総合すると、パルス信号出力部４０Ｄは、クランプ電圧Ｓ_８が第３閾値電圧Ｖ_１（例えば、１Ｖ）以下の場合に、予め定められた時間幅のパルス信号Ｓ_３を、ダイオード９を介して、静電型トランスデューサ５に出力する。

図８から図１０は、第５の実施の形態の静電型トランスデューサの電圧波形を示す図である。

図８を参照すると、タイミングｔ_１０からタイミングｔ_１１までは、静電型トランスデューサ５が、振動、音又は圧力を検出する期間である（後述する図９参照）。

タイミングｔ_１１からタイミングｔ_１４までは、静電型トランスデューサ５が、振動、音又は圧力を出力する期間である。但し、タイミングｔ_１１からタイミングｔ_１４までにおいて、静電型トランスデューサ５の電圧Ｓ_７が５Ｖ以下の期間（正弦波状の電圧Ｓ_７の谷底の期間）は、静電型トランスデューサ５が、振動、音又は圧力を検出する期間である（後述する図１０参照）。

図９は、図８中のタイミングｔ_１０からタイミングｔ_１１までの期間の一部拡大図である。

パルス信号出力部４０Ｄが５Ｖのパルス信号Ｓ_３を静電型トランスデューサ５に出力すると、静電型トランスデューサ５の電圧は、５Ｖになる。その後、静電型トランスデューサ５の電圧が第３閾値電圧Ｖ_１に達すると、パルス信号出力部４０Ｄは、再び、５Ｖのパルス信号Ｓ_３を静電型トランスデューサ５に出力する。パルス信号出力部４０Ｄは、上記動作を繰り返す。

図１０は、図８中のタイミングｔ_１１からタイミングｔ_１４までの期間の一部拡大図である。タイミングｔ_１１において、マイクロコンピュータ３Ｄ内の出力制御信号出力回路１２２は、１２ｍＶより高い出力制御信号Ｓ_２を、制御回路８Ｄに出力する。第１信号出力部７０は、ローレベルの検出制御信号Ｓ_１を、電圧出力回路制御部３０に出力する。電圧出力回路制御部３０は、４１０Ｖまで正弦波状に変化する電圧を出力するように、電圧出力回路７を制御する。

タイミングｔ_１２において、マイクロコンピュータ３Ｄ内の出力制御信号出力回路１２２は、１２ｍＶ以下の出力制御信号Ｓ_２を、制御回路８Ｄに出力する。静電型トランスデューサ５の電圧Ｓ_７が５Ｖ（詳しくは、４．７Ｖ）まで低下すると、第１信号出力部７０は、ハイレベルの検出制御信号Ｓ_１を、電圧出力回路制御部３０に出力する。電圧出力回路制御部３０は、電圧出力回路７を停止させる。クランプ電圧Ｓ_８が第３閾値電圧Ｖ_１（例えば、１Ｖ）以下まで下がると、パルス信号出力部４０Ｄは、５Ｖのパルス信号Ｓ_３を静電型トランスデューサ５に出力する。すると、静電型トランスデューサ５の電圧は、５Ｖになる。その後、再度、静電型トランスデューサ５の電圧Ｓ_７が第３閾値電圧Ｖ_１に達すると、パルス信号出力部４０Ｄは、再び、５Ｖのパルス信号Ｓ_３を静電型トランスデューサ５に出力する。パルス信号出力部４０Ｄは、上記動作を繰り返す。

タイミングｔ_１３において、マイクロコンピュータ３Ｄ内の出力制御信号出力回路１２２は、１２ｍＶより高い出力制御信号Ｓ_２を、制御回路８Ｄに出力する。第１信号出力部７０は、ローレベルの検出制御信号Ｓ_１を、電圧出力回路制御部３０に出力する。電圧出力回路制御部３０は、４１０Ｖまで正弦波状に変化する電圧を出力するように、電圧出力回路７を制御する。

なお、マイクロコンピュータ３Ｄは、マイクロコンピュータ３Ｃ（図６参照）と比較して、パルス信号発生回路１２３を備えていない。

制御回路８Ｄは、上記の構成により、静電型トランスデューサ５の電圧Ｓ_７（クランプ電圧Ｓ_８）が５Ｖ以下の期間（正弦波状の電圧Ｓ_７の谷底の期間）に、パルス信号Ｓ_３を出力することができる。これにより、制御回路８Ｄは、マイクロコンピュータ３Ｄがパルス信号発生回路１２３を備えることを不要とすることができる。また、制御回路８Ｄは、マイクロコンピュータ３Ｄとの間の信号線を減らすことができる。

なお、第５の実施の形態を第２の実施の形態と組み合わせてもよい。即ち、制御回路８Ｄは、電圧クランプ部５０に代えて、電圧クランプ部５０Ａ（図４参照）を含んでもよい。

（第６の実施の形態）
図１１は、第６の実施の形態の制御装置を用いたシステムの構成を示す図である。なお、第１から第５の実施の形態と同様の構成要素については、同一の符号を付して、説明を省略する。

システム１Ｅは、制御装置２Ｅを含む。制御装置２Ｅは、制御回路８Ｅを含む。制御回路８Ｅは、制御回路８（図１参照）と比較して、電圧出力回路制御部３０及び電圧クランプ部５０に加えて、信号出力部１１０を含む。また、制御回路８Ｅは、パルス信号出力部４０を含んでいない。

信号出力部１１０は、第１信号出力部７０と、第２信号出力部８０と、第３信号出力部９０と、第４信号出力部１００と、を含む。

第２信号出力部８０は、ＲＳ型のフリップフロップ８１と、コンパレータ８２と、直流電源８３と、を含む。

フリップフロップ８１は、コンパレータ７６の出力信号がローレベルの場合にセットされ、ハイレベルの信号を出力する。

フリップフロップ８１は、コンパレータ８２の出力信号がローレベルの場合にリセットされ、ローレベルの信号を出力する。

コンパレータ８２の非反転入力端子には、クランプ電圧Ｓ_８が入力される。先に説明した通り、クランプ電圧Ｓ_８は、０Ｖから５Ｖの範囲で変化する。

コンパレータ８２の反転入力端子には、直流電源８３の電圧が入力される。直流電源８３は、第３閾値電圧Ｖ_１を出力する。第３閾値電圧Ｖ_１は、静電型トランスデューサ５に振動、音又は圧力が印加されている場合（静電型トランスデューサ５の時定数が長い場合）に、クランプ電圧Ｓ_８の変化（下降）が略収束する電圧が例示されるが、本開示はこれに限定されない。一例として、第３閾値電圧Ｖ_１は、１Ｖとすることができる。

コンパレータ８２は、クランプ電圧Ｓ_８が第３閾値電圧Ｖ_１以上の場合は、ハイレベルの信号をフリップフロップ８１の反転リセット端子に出力する。コンパレータ８２は、クランプ電圧Ｓ_８が第３閾値電圧Ｖ_１より低い場合は、ローレベルの信号をフリップフロップ８１の反転リセット端子に出力する。

以上を総合すると、フリップフロップ８１は、クランプ電圧Ｓ_８が５Ｖ（詳しくは、４．７Ｖ）よりも高い場合に、セットされ、ハイレベルの信号を出力する。また、フリップフロップ８１は、クランプ電圧Ｓ_８が第３閾値電圧Ｖ_１よりも低い場合に、リセットされ、ローレベルの信号を出力する。ここで、クランプ電圧Ｓ_８は、０Ｖから５Ｖの範囲で、上下する。従って、第２信号出力部８０は、クランプ電圧Ｓ_８が５Ｖ（詳しくは、４．７Ｖ）よりも高くまで上昇したら、ハイレベルの信号を出力し、クランプ電圧Ｓ_８が１Ｖよりも低くまで下降したら、ローレベルの信号を出力する。

第３信号出力部９０は、ＡＮＤゲート回路である。第３信号出力部９０は、フリップフロップ７１の出力信号がハイレベル且つフリップフロップ８１の出力信号がハイレベルの場合に、ハイレベルの検出制御信号Ｓ_１を出力する。第３信号出力部９０は、それ以外の場合に、ローレベルの検出制御信号Ｓ_１を出力する。

第４信号出力部１００は、インバータ（反転回路）１０１と、スイッチ１０２及び１０３と、を含む。スイッチ１０２及び１０３は、トランスファーゲートが例示されるが、本開示はこれに限定されない。

インバータ１０１は、フリップフロップ７１の出力信号を反転して、スイッチ１０２の制御入力端子に出力する。スイッチ１０３の制御入力端子には、フリップフロップ７１の出力信号が入力される。

第４信号出力部１００は、フリップフロップ７１の出力信号がローレベルの場合には、出力制御信号Ｓ_２を、エラーアンプ３２の非反転入力端子に出力する。第４信号出力部１００は、フリップフロップ７１の出力信号がハイレベルの場合には、直流電源７３の第２閾値電圧（例えば、１２ｍＶ）を、エラーアンプ３２の非反転入力端子に出力する。

以上を総合すると、出力制御信号Ｓ_２が第２閾値電圧（例えば、１２ｍＶ）よりも高くなると、フリップフロップ７１がリセットされるので、第３信号出力部９０は、ローレベルの検出制御信号Ｓ_１を出力する。このとき、エラーアンプ３２の非反転入力端子には、出力制御信号Ｓ_２が入力される。従って、電圧出力回路制御部３０は、出力制御信号Ｓ_２に応じた電圧を静電型トランスデューサ５に印加するように、電圧出力回路７を制御する。つまり、制御回路８Ｅは、振動、音又は圧力を出力させることを開始する。そして、クランプ電圧Ｓ_８が５Ｖ（詳しくは、４．７Ｖ）よりも高くまで上昇すると、フリップフロップ８１がセットされる。

出力制御信号Ｓ_２が第２閾値電圧（例えば、１２ｍＶ）よりも高い間は、第３信号出力部９０は、ローレベルの検出制御信号Ｓ_１を出力し続ける。これにより、電圧出力回路制御部３０は、出力制御信号Ｓ_２に応じた電圧を静電型トランスデューサ５に印加するように、電圧出力回路７を制御し続ける。

その後、出力制御信号Ｓ_２が第２閾値電圧（例えば、１２ｍＶ）以下になり、クランプ電圧Ｓ_８が５Ｖ（詳しくは、４．７Ｖ）以下まで低下すると、フリップフロップ７１がセットされるので、第３信号出力部９０は、ハイレベルの検出制御信号Ｓ_１を出力する。従って、電圧出力回路制御部３０は、電圧出力回路７を停止させる。つまり、制御回路８Ｅは、振動、音又は圧力を検出させることを開始する。

更にその後、クランプ電圧Ｓ_８が第３閾値電圧Ｖ_１（例えば、１Ｖ）よりも低くまで下降すると、フリップフロップ８１がリセットされるので、第３信号出力部９０は、ローレベルの検出制御信号Ｓ_１を出力する。このとき、エラーアンプ３２の非反転入力端子には、第２閾値電圧（例えば、１２ｍＶ）が入力されている。従って、電圧出力回路制御部３０は、５Ｖを静電型トランスデューサ５に印加するように、電圧出力回路７を制御する。つまり、制御回路８Ｅは、振動、音又は圧力を検出させるための５Ｖのパルス信号を静電型トランスデューサ５に印加するように、電圧出力回路７を制御する。

そして、クランプ電圧Ｓ_８が５Ｖ（詳しくは、４．７Ｖ）よりも高くまで上昇すると、フリップフロップ８１がセットされるので、第３信号出力部９０は、ハイレベルの検出制御信号Ｓ_１を出力する。従って、電圧出力回路制御部３０は、電圧出力回路７を停止させる。つまり、制御回路８Ｅは、振動、音又は圧力を検出させることを開始する。

その後、クランプ電圧Ｓ_８が第３閾値電圧Ｖ_１（例えば、１Ｖ）よりも低くまで下降すると、フリップフロップ８１がリセットされるので、第３信号出力部９０は、ローレベルの検出制御信号Ｓ_１を出力する。このとき、エラーアンプ３２の非反転入力端子には、第２閾値電圧（例えば、１２ｍＶ）が入力されている。従って、電圧出力回路制御部３０は、５Ｖを静電型トランスデューサ５に印加するように、電圧出力回路７を制御する。つまり、制御回路８Ｅは、振動、音又は圧力を検出させるための５Ｖのパルス信号を静電型トランスデューサ５に印加するように、電圧出力回路７を制御する。

制御回路８Ｅは、上記の構成により、静電型トランスデューサ５の電圧Ｓ_７（クランプ電圧Ｓ_８）が５Ｖ以下の期間（正弦波状の電圧Ｓ_７の谷底の期間）に、振動、音又は圧力を検出させるためのパルス信号を静電型トランスデューサ５に印加するように、電圧出力回路７を制御することができる。これにより、制御回路８Ｅは、パルス信号出力部４０及びダイオード９を不要とすることができる。

なお、マイクロコンピュータ３Ｄは、振動、音又は圧力を発生させずに、振動、音又は圧力を検出する場合には、出力制御信号Ｓ_２を第２閾値電圧（例えば、１２ｍＶ）以下（例えば、０Ｖ）に維持すればよい。これにより、クランプ電圧Ｓ_８が第一閾値電圧まで下がり、フリップフロップ７１がセットされる事で、出力制御信号Ｓ_２が第２閾値電圧以下の間は、フリップフロップ７１がハイレベルを維持するからである。

なお、第６の実施の形態を第２の実施の形態と組み合わせてもよい。即ち、制御回路８Ｅは、電圧クランプ部５０に代えて、電圧クランプ部５０Ａ（図４参照）を含んでもよい。

本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ システム
２、２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ 制御装置
３、３Ａ、３Ｃ、３Ｄ マイクロコンピュータ
４、４４、５１、７３、７７、８３ 直流電源
５ 静電型トランスデューサ
６ コンデンサ
７ 電圧出力回路
８、８Ａ、８Ｂ、８Ｃ、８Ｄ、８Ｅ 制御回路
９ ダイオード
３０ 電圧出力回路制御部
３１ スイッチング信号出力部
３２ エラーアンプ
３３、３４、４１ バッファ
４０、４０Ｂ、４０Ｄ パルス信号出力部
４２ ワンショットパルス回路
４３、７２、７６、８２ コンパレータ
５０、５０Ａ 電圧クランプ部
５２、６２、６３ トランジスタ
６０ バイアス遮断部
６１、１０１ インバータ
７０ 第１信号出力部
７１、８１ フリップフロップ
７４ マスク回路
７５ ＮＡＮＤゲート回路
８０ 第２信号出力部
９０ 第３信号出力部
１００ 第４信号出力部
１０２、１０３ スイッチ
１１０ 信号出力部
１２１ 検出制御信号出力回路
１２２ 出力制御信号出力回路
１２３ パルス信号発生回路
１２４ 電圧変化検出部

Claims (12)

1. 振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
   検出制御信号が第１レベルの場合に、出力制御信号に応じた電圧であって前記静電型トランスデューサに振動、音又は圧力を発生させるための電圧を、前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記検出制御信号が第２レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
   前記静電型トランスデューサに振動、音又は圧力を検出させるためのパルス信号を、ダイオードを介して、前記静電型トランスデューサの高電位側の端子に出力する、パルス信号出力部と、
   前記静電型トランスデューサの端子間電圧を予め定められた電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
   を備える、
   ことを特徴とする、制御回路。
2. 前記パルス信号出力部は、
   前記検出制御信号が前記第１レベルから前記第２レベルへ変化したときに、前記パルス信号を発生する、
   ことを特徴とする、請求項１に記載の制御回路。
3. 前記出力制御信号が、前記予め定められた電圧以下の電圧を前記静電型トランスデューサの両端間に出力することを表しており、且つ、前記クランプ電圧が、前記予め定められた電圧以下である場合に、前記第２レベルの前記検出制御信号を出力し、前記出力制御信号が、前記予め定められた電圧より高い電圧を前記静電型トランスデューサの両端間に出力することを表しているか、又は、前記クランプ電圧が、前記予め定められた電圧より高い場合に、前記第１レベルの前記検出制御信号を出力する、第１信号出力部を更に備える、
   ことを特徴とする、請求項１に記載の制御回路。
4. 前記第１信号出力部は、
   前記クランプ電圧と第１閾値電圧とを比較する第１コンパレータと、
   前記出力制御信号と第２閾値電圧とを比較する第２コンパレータと、
   前記第１コンパレータの出力信号によってセットされ、前記第２コンパレータの出力信号によってリセットされ、前記検出制御信号を出力するフリップフロップと、を含む、
   ことを特徴とする、請求項３に記載の制御回路。
5. 前記第１信号出力部は、
   前記検出制御信号が変化してから予め定められた期間内は、前記第１コンパレータの出力信号をマスクするマスク回路を更に含む、
   ことを特徴とする、請求項４に記載の制御回路。
6. 前記パルス信号出力部は、
   前記クランプ電圧が第３閾値電圧以下の場合に、前記パルス信号を発生する、
   ことを特徴とする、請求項３に記載の制御回路。
7. 振動、音又は圧力を発生することができ、振動、音又は圧力を検出することができる静電型トランスデューサを制御する、制御回路であって、
   検出制御信号が第１レベルの場合に、入力信号に応じた電圧を前記静電型トランスデューサの両端間に印加するように、電圧出力回路を制御し、前記検出制御信号が第２レベルの場合に、前記電圧出力回路を停止させる、電圧出力回路制御部と、
   前記静電型トランスデューサの端子間電圧を予め定められた電圧以下にクランプしたクランプ電圧を出力する、電圧クランプ部と、
   出力制御信号が、前記予め定められた電圧以下の電圧を前記静電型トランスデューサの両端間に出力することを表しており、且つ、前記クランプ電圧が、前記予め定められた電圧以下である場合に、前記第２レベルの信号を出力し、前記出力制御信号が、前記予め定められた電圧より高い電圧を前記静電型トランスデューサの両端間に出力することを表しているか、又は、前記クランプ電圧が、前記予め定められた電圧より高い場合に、前記第１レベルの信号を出力する、第１信号出力部と、
   前記クランプ電圧が前記予め定められた電圧よりも高くまで上昇したら、前記第２レベルの信号を出力し、前記クランプ電圧が第３閾値電圧よりも低くまで下降したら、前記第１レベルの信号を出力する、第２信号出力部と、
   前記第１信号出力部が出力する信号が前記第２レベルであり、且つ、前記第２信号出力部が出力する信号が前記第２レベルである場合に、前記第２レベルの前記検出制御信号を出力し、前記第１信号出力部が出力する信号が前記第１レベルであるか、又は、前記第２信号出力部が出力する信号が前記第１レベルである場合に、前記第１レベルの前記検出制御信号を出力する、第３信号出力部と、
   前記第１信号出力部が出力する信号が前記第１レベルの場合に、前記出力制御信号を前記入力信号として前記電圧出力回路制御部に出力し、前記第１信号出力部が出力する信号が前記第２レベルの場合に、第２閾値電圧を前記入力信号として前記電圧出力回路制御部に出力する、第４信号出力部と、
   を備える、
   ことを特徴とする、制御回路。
8. 前記電圧クランプ部は、
   ドレインが前記静電型トランスデューサの高電位側の端子に接続され、ゲートにバイアス電圧が供給され、ソースから前記クランプ電圧を出力するトランジスタと、
   前記検出制御信号が前記第１レベルの場合に、前記ゲートへのバイアス電圧の供給を遮断する、バイアス遮断部と、
   を含む、
   ことを特徴とする、請求項１に記載の制御回路。
9. 前記静電型トランスデューサは、静電型アクチュエータ又は静電型圧力検出素子である、
   ことを特徴とする、請求項１に記載の制御回路。
10. 半導体集積回路である、
    ことを特徴とする、請求項１に記載の制御回路。
11. 請求項１に記載の制御回路と、
    前記電圧出力回路と、
    を含む、
    ことを特徴とする、制御装置。
12. 請求項１１に記載の制御装置と、
    前記クランプ電圧の変化に基づいて、前記静電型トランスデューサに印加された振動、音又は圧力を検出する、電圧変化検出部と、
    を含む、
    ことを特徴とする、システム。

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