JPWO2019082894A1 - 半導体デバイス及び電位測定装置 - Google Patents

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Abstract

【課題】セル回路面積を縮小して高解像度化を実現することが可能な半導体デバイスを提供する。【解決手段】差動増幅器を構成する入力トランジスタの一方を有するセルがアレイ状に配列された第１の領域と、前記差動増幅器を構成する入力トランジスタのもう一方を有するセルがアレイ状に配列された第２の領域と、を有し、前記第１の領域と前記第２の領域とがそれぞれ分離されている、半導体デバイスが提供される。【選択図】図１

Description

本開示は、半導体デバイス及び電位測定装置に関する。
近年ＣＭＯＳ（Complementary MOS）集積回路技術を用いて、電極と増幅器・ＡＤ変換器などを一つのチップにまとめ、多点で同時に電位を測定するデバイスが注目されている（非特許文献１、２等参照）。このようなデバイスにおいて、電位発生点から遠い溶液内に置いた「参照電極」と、電位発生点近傍に有る「読み出し電極」との電位差を差動型の増幅器で増倍して出力するデバイスが報告されている（非特許文献３参照）。
IEEE Journal of Solid State Circuits Vol.45 (2010) No.2 pp.467-482 Lab on a Chip Vol.9 (2009) pp.2647-2651 Proceedings of the IEEE Vol.99, No.2, February 2011, pp.252-284
しかし、「参照電極」と、電位発生点近傍に有る「読み出し電極」との電位差を差動型の増幅器で増倍して出力するデバイスでは、１つのセル回路内に差動増幅器回路を構成する入力トランジスタ（アンプトランジスタ）を２つ有する必要がある。これは、セル回路面積の縮小、すなわち高解像度化におけるボトルネックとなる。従って、差動増幅器を採用した場合、低ノイズを維持したまま高解像度化することが困難となっていた。
そこで、本開示では、セル回路面積を縮小して高解像度化を実現することが可能な、新規かつ改良された半導体デバイス及び電位測定装置を提案する。
本開示によれば、差動増幅器を構成する入力トランジスタの一方を有するセルがアレイ状に配列された第１の領域と、前記差動増幅器を構成する入力トランジスタのもう一方を有するセルがアレイ状に配列された第２の領域と、を有し、前記第１の領域と前記第２の領域とがそれぞれ分離されている、半導体デバイスが提供される。
また本開示によれば、上記半導体デバイスと、前記半導体デバイスの前記第１の領域のセル及び前記第２の領域のセルを選択する水平選択回路と、前記半導体デバイスから出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、を備える、電位測定装置が提供される。
以上説明したように本開示によれば、セル回路面積を縮小して高解像度化を実現することが可能な、新規かつ改良された半導体デバイス及び電位測定装置を提供することが出来る。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
１つのセル回路に、２つの入力トランジスタを有する差動増幅器回路を備える例をしめす説明図である。 図１に示した差動増幅器回路の構成をより詳細に示す説明図である。 本開示の実施の形態に係る差動増幅器の構成例を示す説明図である。 同実施の形態に係る半導体デバイスの構成例を示す説明図である。 同実施の形態に係る半導体デバイスの構成例を示す説明図である。 同実施の形態に係る半導体デバイスにおける差動増幅器回路の構成例を示す説明図である。 同実施の形態に係る半導体デバイスの構成例を示す説明図である。 同実施の形態に係る電位測定装置の構成例を示す説明図である。 同実施の形態に係る半導体デバイスの構成例を示す説明図である。 同実施の形態に係る半導体デバイスの構成例を示す説明図である。 同実施の形態に係る半導体デバイスの構成例を示す説明図である。 同実施の形態に係る半導体デバイスの回路構成例を示す説明図である。 同実施の形態に係る電位測定装置の構成例を示す説明図である。 同実施の形態に係る電位測定装置の構成例を示す説明図である。 同実施の形態に係る電位測定装置の構成例を示す説明図である。 同実施の形態に係る電位測定装置の構成例を示す説明図である。 図１６に示した電位測定装置に用いられる比較器（コンパレータ）の回路構成例を示す説明図である。 同実施の形態に係る半導体デバイスの回路構成例を示す説明図である。 図９に示した半導体デバイスを用いた電位測定装置の構成例を示す説明図である。 同実施の形態に係る電位測定装置の構成例を示す説明図である。 同実施の形態に係る電位測定装置の構成例を示す説明図である。 同実施の形態に係る電位測定装置の構成例を示す説明図である。 オーバーサンプリングの例を示す説明図である。 同実施の形態に係る電位測定装置の構成例を示す説明図である。 図２４で示した電位測定装置で実行される、多重ＡＤＣの動作方法を示す説明図である。 チップを積層した構造の実施例を示す説明図である。 チップを積層した構造の実施例を示す説明図である。 チップを積層した構造の実施例を示す説明図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
１．本開示の実施の形態
１．１．概要
１．２．構成例
２．まとめ
＜１．本開示の実施の形態＞
［１．１．概要］
本開示の実施の形態について詳細に説明する前に、まず本開示の実施の形態の概要について説明する。
上述したように、近年ＣＭＯＳ（Complementary MOS）集積回路技術を用いて、電極と増幅器・ＡＤ変換器などを一つのチップにまとめ、多点で同時に電位を測定するデバイスが注目されている（非特許文献１、２等参照）。そのようなデバイスは、例えば溶液の電位を電気化学的に計測する用途に用いられる。特開２００２−３１６１７号公報には、微小電極をアレイ状に並べてその上の溶液の電位を電気化学的に計測するデバイスにおいて、その中でも微小電極上を培養液で満たして生体細胞を乗せ、生体細胞が発生する活動電位を測定するデバイスの技術が開示されている。
従来のＣＭＯＳ集積回路技術を用いたデバイスには大きく２種類あり、読み出し電極一つ一つの配線を動的につなぎ変えて、電極からは独立した増幅器につないで電位を測定するもの（非特許文献１）と、電極一つに対し一つの増幅器を持つもの（非特許文献２）が有る。
このようなデバイスにおいて、電位発生点から遠い溶液内に置いた「参照電極」と、電位発生点近傍に有る「読み出し電極」との電位差を差動型の増幅器で増倍して出力するデバイスが報告されている（非特許文献３参照）。このようなデバイスでは、差動増幅器以降の回路ノイズが増幅器の増幅ゲインの逆数倍に抑えられるため、デバイスの低ノイズ化が期待できる。
しかしながら、「参照電極」と、電位発生点近傍に有る「読み出し電極」との電位差を差動型の増幅器で増倍して出力するデバイスは、差動増幅器回路を構成する入力トランジスタ（アンプトランジスタ）を１つのセル回路内に２つ有する必要がある。図１は、１つのセル回路１０に、２つの入力トランジスタを有する差動増幅器回路１１を備える例をしめす説明図である。差動増幅器回路１１は、読み出し電極１２の電位と、参照電極（図示せず）からの参照電位（Ｖｒｅｆ）を比較してその比較結果を出力するものである。
図２は、差動増幅器回路１１の構成をより詳細に示す説明図である。差動増幅器回路１１は、カレントミラー回路を構成するＭＯＳＦＥＴ Ｔｒ１ａ、１ｂと、読み出し電極１２からの電位がゲートに入力される入力トランジスタＴｒ２ａと、参照電極からの参照電位（Ｖｒｅｆ）がゲートに入力される入力トランジスタＴｒ２ｂと、電流源１４と、が示されている。ここで、ＭＯＳＦＥＴ Ｔｒ１ａ、１ｂはＰＭＯＳトランジスタであり、ＭＯＳＦＥＴ Ｔｒ２ａ、２ｂはＮＭＯＳトランジスタである。
このように、入力トランジスタ（アンプトランジスタ）を１つのセル回路内に２つ有することはセル回路面積の縮小、すなわち高解像度化におけるボトルネックとなる。特に入力トランジスタ（アンプトランジスタ）はノイズ低減のため比較的サイズの大きなトランジスタを搭載する必要があり、セル回路の多くの面積を占めている。従って、差動増幅器を採用した場合、低ノイズを維持したまま高解像度化が困難となる。
そこで本件開示者は、上述した点に鑑み、多点で同時に電位を検出することが可能なデバイスにおいて、セル回路面積を縮小させて、かつ高解像度化を実現するための技術について、鋭意検討を行った。その結果、本件開示者は、以下で説明するように、多点で同時に電位を検出することが可能なデバイスにおいて、セル回路面積を縮小させて、かつ高解像度化を実現する技術を考案するに至った。
以上、本開示の実施の形態の概要について説明した。続いて、本開示の実施の形態について詳細に説明する。
［１．２．構成例］
本実施形態では、上述のように１つのセル回路に入力トランジスタを２つ備える差動増幅器回路を設けるのでは無く、差動増幅器を構成するトランジスタを２つのセル回路に分けて配置することを特徴とする。１つのセル回路は読み出し電極を有する読み出しセル、もう１つのセル回路は参照電位の入力を受ける参照セルとする。なお参照セルにおいては、セルの内部に参照電極が設けられても良く、セルの外部に参照電極が設けられてもよい。このように、差動増幅器を２つのセル回路に分けて配置することで、セル回路面積を縮小させて、かつ高解像度化を実現することが出来る。
図３は、本開示の実施の形態に係る差動増幅器の構成例を示す説明図である。本実施形態では、図３に示したように読み出しセル１１０及び参照セル１２０のそれぞれにトランジスタが配置された差動増幅器回路１３０によって、参照電極と読み出し電極との電位差を測定する。読み出しセル１１０には読み出し電極１１１が設けられ、参照セル１２０には参照電極１２１が設けられる。なお本開示では、差動増幅器回路１３０を構成するアンプトランジスタは、対応する読出しセル１１０及び参照セル１２０にそれぞれ設けられている読出し電極１２と参照電極の下方に設けられてもよいし、隣接するセルやその他のセルの電極の下方に設けられていてもよい。なおこの前述の“下方”とは、読出し電極１２や参照電極の表面を基準として、基板の深さ方向のことを指す。なお上述したように、参照電極１２１は参照セル１２０の内部に設けられていなくても良い。
そして本実施形態では、このように差動増幅器を構成するトランジスタを２つのセル回路に分けて配置した上で、読み出しセル１１０が配置される領域と参照セル１２０が配置される領域とを別々の領域とすることを特徴としている。図４は、本開示の実施の形態に係る半導体デバイス１００の構成例を示す説明図である。図４に示した半導体デバイス１００は、多点で同時に電位を検出することが可能なデバイスであり、複数の読み出しセル１１０がマトリクス状に配置された読み出しセル領域１０１と、複数の参照セル１２０がマトリクス状に配置された参照セル領域１０２とを有する。読み出しセル領域１０１は、差動増幅器の入力トランジスタの一方を構成する回路要素を配置した領域である。読み出しセル領域１０１は、例えば、直上に生体細胞を培養し、その活動電位を取得する領域である。参照セル領域１０２は、差動増幅器の入力トランジスタのもう一方を構成する回路要素を配置した領域である。
図４に示した半導体デバイス１００において、左端の一列について参照すると、読み出しセル領域１０１には、４つの読み出しセル１１０−１〜１１０−４が配置されており、参照セル領域１０２には、４つの参照セル１２０−１〜１２０−４が配置されている。
本開示の実施の形態に係る半導体デバイス１００は、このように読み出しセル領域１０１と参照セル領域１０２とを配置した構成とすることで、活動電位を測定する読み出しセル領域１０１に配列された読み出しセルのユニットセルには差動増幅器を構成する入力トランジスタを１つ有すれば良い。従って、本開示の実施の形態に係る半導体デバイス１００は、差動増幅器による低ノイズを維持したままセルサイズ縮小による高解像度化を実現することが可能になる。
図４に示した半導体デバイス１００は、読み出しセルの数と参照セルの数とが同数である。このような構成とすると参照セル領域１０２の面積が大きくなり、結果的に回路面積が増大することになる。そこで、参照セルの数を削減することで、参照セル領域１０２の面積を縮小させて、回路面積の増大を抑えることが可能になる。
図５は、本開示の実施の形態に係る半導体デバイス１００の構成例を示す説明図である。図５に示した半導体デバイス１００は、図４に示した半導体デバイス１００と比較して、参照セル領域１０２に配置された参照セル１２０の数が減少している。すなわち、図５に示した半導体デバイス１００は、１つの参照セルを複数の読み出しセルで共有することを特徴としている。
図５に示した半導体デバイス１００において、左端の一列について参照すると、読み出しセル領域１０１には、４つの読み出しセル１１０−１〜１１０−４が配置されており、参照セル領域１０２には、１つの参照セル１２０−１が配置されている。すなわち、参照セル１２０−１のトランジスタは、複数の読み出しセル１１０−１〜１１０−４のトランジスタと共有されることになる。
このように、１つの参照セルを複数の読み出しセルで共有することで、図５に示した半導体デバイス１００は、図４に示した半導体デバイス１００と比較して回路面積を削減できる。
図６は、本開示の実施の形態に係る半導体デバイス１００における差動増幅器回路の構成例を示す説明図である。図６に示したのは、ＰＭＯＳカレントミラーを負荷抵抗とする差動増幅器において、ＰＭＯＳトランジスタのダイオード接続側、すなわち増幅ゲインがかからない側の入力トランジスタを読み出し電極に接続し、増幅ゲインがかかる側に差動増幅器の出力を入力に帰還する閉ループを構成することを特徴としたものである。
図６に示した差動増幅器回路１３０は、カレントミラーを構成するＭＯＳＦＥＴ Ｔｒ１ａ、１ｂと、読み出し電極１１１からの電位がゲートに入力される入力トランジスタＴｒ２ａと、参照電極１２１からの参照電位（Ｖｒｅｆ）がゲートに入力される入力トランジスタＴｒ２ｂと、電流源１４０と、が示されている。また差動増幅器回路１３０の出力は参照電極１２１からの出力が入力される入力トランジスタＴｒ２ｂへ帰還する。容量Ｃ１１、Ｃ１２は、参照電極１２１を容量結合するために設けられ、容量Ｃ１１、Ｃ１２によって読み出し電極と参照電極に同相で混入するノイズ成分を差動増幅器でキャンセルすることができる。スイッチＳＷ１１は、差動増幅器回路１３０の出力と、参照電極１２１の側の入力トランジスタＴｒ２ｂの入力を短絡するためのスイッチである。スイッチＳＷ１１は、例えばＭＯＳＦＥＴ等のスイッチング素子が用いられる。スイッチＳＷ１１により、参照電極の入力トランジスタＴｒ２ｂと読み出し電極の入力トランジスタＴｒ２ａの電圧閾値のミスマッチをキャンセルすることも出来る。
図７は、本開示の実施の形態に係る半導体デバイス１００の構成例を示す説明図であり、図６に示した差動増幅器回路１３０のそれぞれの入力トランジスタを２つのセル回路に分けて配置した上で、読み出しセル１１０が配置される領域と参照セル１２０が配置される領域とを別々の領域としたものである。
図７に示した半導体デバイス１００において、左端の一列について参照すると、読み出しセル領域１０１には、４つの読み出しセル１１０−１〜１１０−４が配置されており、参照セル領域１０２には、４つの参照セル１２０−１〜１２０−４が配置されている。もちろん、図５に示したように１つの参照セルを複数の読み出しセルで共有する構成を採用しても良い。
図８は、本開示の実施の形態に係る電位測定装置２０の構成例を示す説明図である。図８に示したのは多点で同時に電位を検出することが可能なデバイスである。図８に示した電位測定装置２０は、Ａ／Ｄ変換回路２１と、垂直走査回路２２と、半導体デバイス１００と、を含んで構成される。そして半導体デバイス１００は、読み出しセル領域１０１と、参照セル領域１０２と、を有する。
Ａ／Ｄ変換回路２１は、半導体デバイス１００によって測定されたアナログのデータをデジタルのデータに変換する回路である。Ａ／Ｄ変換回路２１の構成は特定のものに限定されない。垂直走査回路２２は、半導体デバイス１００に対して電位の測定に使用される読み出しセルや参照セルの選択を行うための信号を出力する回路である。図８に示した構成では、Ａ／Ｄ変換回路２１と参照セル領域１０２とは、読み出しセル領域１０１を挟んで対向するような位置に形成されている。言い換えれば、読み出しセル領域１０１を挟み、Ａ／Ｄ変換回路２１が設けられる領域の反対側に参照セル領域１０２が設けられる、
電位測定装置２０は、図８に示したような構成を有することで、差動増幅器による低ノイズを維持したままセルサイズ縮小による高解像度化を実現することが可能になる。また図８に示したように、半導体デバイス１００における読み出しセル領域１０１が、電位測定装置２０における中心領域に配置されていることで、電位測定装置２０は電位の測定時における測定領域を広く確保することが出来る。
ここまでは、上述したようにカレントミラー回路と参照セル領域との間に読み出しセル領域が配置された半導体デバイスの例を示したが、本開示は係る例に限定されるものではない。例えば、参照セル領域を、カレントミラー回路が配置される辺に垂直の方向に配置して、読み出しセル領域を参照セル領域の間に配置するような構成が採用されても良い。
図９は、本開示の実施の形態に係る半導体デバイス１００の回路構成例を示す説明図である。図９に示した半導体デバイス１００は、ＰＭＯＳカレントミラー回路が配置されている辺に垂直の方向に参照セル領域１０２を配置し、２つの参照セル領域１０２に挟まれるように読み出しセル領域１０１が配置されている。言い換えれば、図９に示した半導体デバイス１００は、読み出しセル及び参照セルそれぞれから、ＰＭＯＳカレントミラー回路及び電流源への距離が略等しくなるように読み出しセル領域１０１および参照セル領域１０２を配置している。
このように配置することで、図９に示した半導体デバイス１００は、配線による電圧ドロップ量の差分を低減することができる。すなわち、図９に示した半導体デバイス１００は、差動増幅器回路の差動対の対称性を向上することができる。その結果、図９に示した半導体デバイス１００は、電圧ドロップによる回路動作レンジの低下を防ぐことができる。
図９に示したのは、読み出しセルと参照セルとの数が１：１である半導体デバイス１００であるが、上述したように参照セルは複数の読み出しセルと共用されてもよい。図１０は、本開示の実施の形態に係る半導体デバイス１００の構成例を示す説明図である。図１０に示したのは、参照セルを複数の読み出しセルで共用することで、図９に示した例から参照セルの数を削減した半導体デバイス１００の例である。図１０に示した半導体デバイス１００は、このように複数の読み出しセルで参照セルを共用することで、上述したような配線による電圧ドロップ量の差分の低減、差動対の対称性の向上、電圧ドロップによる回路動作レンジの低下を防ぐといった効果を得つつ、図９に示した構成に比べてさらに回路面積を削減することができる。
さらに、図６や図７で示したように、ＰＭＯＳカレントミラーを負荷抵抗とする差動増幅器において、ＰＭＯＳトランジスタのダイオード接続側を読み出し電極に接続し、増幅ゲインがかかる側に差動増幅器の出力を入力に帰還する閉ループを構成してもよい。図１１は、本開示の実施の形態に係る半導体デバイス１００の構成例を示す説明図である。図１１に示したのは、図９に示した半導体デバイス１００において、図６や図７で示したような、ＰＭＯＳカレントミラーを負荷抵抗とする差動増幅器において、ＰＭＯＳトランジスタのダイオード接続側を読み出し電極に接続し、増幅ゲインがかかる側に差動増幅器の出力を入力に帰還する閉ループを構成した例を示す説明図である。このような構成とすることで、図１１に示した半導体デバイス１００は、図９に示した半導体デバイス１００における効果だけで無く、図６や図７で示したような構成の効果を得ることも出来る。
図１１に示した例では、読み出しセルと参照セルとの数が１：１であるが、本開示は係る例に限定されるものでは無く、もちろん、図１０のように、参照セルが複数の読み出しセルと共用されてもよい。
本開示の実施の形態に係る半導体デバイス１００は、垂直信号線を複数配置することで、複数行の差動増幅器を同時に動作状態とするような構成を有していても良い。
図１２は、本開示の実施の形態に係る半導体デバイス１００の回路構成例を示す説明図である。図１２に示したのは、セル領域を読み出しセル領域１０１と参照セル領域１０２とに分離した状態で、読み出しセル領域１０１および参照セル領域１０２のそれぞれのセルが異なる垂直信号線に接続されている半導体デバイス１００の回路構成例である。図１２の例では、４組の垂直信号線が配置されており、読み出しセル領域１０１および参照セル領域１０２のそれぞれのセルから同時に差動増幅器に出力することが可能となっている。もちろん、垂直信号線の組の数は４つに限定されるものでは無い。
本開示の実施の形態に係る半導体デバイス１００は、垂直信号線の組を増やすことで、複数行の差動増幅器を同時に動作状態とすることができる。本開示の実施の形態に係る半導体デバイス１００は、複数行の差動増幅器を同時に動作状態とすることで、データの読出しを高速に行うことが可能となる。そして、このような半導体デバイス１００を電位測定装置に設けることで、電位測定装置の電位測定の高速化に寄与する。
本開示の実施の形態に係る半導体デバイス１００は、複数のＡ／Ｄ変換回路に出力を振り分けるような構成を有していても良い。
図１３は、本開示の実施の形態に係る電位測定装置２０の構成例を示す説明図である。図１３に示したのは、電位測定装置２０において対向するような位置に（図中におけるセルアレイ領域の上下に）２つのＡ／Ｄ変換回路２１ａ、２１ｂを有する電位測定装置２０の構成例である。また図１３には垂直選択回路２３を示している。垂直選択回路２３は、読み出しセル領域１０１と参照セル領域１０２とのそれぞれに対してセルを選択するための信号を出力する回路である。
図１３に示した例では、セル領域を読み出しセル領域１０１と参照セル領域１０２とに分離しているのは上述した例と同様であるが、２つのＡ／Ｄ変換回路２１ａ、２１ｂに出力を振り分けるため、信号線が中央部で分離されている。本開示の実施の形態に係る電位測定装置２０は、係る構成を有することにより、図中の上下のＡ／Ｄ変換回路２１ａ、２１ｂに、それぞれ差動増幅器の出力信号を入力することができる。従って、本開示の実施の形態に係る電位測定装置２０は、Ａ／Ｄ変換回路２１ａ、２１ｂからデータを出力できるので、電位測定の結果を高速に装置外に出力することができる。
図１３の例では、電位測定装置２０において対向するような位置に２つのＡ／Ｄ変換回路２１ａ、２１ｂが設けられていたが、本開示は係る例に限定されるものでは無い。図１４は、本開示の実施の形態に係る電位測定装置２０の構成例を示す説明図である。図１４に示したのは、電位測定装置２０において、図中におけるセルアレイ領域の上部に２つのＡ／Ｄ変換回路２１ａ、２１ｂを有する電位測定装置２０の構成例である。
読み出しセル領域１０１と参照セル領域１０２とに位置する各セルは、接続される差動増幅器が決められており、差動増幅器からの出力は、それぞれのＡ／Ｄ変換回路２１ａ、２１ｂに入力される。本開示の実施の形態に係る電位測定装置２０は、係る構成を有することにより、図中の２つのＡ／Ｄ変換回路２１ａ、２１ｂに、それぞれ差動増幅器の出力信号を入力することができる。従って、本開示の実施の形態に係る電位測定装置２０は、Ａ／Ｄ変換回路２１ａ、２１ｂからデータを出力できるので、電位測定の結果を高速に装置外に出力することができる。
本開示の実施の形態に係る電位測定装置２０は、図１３に示した構成と、図１４に示した構成とを組み合わせることで、Ａ／Ｄ変換回路の数をさらに増やすことができる。図１５は、本開示の実施の形態に係る電位測定装置２０の構成例を示す説明図である。図１５に示したのは、電位測定装置２０において対向するような位置に（図中におけるセルアレイ領域の上下に）それぞれ２つ、合計４つのＡ／Ｄ変換回路２１ａ、２１ｂ、２１ｃ、２１ｄを有する電位測定装置２０の構成例である。
図１５に示した例では、Ａ／Ｄ変換回路２１ａ、２１ｂと、Ａ／Ｄ変換回路２１ｃ、２１ｄと、に出力を振り分けるため、信号線が中央部で分離されている。本開示の実施の形態に係る電位測定装置２０は、係る構成を有することにより、図中の上下のＡ／Ｄ変換回路２１ａ、２１ｂ、２１ｃ、２１ｄに、それぞれ差動増幅器の出力信号を入力することができる。従って、本開示の実施の形態に係る電位測定装置２０は、Ａ／Ｄ変換回路２１ａ、２１ｂ、２１ｃ、２１ｄからデータを出力できるので、電位測定の結果をより高速に装置外に出力することができる。
ここまでの説明において、差動増幅器の出力アナログ信号を、Ａ／Ｄ変換するＡ／Ｄ変換回路は、例えば、スロープ生成器、コンパレータ回路、カウンタ回路、ラッチ回路、水平転送走査回路、タイミング制御回路から構成されている。本実施形態では、そのコンパレータ回路において、１段目の増幅器と２段目の増幅器の間にミラー容量が接続されている構成を有していても良い。コンパレータ回路にミラー容量を備える構成を有することで、Ａ／Ｄ変換回路の帯域を狭くすることができる。Ａ／Ｄ変換回路の帯域を狭くすることにより、帯域外の高周波のノイズ成分（主に差動増幅器で発生する熱ノイズ成分）を削減することができ、低ノイズ化を実現できる。
図１６は、本開示の実施の形態に係る電位測定装置２００の構成例を示す説明図である。図１６に示した電位測定装置２００は、セルアレイ部２１０、垂直走査回路２２０、水平転送走査回路２３０、タイミング制御回路２４０、および画素信号読み出し部としてのＡＤＣ群２５０を有する。また電位測定装置２００は、ＤＡＣ（デジタル−アナログ変換装置）２６１を含むＤＡＣおよびバイアス回路、アンプ回路（Ｓ／Ａ）２７０、信号処理回路２８０を有する。これらの構成要素のうち、セルアレイ部２１０、垂直走査回路２２０、水平転送走査回路２３０、ＡＤＣ群２５０、ＤＡＣおよびバイアス回路、並びにアンプ回路（Ｓ／Ａ）２７０はアナログ回路により構成される。また、タイミング制御回路２４０、および信号処理回路２８０はデジタル回路により構成される。
セルアレイ部２１０には、上述したいずれかの半導体デバイス１００が設けられ得る。タイミング制御回路２４０は、セルアレイ部２１０の信号を順次読み出すための制御回路として内部クロックを生成する。垂直走査回路２２０はセルアレイ部２１０の行アドレスや行走査を制御する。そして水平転送走査回路２３０はセルアレイ部２１０の列アドレスや列走査を制御する。
ＡＤＣ群２５０は、複数のＡ／Ｄ変換回路からなり、各Ａ／Ｄ変換回路は、ＤＡＣ２６１により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）２５１を有する。さらに、各Ａ／Ｄ変換回路は、比較時間をカウントするカウンタ２５２と、カウント結果を保持するラッチ２５３とを有する。ＡＤＣ群２５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。各ラッチ２５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路２７０、および信号処理回路２８０が配置される。
図１７は、図１６に示した電位測定装置２００に用いられる比較器（コンパレータ）３００の回路構成例を示す説明図である。比較器３００は、縦続接続された第１アンプ３１０、第２アンプ３２０、およびミラー効果を発現するためのキャパシタＣ２３０を有している。第１アンプ３１０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１１〜ＰＴ２１４、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２１１〜ＮＴ２１３、およびＡＺレベルのサンプリング容量としての第１および第２のキャパシタＣ２１１，Ｃ２１２を有する。第２アンプ３２０は、ＰＭＯＳトランジスタＰＴ２２１、ＮＭＯＳトランジスタＮＴ２２１，ＮＴ２２２、およびＡＺレベルのサンプリング容量としての第３のキャパシタＣ２２１を有する。
図１７に示した比較器３００の詳細な説明および動作については、例えば特開２０１４−０１７８３８号公報に記載されており、ここでは詳細な説明は割愛するが、図１７に示した比較器３００は、第１アンプ３１０と第２アンプ３２０との間に、ミラー効果を発現するためのキャパシタＣ２３０を備えることで、ミラー効果を発現することができる。このミラー効果の発現により、ソース接地入力にゲイン倍の容量が接続されたことと等価になる。ミラー効果を発現するためのキャパシタＣ２３０を備えることにより、各比較器２５１の帯域は小さな容量で大きく狭められる。各比較器２５１は、行動作開始時にカラム毎に動作点を決めるために初期化（オートゼロ：ＡＺ）してサンプリングする機能を有する。
従って、本開示の実施の形態に係る電位測定装置２０は、図１７に示した比較器を備えることで、Ａ／Ｄ変換回路の帯域を狭くすることができる。Ａ／Ｄ変換回路の帯域を狭くすることにより、帯域外の高周波のノイズ成分（主に差動増幅器で発生する熱ノイズ成分）を削減することができ、低ノイズ化を実現できる。
図１２に示した、垂直信号線を複数配置することで、複数行の差動増幅器を同時に動作状態とするような構成を、例えば図９のように参照セル領域を、カレントミラー回路が配置される辺に垂直の方向に配置して、読み出しセル領域を参照セル領域の間に配置するような構成を有する半導体デバイス１００に適用しても良い。
図１８は、本開示の実施の形態に係る半導体デバイス１００の回路構成例を示す説明図である。図１８に示したのは、セル領域を読み出しセル領域１０１と参照セル領域１０２とに分離した状態で、読み出しセル領域１０１および参照セル領域１０２のそれぞれのセルが１行おきに異なる垂直信号線に接続されている半導体デバイス１００の回路構成例である。図１８の例では、各列に対してそれぞれ２組の垂直信号線が配置されており、読み出しセル領域１０１および参照セル領域１０２のそれぞれのセルから同時に差動増幅器に出力することが可能となっている。もちろん、各列に設けられる垂直信号線の組の数は２つに限定されるものでは無い。
図１９は、図９に示した半導体デバイス１００を用いた電位測定装置２０の構成例を示す説明図である。図１９に示した電位測定装置２０は、半導体デバイス１００によって出力される信号をＡ／Ｄ変換回路２１で変換して外部に出力することで、半導体デバイス１００が検出した電位に対応するデジタルデータを出力する装置である。
図２０は、本開示の実施の形態に係る電位測定装置２０の構成例を示す説明図である。図２０に示したのは、電位測定装置２０において対向するような位置に（図中におけるセルアレイ領域の上下に）２つのＡ／Ｄ変換回路２１ａ、２１ｂを有する電位測定装置２０の構成例である。本開示の実施の形態に係る電位測定装置２０は、図中の左右に参照セル領域１０２を設け、図中におけるセルアレイ領域の上下に２つのＡ／Ｄ変換回路２１ａ、２１ｂを備える構成を採ることもできる。
そして、図２０に示した電位測定装置２０は、２つのＡ／Ｄ変換回路２１ａ、２１ｂに出力を振り分けるため、信号線が中央部で分離されている。本開示の実施の形態に係る電位測定装置２０は、係る構成を有することにより、図中の上下のＡ／Ｄ変換回路２１ａ、２１ｂに、それぞれ差動増幅器の出力信号を入力することができる。従って、図２０に示した本開示の実施の形態に係る電位測定装置２０は、Ａ／Ｄ変換回路２１ａ、２１ｂからデータを出力できるので、電位測定の結果を高速に装置外に出力することができる。
図２１は、本開示の実施の形態に係る電位測定装置２０の構成例を示す説明図である。図２１に示したのは、電位測定装置２０において、図中におけるセルアレイ領域の上部に２つのＡ／Ｄ変換回路２１ａ、２１ｂを有する電位測定装置２０の構成例である。
読み出しセル領域１０１と参照セル領域１０２とに位置する各セルは、接続される差動増幅器が決められており、差動増幅器からの出力は、それぞれのＡ／Ｄ変換回路２１ａ、２１ｂに入力される。本開示の実施の形態に係る電位測定装置２０は、係る構成を有することにより、図中の２つのＡ／Ｄ変換回路２１ａ、２１ｂに、それぞれ差動増幅器の出力信号を入力することができる。従って、本開示の実施の形態に係る電位測定装置２０は、Ａ／Ｄ変換回路２１ａ、２１ｂからデータを出力できるので、電位測定の結果を高速に装置外に出力することができる。
本開示の実施の形態に係る電位測定装置２０は、図２０に示した構成と、図２１に示した構成とを組み合わせることで、Ａ／Ｄ変換回路の数をさらに増やすことができる。図２２は、本開示の実施の形態に係る電位測定装置２０の構成例を示す説明図である。図２２に示したのは、電位測定装置２０において対向するような位置に（図中におけるセルアレイ領域の上下に）それぞれ２つ、合計４つのＡ／Ｄ変換回路２１ａ、２１ｂ、２１ｃ、２１ｄを有する電位測定装置２０の構成例である。
図２２に示した例では、Ａ／Ｄ変換回路２１ａ、２１ｂと、Ａ／Ｄ変換回路２１ｃ、２１ｄと、に出力を振り分けるため、信号線が中央部で分離されている。本開示の実施の形態に係る電位測定装置２０は、係る構成を有することにより、図中の上下のＡ／Ｄ変換回路２１ａ、２１ｂ、２１ｃ、２１ｄに、それぞれ差動増幅器の出力信号を入力することができる。従って、本開示の実施の形態に係る電位測定装置２０は、Ａ／Ｄ変換回路２１ａ、２１ｂ、２１ｃ、２１ｄからデータを出力できるので、電位測定の結果をより高速に装置外に出力することができる。
上述したそれぞれの構成に対して、差動増幅器が出力するアナログ信号を、オーバーサンプリングによって（信号帯域よりも高速なサンプリング周波数で）Ａ／Ｄ変換を実施して、デジタルデータを取得することで、信号帯域に分布するノイズ成分を低減することができる。図２３は、オーバーサンプリングの例を示す説明図である。図２３に示したように、サンプリング周波数ｆｓでＡ／Ｄ変換を行った際には、熱ノイズなど周波数全域に渡って分布するノイズ成分は、折り返しノイズとなり、０〜ｆｓ／２に分布する。一方で、オーバーサンプリングを行い、Ｍ倍のサンプリング周波数でサンプリングを行った場合、ノイズ成分は０〜Ｍｆｓ／２に分布する。従って、オーバーサンプリングによって、信号帯域に分布するノイズを低減することができる。
このオーバーサンプリングは、上述した電位測定装置２０および半導体デバイス１００のいずれの構成においても採用しうる。特に、複数行の同時読み出しおよび複数のＡ／Ｄ変換回路によって読出し速度の高速化を図った構成では、必要な信号帯域に対してオーバーサンプリングを行うことで、ノイズはサンプリングした周波数帯域の広範囲に分布し、信号帯域に分布するノイズが減少する。そして、フィルタ処理を行い信号帯域の信号を抽出することで、本開示の実施の形態に係る半導体デバイス１００は低ノイズ化を実現できる。
さらに、上記手段により読み出し速度の高速化が実現できるため、参照信号と差動増幅器の出力信号電圧を比較し、比較の結果に基づきカウントクロックをカウントする方式のＡＤ変換器の場合、ＡＤ変換の多重化を行うことが出来る。比較の結果に基づきカウントクロックをカウントする方式のＡＤ変換器の例としては、例えば特開２００５−３２８１３５号公報で開示されている。またＡＤ変換の多重化については、例えば特開２００９−２９６４２３号公報で開示されている。
ＡＤ変換の多重化とは、Ｐ相・Ｄ相のそれぞれについて、ｎビット（ｎは１以上の整数）のＡＤ変換処理をＷ回（Ｗは２以上の整数）繰り返して行ない、それらを加算してデジタル積分処理を実行することである。ＡＤ変換を多重化することで、信号データはＷ倍となるがノイズは√Ｗ倍となると考えられる。これにより、半導体デバイス１００は、アナログ領域での処理では存在し得ないＡＤ変換に伴う量子化ノイズや回路ノイズなどのランダムノイズの問題が緩和され、さらなる低ノイズ化を実現できる。
図２４は、本開示の実施の形態に係る電位測定装置２００の構成例を示す説明図で有り、図１６に示した電位測定装置２００にスイッチ部２９０が追加された構成を有するものである。図２４に示した電位測定装置２００は、差動増幅器の出力をスロープ型のＡＤ変換器に入力し、デジタル変換して出力する構成である。ただし特開２００５−３２８１３５号公報で示した構成と異なる点として、特開２００５−３２８１３５号公報で開示された構成では、イメージセンサの画素からリセットレベルを出力され基準レベルとできるのに対し、本実施形態に係る電位測定装置２００は、電極の信号を常に差動増幅器が出力し続けるため、リセットレベルを差動増幅器の外部から入力する必要がある。そのため、図２４に示した構成では、リセットレベルＶｒｓｔをリセットレベルとし、スイッチ部２９０によるスイッチの切り替えにより、差動増幅器回路の出力信号ＶｘとリセットレベルＶｒｓｔとを交互にＡＤ変換回路に入力することで、それぞれＰ相、Ｄ相のレベルを取得してＡＤ変換を行う。
図２５は、図２４で示した電位測定装置２００で実行される、多重ＡＤＣの動作方法を示す説明図である。電位測定装置２００は、Ｐ相およびＤ相の各ＡＤ変換処理時に、それぞれ同一信号について、参照信号比較型のＡＤ変換処理を複数回（Ｗ回とする：Ｗは２以上の正の整数）連続して行なうようにする。電位測定装置２００は、２回目以降の処理時には、ＡＤ変換用の参照信号Ｖｓｌｏｐの変化のさせ方は１回目と同じにし、それ以前のＡＤ変換結果をスタート点として、同一のカウントモードでカウント処理する。
こうすることで、Ｐ相およびＤ相の各処理においては、同一信号のＡＤ変換結果をＷ倍したデータ（加算データ）が得られる。Ｐ相とＤ相でカウントモードを逆にすることとの組合せにより、“−Ｗ・Ｄｒｓｔ＋Ｗ・（Ｄｓｉｇ＋Ｄｒｓｔ）＝Ｗ・Ｄｓｉｇ”なる演算結果が得られることになる。また、カウンタ部がデジタル積分器の機能をなしていることが理解される。信号はＷ倍となるがノイズは√Ｗ倍となると考えられるので、ノイズ特性の向上が図られる。
ウェハ製造のプロセス工程には電極部にしか必要無い工程や、周辺回路部（例えばＡＤ変換部など）にしか必要無い工程が多数ある。そのため、電極部と周辺回路部を別々のウェハで製造し、それぞれ最適なサイズでウェハを個片化して得られた半導体素子同士を貼り合わせる方が、低コストで製造し得る。また、各ウェハに最適な世代のプロセスを適用することで、半導体デバイス１００の性能向上を見込むことができる。
例えばイメージセンサにおいては、このように画素部と周辺回路部とを別素子に分割し、ＣｏＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）積層する技術を適用した固体撮像装置としては、表面照射型センサを構成するセンサ半導体素子の受光面上における画素外の領域に、周辺回路部である周辺回路半導体素子をフリップチップ実装する構造のものが提案されている（例えば、国際公開第２０１０／０７３５２０号など）。
このように、差動増幅器回路などアナログ領域の素子と、ＡＤ変換回路や制御回路などデジタル領域の素子とを別チップに搭載し、デジタル領域の素子に微細プロセスを適用することで、ＡＤ変換回路の高速化や高密度化を実現することができる。これにより半導体デバイス１００は、サンプリング速度を高速化することができる。また半導体デバイス１００は、読出しセルアレイと参照セルアレイを分離した構造と組み合わせることで、低ノイズかつ高解像度を維持したまま、高速化が実現可能で、またチップ面積を縮小させることが可能となる。
図２６は、２枚のチップを積層した構造の実施例を示す説明図である。図２６に示した例では、差動増幅器回路や水平選択回路などをチップＡに搭載し、Ａ／Ｄ変換回路をチップＢに搭載する。Ａ／Ｄ変換回路はデジタル領域で動作するため、チップＢには微細プロセスを適用することが可能である。これにより半導体デバイス１００は、Ａ／Ｄ変換回路の高速動作と高密度化が可能になる。
図２７は、２枚のチップを積層した構造の実施例を示す説明図であり、図２４のスロープ型ＡＤ変換回路を適用した回路構成に対して、チップ積層構造を適用した場合の実施例を示す説明図である。信号の流れに対して、アナログ領域で動作する比較器（コンパレータ）以前をチップＡ、デジタル領域で動作するカウンタ以降をチップＢに搭載している。半導体デバイス１００は、このようなチップ積層構造とすることで、Ａ／Ｄ変換器のアナログ領域とデジタル領域の境目をチップの境目とすることが出来、積層チップ化による微細化と高速化の恩恵を最大限に得られる。
図２８は、１つのチップ上に複数のチップを積層した構造の実施例を示す説明図であり、図１３に示したＡ／Ｄ変換器を上下に配置した構成に対して、チップ積層構造を適用した場合の実施例を示す説明図である。このように、１つのチップに対して複数のチップを積層する構成も可能である。なお、チップの積層される順番や、積層されるチップの位置、積層されるチップの数は、図２６〜２８に挙げたものに限定されるものでは無い。図２６〜２８では、Ａ／Ｄ変換回路を搭載したチップＢを、チップＡに重畳させているが、積層構造はその逆であっても良い。
ここまで説明してきた半導体デバイス１００の効果について、改めて説明する。
（図４）
図４に示した半導体デバイス１００は、入力トランジスタを読み出しセルと参照セルとに分離して配列することによって、単位セル内に入力トランジスタ（アンプトランジスタ）を１つ配列すればよく、入力トランジスタのサイズを大きくすることでノイズを低減することができる。これにより、図４に示した半導体デバイス１００は、セルサイズを縮小することが出来、読み出しセルの高解像度化が実現できる。アンプトランジスタは差動増幅回路へのノイズ寄与が大きいため、アンプトランジスタは差動増幅回路を構成する面積に対して支配的である。したがってまた図４に示した半導体デバイス１００は、上述したような読み出しセルと参照セルとに入力トランジスタを分離することで、セルの面積を約１／２に縮小することができ、解像度を約２倍向上することができる。
（図５）
図５に示した半導体デバイス１００は、参照セルを複数の読み出しセルで共有することによって、参照セルの面積を図４に示した半導体デバイス１００から削減することができ、読み出し領域の拡大やチップ面積の縮小よるコスト低減を実現することが出来る。
（図７）
図７に示した半導体デバイス１００は、図４、５に示した半導体デバイス１００に、片側オートゼロ差動増幅器の効果をさらにもたらすことが可能となる。すなわち、図７に示した半導体デバイス１００における差動増幅器は、クローズドループ構成であるため、オープンループ型の差動増幅器の信号入力レンジの問題を解決しつつ、入力信号のＳ／Ｎ劣化がなく、読み出し電極の電位を変動させることができる。また図７に示した半導体デバイス１００における差動増幅器は、参照電極を容量結合することにより、読み出し電極と参照電極に同相で混入するノイズ成分をキャンセルすることができ、低ノイズ化を実現することができる。また図７に示した半導体デバイス１００における差動増幅器は、その出力と、参照電極側の入力トランジスタの入力を短絡することで、左右の対の電流を釣り合わせることができる。これにより、差動入力がゼロの状態を参照電極の入力電圧としてサンプルホールドすることができ、参照セルの入力トランジスタと読み出しセルの入力トランジスタのＶｔｈミスマッチをキャンセルすることも出来る。
そして図７に示した半導体デバイス１００は、これらの効果に加えて、入力トランジスタを読み出しセル領域と参照セル領域に分けることで、低ノイズかつ高解像度化を実現できる。特にオートゼロ差動増幅器の参照セルは、追加素子による面積増加が避けられないため、このように読出しセルと参照セルを分離することで、参照セル側の素子追加による面積増加による読出し電極の解像度劣化を防ぐことが出来る。
（図９）
図９に示した半導体デバイス１００は、入力トランジスタを読み出しセルと参照セルとに分離して配列する際に、２つの参照セル領域に挟まれるように読み出しセル領域が配置されている。このように配置することで、図９に示した半導体デバイス１００は、読み出しセル及び参照セルそれぞれからＰＭＯＳカレントミラー回路及び電流源への距離を合わせることができ、配線による電圧ドロップ量の差分を低減することができる。すなわち、図９に示した半導体デバイス１００は、差動増幅器回路の差動対の対称性を向上することができる。その結果、図９に示した半導体デバイス１００は、電圧ドロップによる回路動作レンジの低下を防ぐことができる。
（図１０）
図１０に示した半導体デバイス１００は、参照セルを複数の読み出しセルで共有することによって、参照セルの面積を図９に示した半導体デバイス１００から削減することができ、読み出し領域の拡大やチップ面積の縮小よるコスト低減を実現することが出来る。
（図１１）
図１１に示した半導体デバイス１００は、図９に示した半導体デバイス１００に、片側オートゼロ差動増幅器の効果をさらにもたらすことが可能となる。
（図１２）
図１２に示した半導体デバイス１００は、垂直信号線を複数配置することで、複数行の差動増幅器を同時に動作状態として、セルアレイからの読み出し速度を高速化できる効果をもたらすことが可能となる。
（図１３〜図１５）
図１３〜図１５に示した半導体デバイス１００は、複数のＡ／Ｄ変換回路を備えて、それぞれのＡ／Ｄ変換回路にセルアレイ領域からの出力を振り分けることで、セルアレイからの読み出し速度を高速化できる効果をもたらすことが可能となる。
（図１６〜１７）
図１６〜１７に示した構成では、コンパレータ回路において、１段目の増幅器と２段目の増幅器の間にミラー容量が接続されていることで、Ａ／Ｄ変換回路の帯域を狭くすることができる。Ａ／Ｄ変換回路の帯域を狭くすることにより、帯域外の高周波のノイズ成分（主に差動増幅器で発生する熱ノイズ成分）を削減することができ、低ノイズ化を実現できる。
（図１８）
図１２に示した半導体デバイス１００は、垂直信号線を複数配置することで、複数行の差動増幅器を同時に動作状態として、セルアレイからの読み出し速度を高速化できる効果をもたらすことが可能となる。
（図２０〜図２２）
図２０〜図２２に示した半導体デバイス１００は、複数のＡ／Ｄ変換回路を備えて、それぞれのＡ／Ｄ変換回路にセルアレイ領域からの出力を振り分けることで、セルアレイからの読み出し速度を高速化できる効果をもたらすことが可能となる。
（図２３）
また、それぞれの構成において、Ａ／Ｄ変換時にオーバーサンプリングを実施することで、信号帯域に分布するノイズを低減することができる。特に、図１２や図１８に示したような複数行の同時読み出しおよび複数のＡ／Ｄ変換回路によって読出し速度の高速化を図った構成では、必要な信号帯域に対してオーバーサンプリングを行うことで、ノイズはサンプリングした周波数帯域の広範囲に分布し、信号帯域に分布するノイズが減少する。そして、フィルタ処理を行い信号帯域の信号を抽出することで、本開示の実施の形態に係る半導体デバイス１００は低ノイズ化を実現できる。
（図２４、２５）
スロープ型ＡＤＣを適用し、ＡＤ変換の多重化を行った場合、信号データはＷ倍となるがノイズはおおよそ√Ｗ倍となる。図２４のようにＡＤ変換の多重化を行うことで、アナログ領域での処理では存在し得ないＡＤ変換に伴う量子化ノイズや回路ノイズなどのランダムノイズの問題が緩和され、さらなる低ノイズ化を実現できる。
（図２６〜２８）
さらに、図２６〜２８に示したように、半導体デバイス１００に複数のチップを積層する製造プロセスを適用した場合、Ａ／Ｄ変換回路の高速化や高密度化を実現することができる。これにより半導体デバイス１００のサンプリング速度が高速化できる。また、読出しセルアレイと参照セルアレイとを分離した構造と組み合わせることで、半導体デバイス１００は、低ノイズかつ高解像度を維持したまま、高速化が実現可能で、またチップ面積の縮小にも寄与する。
＜２．まとめ＞
以上説明したように本開示の実施の形態によれば、多点で同時に電位を検出することが可能な半導体デバイスにおいて、セル回路面積を縮小させて、かつ高解像度化を実現した半導体デバイス１００、及び半導体デバイス１００を用いた電位測定装置２０を提供することが出来る。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
差動増幅器を構成する入力トランジスタの一方を有する読み出しセルがアレイ状に配列された第１の領域と、
前記差動増幅器を構成する入力トランジスタのもう一方を有する参照セルがアレイ状に配列された第２の領域と、
を有し、
前記第１の領域と前記第２の領域とがそれぞれ分離されている、半導体デバイス。
（２）
前記第１の領域は信号の電位を測定する領域であり、
前記第２の領域は参照電位が設定される領域である、前記（１）に記載の半導体デバイス。
（３）
前記差動増幅器は、カレントミラー回路及び電流源を有する、前記（１）または（２）に記載の半導体デバイス。
（４）
前記第１の領域と前記第２の領域のそれぞれから、前記カレントミラー回路及び前記電流源までの距離が略等しい、前記（３）に記載の半導体デバイス。
（５）
前記第２の領域に配置される１つの前記参照セルに対して複数の前記読み出しセルが対応して前記差動増幅器を構成する、前記（３）または（４）に記載の半導体デバイス。
（６）
前記差動増幅器は、ダイオード接続されたカレントミラー回路に接続される入力トランジスタに電極が接続され、他方の入力トランジスタに出力が容量を介して接続される、前記（３）〜（５）のいずれかに記載の半導体デバイス。
（７）
前記他方の入力トランジスタの入力部と、前記差動増幅器との間に、動作点をリセットするスイッチを有する、前記（６）に記載の半導体デバイス。
（８）
参照電位が設定され、上記他方の入力トランジスタの入力部に容量を介して接続される参照電極を有する、前記（７）に記載の半導体デバイス。
（９）
前記第２の領域に配置される１つの前記参照セルに対して複数の前記読み出しセルが対応して前記差動増幅器を構成する、前記（１）または（２）に記載の半導体デバイス。
（１０）
前記差動増幅器からの出力信号線を複数並列に備え、複数の前記差動増幅器を同時に動作状態とすることで複数の前記差動増幅器からの出力を同時に読み出す、前記（１）〜（９）のいずれかに記載の半導体デバイス。
（１１）
前記（１）〜（１０）のいずれかに記載の半導体デバイスと、
前記半導体デバイスの読み出しセル及び参照セルを選択する水平選択回路と、
前記半導体デバイスから出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、
を備える、電位測定装置。
（１２）
前記第１の領域を挟み、前記Ａ／Ｄ変換回路が設けられる領域の反対側に前記第２の領域が設けられる、前記（１１）に記載の電位測定装置。
（１３）
前記半導体デバイスを挟む位置にそれぞれ前記Ａ／Ｄ変換回路を備える、前記（１１）に記載の電位測定装置。
（１４）
前記半導体デバイスを挟む位置にそれぞれ複数の前記Ａ／Ｄ変換回路を備える、前記（１３）に記載の電位測定装置。
（１５）
前記半導体デバイスの第１の領域を、第２の領域が挟む位置に備え、前記Ａ／Ｄ変換回路を、前記第２の領域を挟む位置に備える、前記（１３）または（１４）に記載の電位測定装置。
（１６）
前記半導体デバイスの第１の領域を、第２の領域が挟む位置に備え、前記Ａ／Ｄ変換回路を、前記第２の領域と直交する位置に備える、前記（１３）に記載の電位測定装置。
（１７）
前記半導体デバイスの一辺の側に複数の前記Ａ／Ｄ変換回路を備える、前記（１３）に記載の電位測定装置。
（１８）
前記Ａ／Ｄ変換回路は、所定の参照電位と、前記半導体デバイスからの出力とを比較するコンパレータ回路を備え、
前記コンパレータ回路は、１段目の増幅器と、２段目の増幅器と、前記１段目の増幅器および前記２段目の増幅器の間に接続されるミラー容量と、を含む、前記（１１）〜（１７）のいずれかに記載の電位測定装置。
（１９）
前記Ａ／Ｄ変換回路は、前記半導体デバイスから出力されるアナログ信号に対してオーバーサンプリングによりデジタル信号に変換する、前記（１１）〜（１８）のいずれかに記載の電位測定装置。
（２０）
前記Ａ／Ｄ変換回路は、ｎビット（ｎは１以上の整数）のＡ／Ｄ変換処理をＷ回（Ｗは２以上の整数）繰り返して行なうデジタル積分処理を実行するように駆動される、前記（１１）〜（１９）のいずれかに記載の電位測定装置。
（２１）
前記Ａ／Ｄ変換回路の一部または全部が形成される第１のチップと、
前記第１のチップが積層されるとともに、前記第１のチップに形成された構成以外の構成が形成される第２のチップと、
を備える、前記（１１）〜（２０）のいずれかに記載の電位測定装置。
（２２）
複数の前記第１のチップが、前記第２のチップに積層される、前記（２１）に記載の電位測定装置。
２０ 電位測定装置
１００ 半導体デバイス
１０１ 読み出しセル領域
１０２ 参照セル領域
１１０ 読み出しセル
１２０ 参照セル
１３０ 差動増幅器回路
１４０ 電流源

Claims (22)

  1. 差動増幅器を構成する入力トランジスタの一方を有する読み出しセルがアレイ状に配列された第１の領域と、
    前記差動増幅器を構成する入力トランジスタのもう一方を有する参照セルがアレイ状に配列された第２の領域と、
    を有し、
    前記第１の領域と前記第２の領域とがそれぞれ分離されている、半導体デバイス。
  2. 前記第１の領域は信号の電位を測定する領域であり、
    前記第２の領域は参照電位を設定する領域である、請求項１に記載の半導体デバイス。
  3. 前記差動増幅器は、カレントミラー回路及び電流源を有する、請求項１に記載の半導体デバイス。
  4. 前記第１の領域と前記第２の領域のそれぞれから、前記カレントミラー回路及び前記電流源までの距離が略等しい、請求項３に記載の半導体デバイス。
  5. 前記第２の領域に配置される１つの前記参照セルに対して複数の前記読み出しセルが対応して前記差動増幅器を構成する、請求項３に記載の半導体デバイス。
  6. 前記差動増幅器は、ダイオード接続されたカレントミラー回路に接続される入力トランジスタに電極が接続され、他方の入力トランジスタに出力が容量を介して接続される、請求項３に記載の半導体デバイス。
  7. 前記他方の入力トランジスタの入力部と、前記差動増幅器との間に、動作点をリセットするスイッチを有する、請求項６に記載の半導体デバイス。
  8. 参照電位が設定され、上記他方の入力トランジスタの入力部に容量を介して接続される参照電極を有する、請求項７に記載の半導体デバイス。
  9. 前記第２の領域に配置される１つの前記参照セルに対して複数の前記読み出しセルが対応して前記差動増幅器を構成する、請求項１に記載の半導体デバイス。
  10. 前記差動増幅器からの出力信号線を複数並列に備え、複数の前記差動増幅器を同時に動作状態とすることで複数の前記差動増幅器からの出力を同時に読み出す、請求項１に記載の半導体デバイス。
  11. 請求項１に記載の半導体デバイスと、
    前記半導体デバイスの読み出しセル及び参照セルを選択する水平選択回路と、
    前記半導体デバイスから出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路と、
    を備える、電位測定装置。
  12. 前記第１の領域を挟み、前記Ａ／Ｄ変換回路が設けられる領域の反対側に前記第２の領域が設けられる、請求項１１に記載の電位測定装置。
  13. 前記半導体デバイスを挟む位置にそれぞれ前記Ａ／Ｄ変換回路を備える、請求項１１に記載の電位測定装置。
  14. 前記半導体デバイスを挟む位置にそれぞれ複数の前記Ａ／Ｄ変換回路を備える、請求項１３に記載の電位測定装置。
  15. 前記半導体デバイスの第１の領域を、第２の領域が挟む位置に備え、前記Ａ／Ｄ変換回路を、前記第２の領域を挟む位置に備える、請求項１３に記載の電位測定装置。
  16. 前記半導体デバイスの第１の領域を、第２の領域が挟む位置に備え、前記Ａ／Ｄ変換回路を、前記第２の領域と直交する位置に備える、請求項１３に記載の電位測定装置。
  17. 前記半導体デバイスの一辺の側に複数の前記Ａ／Ｄ変換回路を備える、請求項１１に記載の電位測定装置。
  18. 前記Ａ／Ｄ変換回路は、所定の参照電位と、前記半導体デバイスからの出力とを比較するコンパレータ回路を備え、
    前記コンパレータ回路は、１段目の増幅器と、２段目の増幅器と、前記１段目の増幅器および前記２段目の増幅器の間に接続されるミラー容量と、を含む、請求項１１に記載の電位測定装置。
  19. 前記Ａ／Ｄ変換回路は、前記半導体デバイスから出力されるアナログ信号に対してオーバーサンプリングによりデジタル信号に変換する、請求項１１に記載の電位測定装置。
  20. 前記Ａ／Ｄ変換回路は、ｎビット（ｎは１以上の整数）のＡ／Ｄ変換処理をＷ回（Ｗは２以上の整数）繰り返して行なうデジタル積分処理を実行するように駆動される、請求項１１に記載の電位測定装置。
  21. 前記Ａ／Ｄ変換回路の一部または全部が形成される第１のチップと、
    前記第１のチップが積層されるとともに、前記第１のチップに形成された構成以外の構成が形成される第２のチップと、
    を備える、請求項１１に記載の電位測定装置。
  22. 複数の前記第１のチップが、前記第２のチップに積層される、請求項２１に記載の電位測定装置。
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