JPWO2018224912A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

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Abstract

良好な電気特性を有する半導体装置を提供する。基板上にトランジスタと、第１の配線と、第２の配線と、を有する半導体装置であって、トランジスタは、第１の酸化物と、第１の酸化物の上の第１の絶縁体および第２の絶縁体と、第１の絶縁体および第２の絶縁体上の第２の酸化物と、第２の酸化物の上の導電体と、を有し、第１の絶縁体と、第２の絶縁体は、第２の酸化物を介して導電体と重なる領域を有し、第１の絶縁体は、第１の酸化物に達する第１の開口を有し、第１の配線は、第１の開口を介して第１の酸化物の上面に接し、第２の絶縁体は、第１の酸化物に達する第２の開口を有し、第２の配線は、第２の開口を介して第１の酸化物の上面に接し、第１の絶縁体と、第２の絶縁体は、それぞれ不純物を含む。

Description

本発明の一態様は、半導体装置、および半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタおよびメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する。）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態でのリーク電流（オフ電流）が極めて小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
また、トランジスタのキャリア移動度の向上を目的として、電子親和力（または真空準位から伝導帯下端までのエネルギー）が異なる酸化物半導体層を積層させる技術が開示されている（特許文献２および特許文献３参照。）。
また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積したＩＣの要求が高まっている。また、ＩＣを含む半導体装置の生産性の向上が求められている。
特開２０１２−２５７１８７号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報
本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、基板上にトランジスタと、第１の配線と、第２の配線と、を有し、トランジスタは、第１の酸化物と、第１の酸化物の上の第１の絶縁体および第２の絶縁体と、第１の絶縁体および第２の絶縁体の上の第２の酸化物と、第２の酸化物の上の導電体と、を有し、第１の絶縁体と、第２の絶縁体は、第２の酸化物を介して導電体と重なる領域を有し、第１の絶縁体は、第１の酸化物に達する第１の開口を有し、第１の配線は、第１の開口を介して第１の酸化物の上面に接し、第２の絶縁体は、第１の酸化物に達する第２の開口を有し、第２の配線は、第２の開口を介して第１の酸化物の上面に接し、第１の絶縁体と、第２の絶縁体は、それぞれ不純物を含む半導体装置である。
また、本発明の一態様は、基板上にトランジスタと、第１の配線と、第２の配線と、を有し、トランジスタは、第１の酸化物と、第１の酸化物の上の第１の絶縁体および第２の絶縁体と、第１の絶縁体および第２の絶縁体の上の第２の酸化物と、第２の酸化物の上の導電体と、を有し、第１の絶縁体と、第２の絶縁体は、第２の酸化物を介して、導電体と重なる領域を有し、第１の配線と、第２の配線は、第１の酸化物に接し、第１の絶縁体と、第２の絶縁体は、それぞれ不純物を含む半導体装置である。
上記において、第１の酸化物と、第１の絶縁体および第２の絶縁体と、は接する領域を有することが好ましい。
また、上記において、第１の酸化物と、第２の酸化物と、は接する領域を有し、当該領域は、第２の酸化物を介して、前記導電体と重なることが好ましい。
また、上記において、第１の酸化物は、Ｉｎ−Ｇａ−Ｚｎ酸化物であることが好ましい。
また、上記において、第１の絶縁体と、第２の絶縁体と、に含まれる不純物は、水素および窒素の少なくとも一であることが好ましい。また、上記において、第１の絶縁体および第２の絶縁体は、窒化シリコン膜であることが好ましい。
また、上記において、第２の酸化物は、酸化シリコンおよびＩｎ−Ｇａ−Ｚｎ酸化物の少なくとも一であることが好ましい。
また、上記において、第１の絶縁体と第２の酸化物との間、および、第２の絶縁体と第２の酸化物との間に、酸化アルミニウムを有することが好ましい。
また、本発明の一態様は、基板上に第１の酸化物を形成し、第１の酸化物に接するように、第１の酸化物の上に第１の絶縁体を形成し、第１の絶縁体の上にパターン形成された第１のレジストマスクを形成し、第１のレジストマスクを用いて、第１の絶縁体をエッチングすることで、第２の絶縁体と、第３の絶縁体と、を形成し、第１の酸化物に接するように、第１の酸化物と、第２の絶縁体と、第３の絶縁体と、の上に、第２の酸化物を形成し、第２の酸化物を介して、第２の絶縁体および第３の絶縁体と重畳するように、第２の酸化物の上に、第１の導電体を形成し、第１の酸化物に達するように、第２の絶縁体に第１の開口と、第３の絶縁体に第２の開口と、を形成し、第１の開口に第２の導電体を形成し、第２の開口に第３の導電体を形成する半導体装置の作製方法である。
上記において、第２の絶縁体と、第３の絶縁体と、第１の導電体と、の上に、第４の絶縁体を形成し、第４の絶縁体の上にパターン形成された第２のレジストマスクを形成し、第２のレジストマスクを用いて、第２の絶縁体および第４の絶縁体に第１の開口と、第３の絶縁体および第４の絶縁体に第２の開口と、を形成することが好ましい。
また、上記において、第１の酸化物は、Ｉｎ−Ｇａ−Ｚｎ酸化物であることが好ましい。また、上記において、第１の絶縁体は、窒化シリコン膜であることが好ましい。
本発明の一態様により、信頼性の高い半導体装置を提供できる。本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置を説明する上面図および断面図。 本発明の一態様に係る半導体装置を説明する断面図。 デバイスシミュレータを用いた計算で仮定したトランジスタの構造。 Ｉｄ−Ｖｇ特性の計算結果を説明する図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置を示す上面図および断面図。 本発明の一態様に係る半導体装置を示す上面図および断面図。 本発明の一態様に係る記憶装置の断面図。 本発明の一態様に係る記憶装置の断面図。 本発明の一態様に係る記憶装置の回路図および断面図。 本発明の一態様に係る記憶装置の断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示すブロック図、および回路図。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示すブロック図、回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示す回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当事者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共有して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図（「平面図」ともいう。）において、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描画する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜が導電性を有する場合は、導電性バリア膜と呼ぶことがある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴあるいはＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体において欠陥準位が形成されることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネル形成領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（透過型電子顕微鏡））像などを解析することなどによって、値を決定することができる。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成および作製方法について、図１乃至図２５を用いて説明する。なお、図１乃至図２５においては明瞭化のため、半導体装置の構成を一部省略して図示している。
＜半導体装置の構成例＞
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の構成例について説明する。図１は、トランジスタ２００およびその周辺の上面図および断面図である。図１（Ａ）は上面図である。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。つまり、トランジスタ２００のチャネル長方向の断面図を示す。図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。つまり、トランジスタ２００のチャネル幅方向の断面図を示す。
本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１４、絶縁体２１６、絶縁体２８０、絶縁体２８２、および絶縁体２８６と、を有する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）および導電体２４８（導電体２４８ａ、および導電体２４８ｂ）を有する。
また、導電体２４６は、絶縁体２８０、絶縁体２８２、および絶縁体２８６の開口の内壁に接して形成され、さらに内側に導電体２４８が形成されている。ここで、導電体２４６および導電体２４８の上面の高さと、絶縁体２８６の上面の高さは同程度にできる。なお、本実施の形態では、プラグとして機能する導電体が、導電体２４６と導電体２４８との２層の積層構造である構成について示しているが、本発明はこれに限られるものではない。例えば、プラグとして機能する導電体は、単層、又は３層以上の積層構造でもよい。
図１に示すように、本発明の一態様に係るトランジスタ２００は、第１のゲート（トップゲートともいう。）電極として機能する導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、第２のゲート（バックゲートともいう。）電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、導電体２６０と接するバリア膜２７０と、第１のゲート絶縁膜として機能する絶縁体２５０と、第２のゲート絶縁膜として機能する絶縁体２２０、絶縁体２２２、および絶縁体２２４と、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０と接する絶縁体２４０（絶縁体２４０ａ、および絶縁体２４０ｂ）と、絶縁体２４０と接するバリア膜２４４（バリア膜２４４ａ、およびバリア膜２４４ｂ）と、バリア膜２４４と接する酸化物２４５（酸化物２４５ａ、および酸化物２４５ｂ）と、を有する。
酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ａ上に、酸化物２３０ｂを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｃ下に、酸化物２３０ｂを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
ここで、図１（Ｂ）における破線で囲む領域２３９の拡大図を図２（Ａ）に示す。
図２（Ａ）に示すように、酸化物２３０ｂは、トランジスタ２００のソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、トランジスタ２００のチャネル形成領域として機能する領域２３４と、を有する。領域２３１は、キャリア密度が高い、低抵抗化した領域である。また、領域２３４は、領域２３１よりも、キャリア密度が低い領域である。
また、トランジスタ２００のソース領域またはドレイン領域として機能する領域２３１と、チャネル形成領域として機能する領域２３４との間に、領域２３２（領域２３２ａ、および領域２３２ｂ）が形成される場合がある。領域２３２は、領域２３１よりもキャリア密度が低く、領域２３４よりもキャリア密度が高い領域である。すなわち、領域２３２は、ソース領域またはドレイン領域と、チャネル形成領域との間の接合領域としての機能を有する。接合領域を設けることで、領域２３１と、領域２３４との間に高抵抗領域が形成されず、トランジスタ２００のオン電流を大きくすることができる。
なお、図２（Ａ）では、領域２３１、領域２３２、および領域２３４が、酸化物２３０ｂに形成されているが、これに限られることなく、例えば、これらの領域は酸化物２３０ａ、および酸化物２３０ｃにも形成されても良い。また、図２（Ａ）では、各領域の境界を、酸化物２３０ｂの上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３４が、酸化物２３０ｂの表面近傍では、導電体２４６側（図示せず。）に進行し、酸化物２３０ｂの下面近傍では、狭まった形状になる場合がある。
酸化物２３０ｂを選択的に低抵抗化するには、例えば、インジウムなどの導電性を高める金属元素、および不純物の少なくとも一を、所望の領域に添加すればよい。なお、不純物としては、酸素欠損を形成する元素、酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等がある。
したがって、領域２３１は、上記の酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。
例えば、酸化物２３０ｂに接するように、酸化物２３０ｂ上にソース電極またはドレイン電極として機能する導電体を形成することで、酸化物２３０ｂを選択的に低抵抗化する場合がある。一方、当該導電体を形成した後に実施する熱処理工程や、モジュールを作製するための接続配線を形成する工程における熱履歴などにより、当該導電体が酸化してしまう。当該導電体の酸化により導電性が低下することで、当該導電体に接続する配線との抵抗が上がる、同じ電流量を得るのに必要な電圧が増えてしまうなど、トランジスタの特性が変動する蓋然性が高い。そのため、当該導電体を形成した後に、第１のゲート絶縁膜として機能する絶縁体などを成膜する際の成膜温度の自由度が制限される。よって、半導体装置の信頼性向上などを目的とした、当該絶縁体などの改質が困難となってしまう。
また、例えば、酸化物２３０ｂ上にソース電極またはドレイン電極として機能する導電体を形成することで、ソース電極として機能する導電体と第１のゲート電極とは重畳する領域を有し、ドレイン電極として機能する導電体と第１のゲート電極とは重畳する領域を有する。したがって、ソース電極として機能する導電体と第１のゲート電極との間、およびドレイン電極として機能する導電体と第１のゲート電極との間に、寄生容量が生じてしまう。
そこで、図１および図２（Ａ）に示すように、酸素欠損を形成する元素、または酸素欠損に捕獲される元素を含む絶縁体２４０を、酸化物２３０ｂに接するように、酸化物２３０ｂ上に成膜する。このような構成にすることで、酸化物２３０ｂの絶縁体２４０と接する領域を中心に、酸素欠損を形成する元素、または酸素欠損に捕獲される元素が添加される。これにより、酸化物２３０ｂの絶縁体２４０と接する領域を中心に、当該元素により酸素欠損が形成され、さらに当該元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。よって、ソース電極およびドレイン電極として機能する導電体の代わりに当該元素を含む絶縁体２４０を設けることで、前述のような導電体の酸化が起こることなく、酸化物２３０ｂを選択的に低抵抗化することができる。したがって、トランジスタの特性悪化を抑制することができる。
また、酸化物２３０ｂ上に、ソース電極またはドレイン電極として機能する導電体の代わりに上記元素を含む絶縁体２４０を設けることで、絶縁体２４０を形成した後の工程に熱処理を実施することができる。また、モジュールを作製するための接続配線を形成する工程における熱履歴などを気にしなくてもよい。したがって、第１のゲート絶縁膜として機能する絶縁体などが改質され、半導体装置の信頼性を向上させることができる。
また、酸化物２３０ｂ上に、ソース電極またはドレイン電極として機能する導電体の代わりに絶縁体２４０を設けることで、酸化物２３０ｂの低抵抗化した領域と、第１のゲート電極として機能する導電体２６０との間隔が広がる。したがって、酸化物２３０ｂの低抵抗化した領域と、第１のゲート電極として機能する導電体２６０との間に生じる寄生容量を低減することができる。
チャネル形成領域として機能する領域２３４のキャリア密度を低く、高抵抗化させることで、ソース領域とドレイン領域とが導通してしまうことを防ぎ、良好な電気特性を有する半導体装置を得ることができる。例えば、酸化物２３０ｃに過剰酸素を含む酸化物を用いる場合、酸化物２３０ｃとなる酸化膜２３０Ｃの成膜時、または酸化物２３０ｃとなる酸化膜２３０Ｃ成膜以降の熱処理によって、酸化物２３０ｂの酸化物２３０ｃと接する領域（領域２３４）を中心に、酸素を供給することができる。酸素が領域２３４を中心に供給されることで、領域２３４に存在する酸素欠損を補償することができる。酸素欠損が補償された領域２３４はキャリア密度が低くなり、高抵抗化される。このような構成にすることにより、ソース領域またはドレイン領域と、チャネル形成領域の作り分けが容易となる。
また、例えば、領域２３４は、酸化物２３０ｃを介して、絶縁体２５０と重なる領域に形成される。また、絶縁体２５０の側面は、絶縁体２８０と接している。例えば、絶縁体２８０として、加熱により酸素が放出される絶縁体を用いることで、加熱処理などを行うことにより、絶縁体２８０から放出された酸素が絶縁体２５０および酸化物２３０ｃを介して、酸化物２３０ｂの酸化物２３０ｃと接する領域（領域２３４）へ添加される。したがって、領域２３４に存在する酸素欠損が補償され、キャリア密度が低くなり、高抵抗化される。このような構成にすることにより、ソース領域またはドレイン領域と、チャネル形成領域の作り分けが容易となる。
＜デバイスシミュレータを用いた計算によるＩｄ−Ｖｇ特性の評価＞
以下では、Ｉｄ−Ｖｇ特性についてデバイスシミュレータを用いた計算の結果を示す。
デバイスシミュレータを用いた計算で仮定したトランジスタ構造の断面図を図３に示す。図３において、絶縁体ＩＮＳ１は下地であり、図１に示すトランジスタ２００の絶縁体２１６に相当する。導電体ＢＧＥはバックゲート電極であり、図１に示すトランジスタ２００の導電体２０５に相当する。絶縁体ＢＧＩはバックゲート絶縁膜であり、図１に示すトランジスタ２００の絶縁体２２４に相当する。半導体ＳＥＭ１、半導体ＳＥＭ２、および半導体ＳＥＭ３は活性層であり、図１に示すトランジスタ２００の酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃにそれぞれ相当する。絶縁体ＣＡＰはバリア膜であり、図１に示すトランジスタ２００のバリア膜２４４に相当する。絶縁体ＴＧＩはトップゲート絶縁膜であり、図１に示すトランジスタ２００の絶縁体２５０に相当する。導電体ＴＧＥはトップゲート電極であり、図１に示すトランジスタ２００の導電体２６０に相当する。導電体ＭＥは、ソース電極またはドレイン電極を表す。
図３（Ａ）に示すトランジスタは、絶縁体ＩＮＳ２が、半導体ＳＥＭ２に接して、半導体ＳＥＭ２の上に設けられている構造を有している。なお、絶縁体ＩＮＳ２は半導体ＳＥＭ２の一部にソース領域およびドレイン領域を形成する絶縁体であり、図１に示すトランジスタ２００の絶縁体２４０に相当する。ここでは、図３（Ａ）に示すトランジスタをトランジスタＴＲ１と呼ぶ。また、図３（Ｂ）に示すトランジスタは、ソース電極を表す導電体ＳＥ、およびドレイン電極を表す導電体ＤＥが、半導体ＳＥＭ２に接して、半導体ＳＥＭ２の上に設けられている構造を有している。ここでは、図３（Ｂ）に示すトランジスタをトランジスタＴＲ２と呼ぶ。トランジスタＴＲ２は、ソース電極およびドレイン電極を有する従来のトランジスタである。なお、トランジスタＴＲ２では、ソース電極およびドレイン電極は酸化していないと仮定する。
図３に示すように、半導体ＳＥＭ１および半導体ＳＥＭ２に、ドナー濃度の高い領域Ｒ１、および領域Ｒ２を設ける。図３に示す、ドナー濃度の高い領域Ｒ１、および領域Ｒ２は、図２（Ｃ）に示す、領域２３１ａ、および領域２３１ｂにそれぞれ相当する。
本実施の形態においては、半導体ＳＥＭ１、半導体ＳＥＭ２、および半導体ＳＥＭ３には酸化物半導体を用いる。なお、酸化物半導体中に浅い準位（ｓＤＯＳともいう。）が形成される場合がある。酸化物半導体中にｓＤＯＳが形成されると、当該ｓＤＯＳがキャリアトラップとなり、オン電流および電界効果移動度が低下してしまう。そこで、本実施の形態で示すデバイスシミュレータを用いた計算においては、酸化物半導体中にｓＤＯＳが存在すると仮定している。
トランジスタＴＲ１およびトランジスタＴＲ２の構造を仮定して、デバイスシミュレータを用いて、ｓＤＯＳを考慮したＩｄ−Ｖｇ特性の計算を行った。シルバコ社製デバイスシミュレータＡｔｌａｓを用いて計算を行った。デバイスシミュレータを用いた計算で仮定した各パラメータの値を表１に示す。
Figure 2018224912
表１に示すＩＧＺＯ（１３４）は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成から成るＩｎ−Ｇａ−Ｚｎ酸化物半導体膜を想定している。また、表１に示すＩＧＺＯ（４２３）は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３の組成から成るＩｎ−Ｇａ−Ｚｎ酸化物半導体膜を想定している。また、表１の示すＳＥＭに記載しているパラメータは、半導体ＳＥＭ１、半導体ＳＥＭ２、および半導体ＳＥＭ３に共通のパラメータである。
ドナー濃度の高い領域Ｒ１および領域Ｒ２のドナー濃度を変えた場合の、ドレイン電圧Ｖｄ＝０．１Ｖ、バックゲート電圧Ｖｂｇ＝０ＶにおけるＩｄ−Ｖｇ特性を図４に示す。なお、領域Ｒ１および領域Ｒ２のドナー濃度を１×１０１９ｃｍ−３、５×１０１９ｃｍ−３、１×１０２０ｃｍ−３の３つの条件とした。図４（Ａ）に領域Ｒ１および領域Ｒ２のドナー濃度を１×１０１９ｃｍ−３とした場合のＩｄ−Ｖｇ特性を示し、図４（Ｂ）に領域Ｒ１および領域Ｒ２のドナー濃度を５×１０１９ｃｍ−３とした場合のＩｄ−Ｖｇ特性を示し、図４（Ｃ）に領域Ｒ１および領域Ｒ２のドナー濃度を１×１０２０ｃｍ−３とした場合のＩｄ−Ｖｇ特性を示す。また、図４の各図において、実線はトランジスタＴＲ１のＩｄ−Ｖｇ特性であり、点線はトランジスタＴＲ２のＩｄ−Ｖｇ特性である。なお、ソース電極およびドレイン電極が酸化していない構造であるトランジスタＴＲ２は、理想的なＩｄ−Ｖｇ特性を示す。
図４に示すように、トランジスタＴＲ２と比較して、トランジスタＴＲ１のサブスレッショルドスイング値（Ｓ値）は小さいことが分かった。また、トランジスタＴＲ２と比較して、トランジスタＴＲ１のＶｓｈは大きいことが分かった。ここで、Ｖｓｈとは、ドレイン電流（Ｉｄ）が１ｐＡとなるときのゲート電圧のことを指す。一方、トランジスタＴＲ２と比較して、トランジスタＴＲ１のオン電流（Ｉｏｎ）は小さいことが分かった。しかしながら、領域Ｒ１および領域Ｒ２のドナー濃度を高くすることで、トランジスタＴＲ１とトランジスタＴＲ２のオン電流（Ｉｏｎ）の差は小さくなることが分かった。したがって、半導体ＳＥＭ２に接する領域のドナー濃度を高くする絶縁体ＩＮＳ２を、半導体ＳＥＭ２の上に設けることで、半導体ＳＥＭ２の上に導電体ＳＥおよび導電体ＤＥを設ける従来のトランジスタに匹敵する信頼性の高いトランジスタを作製することができる。さらに、導電体ＳＥおよび導電体ＤＥが熱処理等によって酸化し、トランジスタ特性が変動するといった懸念も無くなる。
＜半導体装置の作製方法＞
以下では、図１に示した、トランジスタ２００を有する半導体装置の作製方法の一例を図５乃至図２５を用いて説明する。なお、各図の（Ａ）は、トランジスタ２００およびその周辺の上面図である。各図の（Ｂ）は、各図の（Ａ）にＡ１−Ａ２の一点鎖線で示す、トランジスタ２００のチャネル長方向の断面図である。また、各図の（Ｃ）は、各図の（Ａ）にＡ３−Ａ４の一点鎖線で示す、トランジスタ２００のチャネル幅方向の断面図である。
まず、基板２０１を準備する。
基板２０１としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板２０１として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板２０１に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板２０１として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板２０１が伸縮性を有してもよい。また、基板２０１は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板２０１は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板２０１を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板２０１を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板２０１上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板２０１としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板２０１は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板２０１としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板２０１として好適である。
次に、絶縁体２１４、および絶縁体２１６を成膜する。
絶縁体２１４、および絶縁体２１６は、例えば、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、プラズマ励起ＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、分子線エピタキタシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはＡＬＤ法等によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法が好ましい。また、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコン膜を用いることもできる。
例えば、絶縁体２１４として、スパッタリング法により酸化アルミニウムを形成する。スパッタリング法は、ＡＬＤ法よりも成膜速度が高いため、生産性を向上することができる。また、例えば、絶縁体２１６として、ＣＶＤ法により、酸化窒化シリコンを形成する。絶縁体２１６は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
次に、絶縁体２１６に絶縁体２１４に達する溝を形成する。溝とは、たとえば凹部、穴、開口部なども含まれる。溝の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。
溝の形成後に、導電体２０５となる導電膜を成膜する。絶縁体２１６の開口の内壁に接して導電体２０５ａとなる導電膜を成膜し、さらに内側に導電体２０５ｂとなる導電膜を成膜する。導電体２０５ａとなる導電膜、および導電体２０５ｂとなる導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法が好ましい。
次に、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行うことで、導電体２０５ａとなる導電膜、および導電体２０５ｂとなる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５ａとなる導電膜、および導電体２０５ｂとなる導電膜が残存する。これにより、上面が平坦な、導電体２０５ａおよび導電体２０５ｂを形成することができる（図５参照。）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
導電体２０５には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、酸化しにくい（耐酸化性が高い）ため、好ましい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、酸化物２３０への水素の拡散を抑制することができる。なお、図５では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体および導電性が高い導電体に対して、密着性が高い導電体を形成してもよい。
次に、絶縁体２２０、絶縁体２２２、および絶縁体２２４を成膜する。絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。トランジスタの活性層に酸化物半導体を用いる場合、トランジスタの周辺材料に、過剰酸素領域を有する絶縁体を設けることで、トランジスタが有する酸化物半導体の酸素欠損を低減させ、信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素が脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子など）、水素（例えば、水素原子、水素分子など）、および水に対するバリア性を有することが好ましい。絶縁体２２２が、酸素に対するバリア性を有することで、過剰酸素領域の酸素は、下側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。
また、絶縁体２２４が、過剰酸素領域を有する場合、例えば、導電体２０５上に、バリア性を有する導電体を形成することで、絶縁体２２０、および絶縁体２２２は必ずしも設ける必要はない。バリア性を有する導電体を形成することで、導電体２０５が、過剰酸素領域の酸素と反応し、酸化物を生成することを抑制することができる。
絶縁体２２０、絶縁体２２２、および絶縁体２２４は、絶縁体２１４、または絶縁体２１６と同様の材料および方法で形成することができる。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ち、トランジスタ動作時のゲート電位の低減が可能となる。
また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
例えば、絶縁体２２２として、ＡＬＤ法により酸化アルミニウムを形成する。ＡＬＤ法を用いて絶縁層を形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁層を形成することができる。また、例えば、絶縁体２２０、および絶縁体２２４として、ＣＶＤ法により、酸化窒化シリコンを形成する。絶縁体２２４は、過剰酸素を含む絶縁層であることが好ましい。また、絶縁体２２４の形成後に酸素ドープ処理を行ってもよい。
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、連続成膜することが好ましい。連続的に成膜することで、絶縁体２２０と絶縁体２２２との界面、および絶縁体２２２と絶縁体２２４との界面に不純物が付着することなく、信頼性が高い絶縁体を形成することができる。
また、絶縁体２２４の成膜後に、熱処理を行っても良い。熱処理として、例えば、窒素を含む雰囲気にて４００℃の温度で１時間の処理を行い、続いて酸素を含む雰囲気にて４００℃の温度で１時間の処理を行うとよい。当該熱処理によって、絶縁体２２４に含まれる水素や水などの不純物を除去することができる。
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、それぞれ２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
続いて、酸化物２３０ａとなる酸化膜２３０Ａ、および酸化物２３０ｂとなる酸化膜２３０Ｂを順に成膜する。当該酸化膜は、大気に触れさせることなく連続して成膜することが好ましい。
例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法で成膜する。また、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。
特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。スパッタリングガスに含まれる酸素が多いほど、絶縁体２２４に供給される酸素も増加する。従って、絶縁体２２４に過剰酸素を有する領域を形成することができる。また、絶縁体２２４に供給された酸素の一部は、絶縁体２２４中に残存する水素と反応して水となり、後の加熱処理によって絶縁体２２４から放出される。従って、絶縁体２２４中の水素濃度を低減することができる。
なお、スパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。酸化膜２３０Ａに過剰酸素を含む酸化物を用いることで、後の加熱処理によって酸化物２３０ｂに酸素を供給することができる。
続いて、酸化膜２３０Ｂをスパッタリング法で成膜する。この時、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
酸化膜２３０Ｂに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜２３０Ａに過剰酸素を含む酸化膜を用いることが好ましい。また、酸化膜２３０Ｂの形成後に酸素ドープ処理を行ってもよい。
また、酸化物２３０ａと酸化物２３０ｂとは、酸素以外に共通の構成元素（主成分となる元素）を有することが好ましい。酸化物２３０ａと酸化物２３０ｂとが、酸素以外に共通の構成元素を有することで、酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができる。
次に、熱処理を行ってもよい。熱処理として、例えば、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行うとよい。当該熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水素や水などの不純物を除去することなどができる。
次に、絶縁膜２４０Ａ、バリア膜２４４Ａ、およびハードマスクとなる膜２９０Ａを成膜する（図５参照。）。
絶縁膜２４０Ａとして、例えば、窒素、水素などの不純物を含む膜を用いることができる。具体的には、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンなどを用いることができる。特に、ＣＶＤ法により形成された窒化シリコンを用いることが好ましい。絶縁膜２４０Ａに窒化シリコンを用いることで、酸化膜２３０Ｂに酸素欠損を形成する元素、または酸素欠損に捕獲される元素を添加する。これにより、酸化膜２３０Ｂのキャリア密度を高くし、低抵抗化させる。なお、酸化膜２３０Ａにも、酸素欠損を形成する元素、または酸素欠損に捕獲される元素が添加される場合がある。
ここで、図５（Ｂ）における破線で囲む、領域２３９の拡大図を図２（Ｂ）に示す。図２（Ｂ）に示すように、酸化膜２３０Ｂに、絶縁膜２４０Ａが接することで、酸化膜２３０Ｂに酸素欠損を形成する元素、または酸素欠損に捕獲される元素が添加される。従って、酸化膜２３０Ｂは、酸素欠損が形成され、全面が低抵抗化する。つまり、低抵抗化した領域２３１Ａが、酸化膜２３０Ｂ全体に広がっている。
例えば、バリア膜２４４Ａとして、ＡＬＤ法により酸化アルミニウムを形成するとよい。ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える膜を形成することができる。また、バリア膜２４４Ａは、ハードマスクとなる膜２９０Ａのエッチングの際のエッチングストッパ膜として機能する。
例えば、ハードマスクとなる膜２９０Ａとして、タングステンをスパッタリング法で成膜する。
次に、ハードマスクとなる膜２９０Ａ上に、フォトリソグラフィ法により、レジストマスク２９２ａを形成する（図６参照。）。レジストマスクはリソグラフィ法などを用いて形成すればよい。
なお、リソグラフィ法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理に加えてウェットエッチング処理を行う、またはウェットエッチング処理に加えてドライエッチング処理を行うことができる。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
レジストマスク２９２ａを用いて、ハードマスクとなる膜２９０Ａ、バリア膜２４４Ａ、および絶縁膜２４０Ａの一部を選択的に除去し、島状のハードマスク２９０ａ、バリア膜２４４Ｂ、および絶縁膜２４０Ｂを形成する。その後、アッシングやレジスト剥離液によりレジストマスク２９２ａを除去する（図７参照。）。
続いて、島状のハードマスク２９０ａをマスクとして酸化膜２３０Ａ、および酸化膜２３０Ｂの一部を選択的に除去する。なお、本工程において、同時に絶縁体２２４の一部も除去される場合がある。本工程により、島状の酸化物２３０ａ、および島状の酸化物２３０ｂを形成することができる（図８参照。）。その後、ハードマスク２９０ａを除去する（図９参照。）。
次に、酸化物２４５Ａを成膜する（図１０参照。）。例えば、酸化物２４５Ａとして、ＡＬＤ法により酸化アルミニウムを形成するとよい。酸化物２４５Ａを、酸化物２３０ａ、酸化物２３０ｂ、および絶縁膜２４０Ｂの側面を覆うように形成する。このようにすることで、酸化物２３０ａ、酸化物２３０ｂおよび絶縁膜２４０Ｂが、後工程で形成される絶縁体２８０中の過剰酸素を吸収するのを抑制することができる。
次に、酸化物２４５Ａ上に、フォトリソグラフィ法により、島状のレジストマスク２９２ｂを形成する（図１１参照。）。
続いて、島状のレジストマスク２９２ｂをマスクとして、酸化物２４５Ａ、および島状のバリア膜２４４Ｂの一部を選択的に除去する。本工程により、酸化物２４５Ａを、酸化物２４５ａと、酸化物２４５ｂとに分離する。また、本工程により、バリア膜２４４Ｂを、バリア膜２４４ａと、バリア膜２４４ｂとに分離する（図１２参照。）。
続いて、島状のレジストマスク２９２ｂをマスクとして、絶縁膜２４０Ｂの一部を選択的に除去する。なお、本工程により、絶縁膜２４０Ｂを、絶縁体２４０ａと、絶縁体２４０ｂとに分離する。なお、本工程において、絶縁体２２４の一部も除去される場合がある。その後、アッシングやレジスト剥離液により島状のレジストマスク２９２ｂを除去する（図１３参照。）。
次に、酸化物２３０ｃとなる酸化膜２３０Ｃ、および絶縁体２５０となる絶縁膜２５０Ａを成膜する（図１４参照。）。
例えば、酸化膜２３０Ｃとして、酸化物２３０ａと同様に、過剰酸素を含む酸化物を用いる。酸化膜２３０Ｃに過剰酸素を含む酸化物を用いることで、加熱処理によって酸化物２３０ｂに酸素を供給することができる。また、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ｂに供給される場合がある。
なお、酸化膜２３０Ｃを成膜後に、酸素ドープ処理、または加熱処理の一方、あるいは両方を行ってもよい。加熱処理を行うことで、酸化物２３０ａおよび酸化膜２３０Ｃに含まれる酸素を酸化物２３０ｂに供給することができる。酸化物２３０ｂに酸素を供給することで、酸化物２３０ｂ中の酸素欠損を低減することができる。よって、酸化物２３０ｂに酸素欠乏型の酸化物半導体を用いる場合は、酸化膜２３０Ｃに過剰酸素を含む半導体を用いることが好ましい。
また、酸化物２３０ｂと酸化物２３０ｃとは、酸素以外に共通の構成元素（主成分となる元素）を有することが好ましい。酸化物２３０ｂと酸化物２３０ｃとが、酸素以外に共通の構成元素を有することで、酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
ここで、図１４（Ｂ）における破線で囲む、領域２３９の拡大図を図２（Ｃ）に示す。図２（Ｃ）に示すように、酸化物２３０ｂの酸化膜２３０Ｃと接する領域２３４に酸素が供給されることで、酸化物２３０ｂの領域２３４に形成された酸素欠損が補償され、酸化物２３０ｂが高抵抗化される。一方、酸化物２３０ｂの酸化膜２３０Ｃと接しない領域２３１ａおよび領域２３１ｂは、低抵抗のままである。したがって、低抵抗である領域２３１ａおよび領域２３１ｂと、高抵抗である領域２３４を、容易に作り分けることができる。また、領域２３４と領域２３１ａとの間、および領域２３４と領域２３１ｂとの間に、領域２３１よりもキャリア密度が低く、領域２３４よりもキャリア密度が高い領域（接合領域）を有していてもよい。
酸化物２３０ｃの一部は、酸化物２３０ｂのチャネル形成領域と接する。また、酸化物２３０ｂのチャネル形成領域の上面および側面は、酸化物２３０ｃによって覆われる。このようにして、酸化物２３０ｂを、酸化物２３０ａと酸化物２３０ｃで取り囲むことができる。酸化物２３０ｂを、酸化物２３０ａと酸化物２３０ｃで取り囲むことで、後の工程において生じる不純物の酸化物２３０ｂへの拡散を抑制することができる。
なお、トランジスタ２００では、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃを積層する構成について示しているが、本発明はこれに限られるものではない。また、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。
例えば、絶縁膜２５０ＡとしてＣＶＤ法により酸化窒化シリコンを形成する。なお、絶縁膜２５０Ａは過剰酸素を含む絶縁層であることが好ましい。また、絶縁膜２５０Ａに酸素ドープ処理を行ってもよい。また、絶縁膜２５０Ａ形成後に、加熱処理を行ってもよい。
次に、導電体２６０ａとなる導電膜、および導電体２６０ｂとなる導電膜を成膜する。導電体２６０ａとなる導電膜、および導電体２６０ｂとなる導電膜は、導電体２０５ａ、および導電体２０５ｂと同様の材料および方法で作製することができる。例えば、導電体２６０ａとなる導電膜として、スパッタリング法により、窒化チタンを形成する。また、例えば、導電体２６０ｂとなる導電膜として、スパッタリング法により、タングステンを形成する。
次に、導電体２６０ｂとなる導電膜上にフォトリソグラフィ法によりレジストマスクを形成する。該レジストマスクを用いて、導電体２６０ａとなる導電膜、および導電体２６０ｂとなる導電膜の一部を選択的に除去して、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）を形成する（図１５参照。）。なお、トランジスタ２００では、導電体２６０ａおよび導電体２６０ｂの２層を積層する構成について示しているが、当該構成に限定されず、単層でも３層以上の積層構造でも良い。
次に、導電体２６０を覆うようにバリア膜２７０Ａを成膜する（図１６参照。）。ここで、バリア膜２７０Ａは、酸素が透過しにくい材料を用いることが好ましく、例えば、ＡＬＤ法による酸化アルミニウムなどを用いることができる。
次に、バリア膜２７０Ａ上にフォトリソグラフィ法によりレジストマスク２９２ｃを形成する（図１７参照。）。該レジストマスク２９２ｃを用いて、バリア膜２７０Ａ、絶縁膜２５０Ａの一部を選択的に除去して、バリア膜２７０、および絶縁体２５０を形成する。その後、アッシングやレジスト剥離液によりレジストマスク２９２ｃを除去する（図１８参照。）。
例えば、導電体２６０に用いる材料によっては、熱処理などの後工程において、導電体２６０が酸化し、抵抗値が高くなる可能性がある。また、酸化物２３０ｂに過剰酸素を供給する場合において、酸素が導電体２６０に吸収されてしまう場合がある。バリア膜２７０を設けることで、外方からの酸素が導電体２６０へ拡散することを抑制し、導電体２６０の酸化を抑制し、酸化物２３０に供給される酸素が不足することを抑制することができる。
なお、バリア膜２７０を形成した後に、加熱処理を行うことが好ましい。加熱処理を行うことで、酸化物２３０中の不純物を除去する。
続いて、バリア膜２７０をマスクとして、酸化膜２３０Ｃの一部を選択的に除去して、酸化物２３０ｃを形成する（図１９参照。）。
以上の工程により、本発明の一態様に係るトランジスタ２００を作製することができる。
続いて、トランジスタ２００上に、絶縁体２８０を形成する。また、絶縁体２８０を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁体２８０は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体である。過剰酸素を含む絶縁体を形成する方法としては、ＣＶＤ法やスパッタリング法における成膜条件を適宜設定して膜中に酸素を多く含ませた酸化シリコン膜や酸化窒化シリコン膜を形成することができる。
なお、絶縁体２８０に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体２８０の成膜を行えばよい。または、成膜後の絶縁体２８０に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁体２８０に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
また、酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。
絶縁体２８０に過剰な酸素を導入することで、過剰酸素領域を形成することができる。絶縁体２８０の過剰な酸素は、絶縁体２５０および酸化物２３０ｃを介して、酸化物２３０ｂの領域２３４を中心に供給され、酸化物２３０ｂの領域２３４中の酸素欠損を補償することができる。
続いて、絶縁体２８０上に、絶縁体２８２を成膜する。絶縁体２８２は、スパッタリング装置により成膜することが好ましい。スパッタリング法を用いることで、容易に絶縁体２８２の下層である絶縁体２８０に過剰酸素領域を形成することができる。
スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を介して、形成された膜の下部にある絶縁体２８０に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、イオンの一部のイオンは、絶縁体２８０の内部まで到達する。イオンが絶縁体２８０に取り込まれることにより、イオンが取り込まれた領域が絶縁体２８０に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２８０に過剰酸素領域が形成される。
従って、絶縁体２８２を成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁体２８２を成膜しながら、絶縁体２８０に酸素を導入することができる。例えば、絶縁体２８２に、バリア性を有する酸化アルミニウムを用いることで、絶縁体２８０に導入した過剰酸素を、トランジスタ２００側に、効果的に封じ込めることができる。
続いて、絶縁体２８２上に、絶縁体２８６と、ハードマスクとなる膜２９０Ａと、を成膜する（図２０参照。）。
例えば、絶縁体２８６として、ＣＶＤ法により、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体を形成する。絶縁体２８６は、絶縁体２８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
例えば、ハードマスクとなる膜２９０Ａとして、スパッタリング法により、タングステンを形成する。
次に、ハードマスクとなる膜２９０Ａ上に、フォトリソグラフィ法によりレジストマスク２９２ｄを形成する（図２１参照。）。
次に、レジストマスク２９２ｄをマスクとして、ハードマスクとなる膜２９０Ａの一部を除去して、ハードマスク２９０ｂを形成する。続いて、ハードマスク２９０ｂをマスクとして、絶縁体２８６、絶縁体２８２、絶縁体２８０、酸化物２４５、およびバリア膜２４４に、絶縁体２４０ａ、および絶縁体２４０ｂに到達する開口を形成する（図２２参照。）。本工程において、レジストマスク２９２ｄはエッチングされて消失することがある。
次に、ハードマスク２９０ｂ上、および上記開口において、バリア膜２７６Ａを成膜する。例えば、バリア膜２７６Ａとして、ＡＬＤ法により酸化アルミニウムを形成する（図２３参照。）。
続いて、バリア膜２７６Ａにおいて、絶縁体２４０ａおよび絶縁体２４０ｂと接する領域の一部を除去する。例えば、絶縁体２４０ａおよび絶縁体２４０ｂが露出するまで、エッチバック処理を行うことで、バリア膜２７６ａ、およびバリア膜２７６ｂを形成することができる（図２４参照。）。
バリア膜２７６ａおよびバリア膜２７６ｂを設けることで、後工程で形成される導電体２４６（導電体２４６ａ、および導電体２４６ｂ）および導電体２４８（導電体２４８ａ、および導電体２４８ｂ）中の不純物としての水素、および導電体２４６または導電体２４８を構成する元素の一部が外部へ拡散することを抑制することができる。また、導電体２４６および導電体２４８が、トランジスタまたは外部からの不純物としての水素の拡散経路となることを抑制することができる。
次に、酸化物２３０ｂが露出するまで、プラズマ処理を行うことで、絶縁体２４０ａおよび絶縁体２４０ｂの一部を除去する（図２５参照。）。
次に、導電体２４６（導電体２４６ａ、および導電体２４６ｂ）となる導電膜、および導電体２４８（導電体２４８ａ、および導電体２４８ｂ）となる導電膜を成膜する。例えば、導電体２４６となる導電膜、および導電体２４８となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体２４６となる導電膜、および導電体２４８となる導電膜は、絶縁体２８０などに形成された開口を埋めるように成膜する。従って、ＣＶＤ法（特にＭＯＣＶＤ法）を用いることが好ましい。また、ＭＯＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との多層膜にすると好ましい場合がある。例えば、導電体２４６となる導電膜として、窒化チタンを成膜し、導電体２４８となる導電膜として、タングステンを成膜するとよい。
続いて、導電体２４６となる導電膜、および導電体２４８となる導電膜の不要な部分を除去する。例えば、エッチバック処理、または、ＣＭＰ処理などにより、絶縁体２８６が露出するまで、導電体２４６となる導電膜、および導電体２４８となる導電膜の一部、ならびにハードマスク２９０ｂを除去することで導電体２４６、および導電体２４８を形成する。この際、絶縁体２８６をストッパ層として使用することもでき、絶縁体２８６が薄くなる場合がある。
なお、本実施の形態で示す半導体装置では、導電体２４６が、絶縁体２８０、酸化物２４５、バリア膜２４４、絶縁体２４０ａ、および絶縁体２４０ｂに形成された開口を介して、ソース領域またはドレイン領域として機能する酸化物２３０ｂの低抵抗化した領域の上面と接する構成について示しているが、当該構成に限定されない。例えば、絶縁体２４０ａ、および絶縁体２４０ｂに開口を形成せず、導電体２４６が、酸化物２３０ｂの低抵抗化した領域の上面および側面と接する構成でも良い。
以上の工程により、図１に示した、トランジスタ２００を有する半導体装置を作製することができる。
＜金属酸化物＞
酸化物２３０として、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、スズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子（またはホール）を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタの導通状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍの一部がインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムの一部が元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜半導体装置の変形例＞
本実施の形態に示すトランジスタ２００は図１に示すものに限られるものではない。以下では、本実施の形態に示すトランジスタ２００の変形例について、図２６を用いて説明する。また、以下において、トランジスタ２００と同一の符号を付した構成については、トランジスタ２００の対応する記載を参酌することができる。
図２６に示すトランジスタ２００ａは、酸化物２４５（酸化物２４５ａ、および酸化物２４５ｂ）を有さない点において、図１に示すトランジスタ２００と異なる。
酸化物２４５を設けないことで、トランジスタの作製工程を簡略化することができる。なお、酸化物２４５を設けない場合、バリア膜２４４ａ、およびバリア膜２４４ｂは、後工程で形成される絶縁体２８０中の過剰酸素が絶縁体２４０ａ、および絶縁体２４０ｂへ吸収されるのを抑制することができる。
また、本実施の形態で示す半導体装置では、導電体２４６が、絶縁体２８０、バリア膜２４４、絶縁体２４０ａ、および絶縁体２４０ｂに形成された開口を介して、ソース領域またはドレイン領域として機能する酸化物２３０ｂの低抵抗化した領域の上面と接する構成について示しているが、当該構成に限定されない。例えば、絶縁体２４０ａ、および絶縁体２４０ｂに開口を形成せず、導電体２４６が、酸化物２３０ｂの低抵抗化した領域の上面および側面と接する構成でも良い。
なお、本実施の形態は、ほかの実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態においては、本発明の一態様に係るトランジスタ４００の一例を説明する。
以下では、図２７に示すトランジスタ４００について説明する。トランジスタ４００は、上記のトランジスタ２００などと並行して作製することができるトランジスタである。トランジスタ２００と並行してトランジスタ４００を作製する場合、余計な工程を増やすことなく、トランジスタ４００を作製することができる。
トランジスタ４００は、絶縁体４２４の上に互いに離間して配置された酸化物４３０ａ１および酸化物４３０ａ２と、酸化物４３０ａ１の上面に接して配置された酸化物４３０ｂ１と、酸化物４３０ａ２の上面に接して配置された酸化物４３０ｂ２と、を有する点、酸化物４３０ｃが、絶縁体４２４の上面、酸化物４３０ａ１および酸化物４３０ａ２の側面、ならびに酸化物４３０ｂ１および酸化物４３０ｂ２の側面に接して配置されている点、酸化物２４５ａおよび酸化物２４５ｂを有さない点において、トランジスタ２００と異なる。
トランジスタ４００は、トップゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、バックゲート電極として機能する導電体４０５（導電体４０５ａ、および導電体４０５ｂ）と、導電体４６０と接する絶縁体４７０と、ゲート絶縁膜として機能する絶縁体２２０、絶縁体２２２、絶縁体４２４、および絶縁体４５０と、チャネル形成領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する酸化物４３０ａ１、および酸化物４３０ｂ１と、ソースまたはドレインの他方として機能する酸化物４３０ａ２、および酸化物４３０ｂ２と、を有する。
酸化物４３０ａ１および酸化物４３０ａ２、酸化物４３０ｂ１および酸化物４３０ｂ２、ならびに酸化物４３０ｃは、それぞれ、トランジスタ２００の酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃと同様の材料を用いて形成することができる。酸化物４３０ａ１および酸化物４３０ｂ１と、酸化物４３０ａ２および酸化物４３０ｂ２とは、酸化物４３０ｃ、絶縁体４５０、および導電体４６０を挟んで対向して形成される。
酸化物４３０ａ１、酸化物４３０ｂ１、および酸化物４３０ｃの一部、または、酸化物４３０ａ２、酸化物４３０ｂ２、および酸化物４３０ｃの一部は、トランジスタ４００のソース領域またはドレイン領域のいずれかとして機能できる。また、酸化物４３０ｃの、酸化物４３０ａ１および酸化物４３０ｂ１と、酸化物４３０ａ２および酸化物４３０ｂ２とに挟まれる領域は、チャネル形成領域として機能する。
トランジスタ４００の活性層として機能する酸化物４３０ｃは、トランジスタ２００の酸化物２３０ｃなどと同様に、酸素欠損が低減され、水、水素などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。ここで、Ｉｃｕｔとは、トランジスタのスイッチング動作を制御するゲートの電圧が０Ｖのときのドレイン電流のことを指す。
絶縁体４４０ａ、および絶縁体４４０ｂは、トランジスタ２００の絶縁体２４０ａ、および絶縁体２４０ｂと同様の材料を用いて形成することができる。なお、絶縁体４４０ａは、酸化物４３０ａ１および酸化物４３０ｂ１と重なるように形成することができ、絶縁体４４０ｂは、酸化物４３０ａ２および酸化物４３０ｂ２と重なるように形成することができる。
導電体４４６ａ、および導電体４４６ｂは、実施の形態１で示した導電体２４６ａ、および導電体２４６ｂと同様の材料を用いて形成することができる。また、導電体４４８ａ、および導電体４４８ｂは、実施の形態１で示した導電体２４８ａ、および導電体２４８ｂと同様の材料を用いて形成することができる。また、バリア膜４７６ａ、およびバリア膜４７６ｂは、実施の形態１で示したバリア膜２７６ａ、およびバリア膜２７６ｂと同様の材料を用いて形成することができる。
トランジスタ４００は、トランジスタ２００などのバックゲート電圧を制御することができる。例えば、トランジスタ４００のトップゲート及びバックゲートをソースとダイオード接続し、トランジスタ４００のソースとトランジスタ２００のバックゲートを接続する構成とする。この構成でトランジスタ２００のバックゲートの負電位を保持するとき、トランジスタ４００のトップゲート−ソース間の電圧、およびバックゲート−ソース間の電圧は、０Ｖになる。トランジスタ４００のＩｃｕｔは非常に小さいので、この構成とすることにより、トランジスタ２００およびトランジスタ４００に電源供給をしなくてもトランジスタ２００のバックゲートの負電位を長時間維持することができる。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
以上のようにして、本発明の一態様により、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態においては、本発明の一態様の記憶装置の例を、図２８乃至図３１を用いて説明する。
＜記憶装置の構成１＞
図２８は記憶装置の断面図である。図２８に示す記憶装置はトランジスタ２００、トランジスタ３００、および容量素子１００を有する。なお、図２８に示す記憶装置において、上記実施の形態に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記する。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図２８に示す記憶装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
図２８に示す記憶装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線１００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、配線１００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、配線１００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ２００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。配線１００１に所定の電位（定電位）を与えた状態で、配線１００５に適切な電位（読み出し電位）を与えると、配線１００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を「導通状態」とするために必要な配線１００５の電位をいうものとする。したがって、配線１００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、配線１００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
＜記憶装置の構造１＞
本発明の一態様の記憶装置は、図２８に示すようにトランジスタ３００、トランジスタ２００、および容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ならびにソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネル形成領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図２８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の電気特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２８において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成されることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００から絶縁体３５０への水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の電気特性が低下する場合がある。したがって、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、酸化アルミニウムは、トランジスタ２００に対する保護膜として用いることに適している。
また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、およびトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００の構造は、上記実施の形態で説明した半導体装置が有するトランジスタを用いればよい。また、図２８に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ２００の上方には、絶縁体２８０を設ける。
絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。
導電体２４６、および導電体２４８は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能する。導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ２００の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０、導電体１２０、および絶縁体１３０を有する。
また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線として機能する。導電体１１０は、容量素子１００の電極として機能する。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図２８では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体および導電性が高い導電体に対して、密着性が高い導電体を形成してもよい。
また、導電体１１２、および導電体１１０上に、容量素子１００の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１００は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
＜記憶装置の構成２＞
図２９に示す記憶装置は、容量素子１００が、トランジスタ２００と同じ層に形成されている点において、図２８に示す記憶装置と異なる。なお、図２９に示す記憶装置において、上記実施の形態、＜記憶装置の構成１＞、または＜記憶装置の構造１＞に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
図２９は本発明の一態様の記憶装置の断面図である。当該記憶装置はトランジスタ２００、トランジスタ３００、および容量素子１００を有する。当該記憶装置は、トランジスタ２００と、容量素子１００とを、同層に設けることで、トランジスタ２００を構成する構造の一部を、容量素子１００が構成する構造の一部と、併用することができる。つまり、トランジスタ２００の構造の一部は、容量素子１００の構造の一部として、機能する場合がある。＜記憶装置の構成２＞では、トランジスタ２００のソースまたはドレインの他方として機能する、トランジスタ２００の酸化物２３０ｂに設けられた領域２３１ｂが、容量素子の電極の一方として機能する例について示す。
図２９に示すように、容量素子１００は、酸化物２３０ｂの領域２３１ｂと、領域２３１ｂ上の絶縁体と、当該絶縁体上の導電体１２０と、で構成される。なお、当該絶縁体の上に、導電体１２０の少なくとも一部が酸化物２３０ｂの領域２３１ｂと重なるように、導電体１２０が配置されることが好ましい。
酸化物２３０ｂの領域２３１ｂは、容量素子１００の電極の一方として機能し、導電体１２０は、容量素子１００の電極の他方として機能する。上記絶縁体は容量素子１００の誘電体として機能する。酸化物２３０の領域２３１ｂは低抵抗化されており、導電性酸化物である。したがって、容量素子１００の電極の一方として機能することができる。また、上記絶縁体は、トランジスタ２００を構成する絶縁体（絶縁体２４０ｂ、絶縁体２５０）、バリア膜（バリア膜２４４ｂ）、および酸化物（酸化物２４５ｂ、酸化物２３０ｃ）で構成されている。
上記の構成とすることにより、トランジスタ２００と並行して容量素子１００を作製する場合、余計な工程を増やすことなく、容量素子１００を作製することができる。
＜記憶装置の構成３＞
図３０（Ａ）に示す記憶装置は、トランジスタ３００を有しない点、トランジスタ４００が、トランジスタ２００と同じ層に形成されている点において、図２８に示す記憶装置と異なる。なお、図３０（Ａ）に示す記憶装置において、上記実施の形態、＜記憶装置の構成１＞、＜記憶装置の構造１＞、または＜記憶装置の構成２＞に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
ここで、図３０（Ａ）に示す記憶装置における、トランジスタ２００、トランジスタ４００、および容量素子１００の接続関係の一例を示した回路図を図３０（Ｂ）に示す。なお、図３０（Ｂ）に示す配線１００３乃至配線１００５、および配線１０１０は、図３０（Ａ）に示す配線１００３乃至配線１００５、および配線１０１０に対応する。
図３０（Ａ）、図３０（Ｂ）に示すように、トランジスタ２００は、ゲートが配線１００４と、ソースおよびドレインの一方が配線１００３と、ソースおよびドレインの他方が容量素子１００の電極の一方と電気的に接続される。また、容量素子１００の電極の他方が配線１００５と電気的に接続される。また、トランジスタ４００のドレインが配線１０１０と電気的に接続される。また、図３０（Ａ）に示すように、トランジスタ２００のバックゲートと、トランジスタ４００のソース、トップゲート、およびバックゲートが、配線１００６、配線１００７、配線１００８、および配線１００９を介して電気的に接続される。
ここで、配線１００４に電位を印加することで、トランジスタ２００のオン状態、オフ状態を制御することができる。トランジスタ２００をオン状態として、配線１００３に電位を印加することで、トランジスタ２００を介して、容量素子１００に電荷を供給することができる。このとき、トランジスタ２００をオフ状態にすることで、容量素子１００に供給された電荷を保持することができる。また、配線１００５は、任意の電位を与えることで、容量結合によって、トランジスタ２００と容量素子１００の接続部分の電位を制御することができる。例えば、配線１００５に接地電位を与えると、上記電荷を保持しやすくなる。また、配線１０１０に負の電位を印加することで、トランジスタ４００を介して、トランジスタ２００のバックゲートに負の電位を与え、トランジスタ２００の閾値電圧を０Ｖより大きくし、オフ電流を低減し、ゲート電圧が０Ｖの時のドレイン電流を非常に小さくすることができる。
図３０（Ｂ）に示すように、トランジスタ４００のトップゲートおよびバックゲートをソースと接続（ダイオード接続）し、トランジスタ４００のソースとトランジスタ２００のバックゲートを接続する構成にすることで、配線１０１０によって、トランジスタ２００のバックゲート電位を制御することができる。トランジスタ２００のバックゲートの負電位を保持するとき、トランジスタ４００のトップゲート−ソース間の電位差、およびバックゲート−ソース間の電位差は、０Ｖになる。トランジスタ４００のゲート電圧が０Ｖの時のドレイン電流が非常に小さく、閾値電圧がトランジスタ２００より大きいので、この構成とすることにより、トランジスタ４００に電源供給をしなくてもトランジスタ２００のバックゲートの負電位を長時間維持することができる。
さらに、トランジスタ２００のバックゲートの負電位を保持することで、トランジスタ２００に電源供給をしなくてもトランジスタ２００のゲート電圧が０Ｖの時のドレイン電流を非常に小さい状態に維持することができる。つまり、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、容量素子１００に電荷を長時間保持することができる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供することができる。
なお、トランジスタ２００、トランジスタ４００、および容量素子１００の接続関係は、図３０（Ａ）、図３０（Ｂ）に示すものに限定されない。必要な回路構成に応じて適宜接続関係を変更することができる。
＜記憶装置の構成４＞
図３１に示す記憶装置は、トランジスタ４００が、トランジスタ２００と同じ層に形成されている点において、図２８に示す記憶装置と異なる。また、図３１に示す記憶装置は、トランジスタ３００を有する点において、図３０に示す記憶装置と異なる。
トランジスタ２００は、チャネル形成領域に金属酸化物を有するトランジスタであり、上記実施の形態に示すトランジスタを用いることができる。上記実施の形態に示すトランジスタは、微細化しても歩留まり良く形成できるので、トランジスタ２００の微細化を図ることができる。このようなトランジスタを記憶装置に用いることで、記憶装置の微細化または高集積化を図ることができる。上記実施の形態に示すトランジスタは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図３１に示す記憶装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。また、配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００の第１のゲートと電気的に接続され、配線１００９はトランジスタ４００の第２のゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、および配線１００９が電気的に接続されている。
先の＜記憶装置の構成１＞で示したように、図３１に示す記憶装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。
図３１に示す構成にすることで、配線１０１０によって、トランジスタ２００のバックゲート電位を制御することができる。トランジスタ２００のバックゲートの負電位を保持するとき、トランジスタ４００のトップゲート−ソース間の電位差、およびバックゲート−ソース間の電位差は、０Ｖになる。トランジスタ４００のゲート電圧が０Ｖの時のドレイン電流が非常に小さく、閾値電圧がトランジスタ２００より大きいので、この構成とすることにより、トランジスタ４００に電源供給をしなくてもトランジスタ２００のバックゲートの負電位を長時間維持することができる。
さらに、トランジスタ２００のバックゲートの負電位を保持することで、トランジスタ２００に電源供給をしなくてもトランジスタ２００のゲート電圧が０Ｖの時のドレイン電流を非常に小さい状態に維持することができる。つまり、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、容量素子１００に電荷を長時間保持することができる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供することができる。
＜記憶装置の構造２＞
図３１は、容量素子１００、トランジスタ２００、トランジスタ３００、およびトランジスタ４００を有する記憶装置の断面図である。なお、図３１に示す記憶装置において、上記実施の形態、＜記憶装置の構成１＞、＜記憶装置の構造１＞、＜記憶装置の構成２＞、または＜記憶装置の構成３＞に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
本発明の一態様の記憶装置は、図３１に示すようにトランジスタ３００、トランジスタ２００、トランジスタ４００、および容量素子１００を有する。トランジスタ２００、およびトランジスタ４００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、トランジスタ２００、およびトランジスタ４００の上方に設けられている。
なお、容量素子１００、トランジスタ３００、トランジスタ２００、およびトランジスタ４００としては、上記実施の形態、＜記憶装置の構成１＞、＜記憶装置の構造１＞、＜記憶装置の構成２＞、または＜記憶装置の構成３＞で説明した半導体装置が有する容量素子およびトランジスタを用いればよい。なお、図３１に示す容量素子１００、トランジスタ３００、トランジスタ２００、およびトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、または切断ラインと呼ぶ場合がある。）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。例えば、図３１に示す構造５００は、ダイシングライン近傍の断面図を示している。
例えば、構造５００に示すように、トランジスタ２００、またはトランジスタ４００を有するメモリセルの外縁に設けられるダイシングラインと重なる領域近傍において、絶縁体２８０、絶縁体２２２、絶縁体２２０、および絶縁体２１６に、絶縁体２１４に達する開口を設ける。また、絶縁体２８０、絶縁体２２４、絶縁体２２２、絶縁体２２０、および絶縁体２１６の側面、および絶縁体２１４の底面を覆うように、絶縁体２８２を設ける。
つまり、上記開口部において絶縁体２１４と、絶縁体２８２とが接する。このとき、絶縁体２１４と、絶縁体２８２と、を同材料および同方法を用いて形成することで、密着性を高めることができる。例えば、酸化アルミニウムを用いることができる。
上記構造により、絶縁体２１４と、絶縁体２８２とで、絶縁体２８０、トランジスタ２００、およびトランジスタ４００を包み込むことができる。絶縁体２１４、および絶縁体２８２は、酸素、水素、および水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水素、水などの不純物が混入し、トランジスタ２００、またはトランジスタ４００に拡散することを防ぐことができる。
また、上記構造により、絶縁体２８０の過剰酸素が絶縁体２８２、および絶縁体２１４の外部に拡散することを防ぐことができる。したがって、絶縁体２８０の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する金属酸化物とすることができる。つまり、トランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
なお、本実施の形態は、ほかの実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、図３２および図３３を用いて、本発明の一態様に係る、金属酸化物をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用されている記憶装置の一例として、ＮＯＳＲＡＭについて説明する。ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜＜ＮＯＳＲＡＭ＞＞
図３２にＮＯＳＲＡＭの構成例を示す。図３２に示すＮＯＳＲＡＭ１６００は、メモリセルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０、出力ドライバ１６７０を有する。なお、ＮＯＳＲＡＭ１６００は、１のメモリセルで多値データを記憶する多値ＮＯＳＲＡＭである。
メモリセルアレイ１６１０は複数のメモリセル１６１１、複数のワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＢＬ、ソース線ＳＬを有する。ワード線ＷＷＬは書き込みワード線であり、ワード線ＲＷＬは読み出しワード線である。ＮＯＳＲＡＭ１６００では、１のメモリセル１６１１で３ビット（８値）のデータを記憶する。
コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡ［３１：０］の書き込み、データＲＤＡ［３１：０］の読み出しを行う。コントローラ１６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０および出力ドライバ１６７０の制御信号を生成する。
行ドライバ１６５０は、アクセスする行を選択する機能を有する。行ドライバ１６５０は、行デコーダ１６５１、およびワード線ドライバ１６５２を有する。
列ドライバ１６６０は、ソース線ＳＬおよびビット線ＢＬを駆動する。列ドライバ１６６０は、列デコーダ１６６１、書き込みドライバ１６６２、ＤＡＣ（デジタル−アナログ変換回路）１６６３を有する。
ＤＡＣ１６６３は３ビットのデジタルデータをアナログ電圧に変換する。ＤＡＣ１６６３は３２ビットのデータＷＤＡ［３１：０］を３ビットごとに、アナログ電圧に変換する。
書き込みドライバ１６６２は、ソース線ＳＬをプリチャージする機能、ソース線ＳＬを電気的に浮遊状態にする機能、ソース線ＳＬを選択する機能、選択されたソース線ＳＬにＤＡＣ１６６３で生成した書き込み電圧を入力する機能、ビット線ＢＬをプリチャージする機能、ビット線ＢＬを電気的に浮遊状態にする機能等を有する。
出力ドライバ１６７０は、セレクタ１６７１、ＡＤＣ（アナログ−デジタル変換回路）１６７２、出力バッファ１６７３を有する。セレクタ１６７１は、アクセスするソース線ＳＬを選択し、選択されたソース線ＳＬの電圧をＡＤＣ１６７２に送信する。ＡＤＣ１６７２は、アナログ電圧を３ビットのデジタルデータに変換する機能を持つ。ソース線ＳＬの電圧はＡＤＣ１６７２において、３ビットのデータに変換され、出力バッファ１６７３はＡＤＣ１６７２から出力されるデータを保持する。
＜メモリセル＞
図３３（Ａ）はメモリセル１６１１の構成例を示す回路図である。メモリセル１６１１は２Ｔ型のゲインセルであり、メモリセル１６１１はワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＢＬ、ソース線ＳＬ、配線ＢＧＬに電気的に接続されている。メモリセル１６１１は、ノードＳＮ、ＯＳトランジスタＭＯ６１、トランジスタＭＰ６１、容量素子Ｃ６１を有する。ＯＳトランジスタＭＯ６１は書き込みトランジスタである。トランジスタＭＰ６１は読み出しトランジスタであり、例えばｐチャネル型Ｓｉトランジスタで構成される。容量素子Ｃ６１はノードＳＮの電位を保持するための保持容量である。ノードＳＮはデータの保持ノードであり、ここではトランジスタＭＰ６１のゲートに相当する。
メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１で構成されているため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。
図３３（Ａ）の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、図３３（Ｂ）に示すように、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬとを設けてもよい。
図３３（Ｃ）乃至図３３（Ｅ）にメモリセルの他の構成例を示す。図３３（Ｃ）乃至図３３（Ｅ）には、書き込み用ビット線と読み出し用ビット線を設けた例を示しているが、図３３（Ａ）のように書き込みと読み出しで共有されるビット線を設けてもよい。
図３３（Ｃ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、読み出しトランジスタをｎチャネル型トランジスタ（ＭＮ６１）に変更したものである。トランジスタＭＮ６１はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
メモリセル１６１１、メモリセル１６１２において、ＯＳトランジスタＭＯ６１はバックゲートの無いＯＳトランジスタであってもよい。
図３３（Ｄ）に示すメモリセル１６１３は、３Ｔ型ゲインセルであり、ワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＷＢＬ、ビット線ＲＢＬ、ソース線ＳＬ、配線ＢＧＬ、配線ＰＣＬに電気的に接続されている。メモリセル１６１３は、ノードＳＮ、ＯＳトランジスタＭＯ６２、トランジスタＭＰ６２、トランジスタＭＰ６３、容量素子Ｃ６２を有する。ＯＳトランジスタＭＯ６２は書き込みトランジスタである。トランジスタＭＰ６２は読み出しトランジスタであり、トランジスタＭＰ６３は選択トランジスタである。
図３３（Ｅ）に示すメモリセル１６１４は、メモリセル１６１３の変形例であり、読み出しトランジスタおよび選択トランジスタをｎチャネル型トランジスタ（ＭＮ６２、ＭＮ６３）に変更したものである。トランジスタＭＮ６２、トランジスタＭＮ６３はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
メモリセル１６１１乃至メモリセル１６１４に設けられるＯＳトランジスタは、バックゲートの無いトランジスタでもよいし、バックゲートが有るトランジスタであってもよい。
容量素子Ｃ６１の充放電によってデータを書き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。
上記実施の形態に示す半導体装置をメモリセル１６１１、メモリセル１６１２、メモリセル１６１３、メモリセル１６１４に用いる場合、ＯＳトランジスタＭＯ６１、ＯＳトランジスタＭＯ６２としてトランジスタ２００を用い、容量素子Ｃ６１、容量素子Ｃ６２として容量素子１００を用い、トランジスタＭＰ６１、トランジスタＭＮ６２としてトランジスタ３００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、図３４および図３５を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭについて説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適用されている。
＜＜ＤＯＳＲＡＭ１４００＞＞
図３４にＤＯＳＲＡＭの構成例を示す。図３４に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ。）を有する。
行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、グローバルビット線ＧＢＬＲを有する。
（ＭＣ−ＳＡアレイ１４２０）
ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、グローバルビット線ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞乃至ローカルメモリセルアレイ１４２５＜Ｎ−１＞を有する。図３５（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ビット線ＢＬＲを有する。図３５（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
図３５（Ｂ）にメモリセル１４４５の回路構成例を示す。メモリセル１４４５はトランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１、端子Ｂ２を有する。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。トランジスタＭＷ１のゲートはワード線に電気的に接続され、第１端子はビット線に電気的に接続され、第２端子は容量素子の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電位（例えば、低電源電位）が入力される。
上記実施の形態に示す半導体装置をメモリセル１４４５に用いる場合、トランジスタＭＷ１としてトランジスタ２００を用い、容量素子ＣＳ１として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１のＶｔｈを変更することができる。例えば、端子Ｂ１の電圧は固定電位（例えば、負の定電位）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。
トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞乃至ローカルセンスアンプアレイ１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電位差を増幅する機能、この電位差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対と間を導通状態にする機能を有する。
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
（行回路１４１０）
行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電位差を増幅する機能、この電位差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレスが指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電位差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データのうち、アドレスが指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＳｉトランジスタを用いたＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。
ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、図３６乃至図３９を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
＜＜ＯＳ−ＦＰＧＡ＞＞
図３６（Ａ）にＯＳ−ＦＰＧＡの構成例を示す。図３６（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替え、細粒度パワーゲーティング、ＮＯＦＦ（ノーマリオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）３１１１、ワードドライバ（Ｗｏｒｄ ｄｒｉｖｅｒ）３１１２、データドライバ（Ｄａｔａ ｄｒｉｖｅｒ）３１１３、プログラマブルエリア（Ｐｒｏｇｒａｍｍａｂｌｅ ａｒｅａ）３１１５を有する。
プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア（Ｃｏｒｅ）３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のＰＬＥ３１２１を有する。図３６（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図３６（Ｃ）に示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
図３７（Ａ）乃至図３７（Ｃ）を参照して、ＳＢ３１３１について説明する。図３７（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、信号ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。
ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、ＰＲＳ３１３３［１］を有する。ＰＲＳ３１３３［０］、ＰＲＳ３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
図３７（Ｂ）にＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、信号ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、信号ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、メモリ回路３１３７Ｂを有する。メモリ回路３１３７、メモリ回路３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、トランジスタＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＯＳトランジスタＭＯＢ３２を有する。
上記実施の形態に示す半導体装置をＳＡＢ３１３０に用いる場合、ＯＳトランジスタＭＯ３１、ＯＳトランジスタＭＯＢ３１としてトランジスタ２００を用い、容量素子Ｃ３１、容量素子ＣＢ３１として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
ＯＳトランジスタＭＯ３１、ＯＳトランジスタＭＯ３２、ＯＳトランジスタＭＯＢ３１、ＯＳトランジスタＭＯＢ３２はバックゲートを有し、これらバックゲートはそれぞれ固定電位を供給する電源線に電気的に接続されている。
ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ノードＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
メモリ回路３１３７、メモリ回路３１３７Ｂが保持するデータは相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＯＳトランジスタＭＯＢ３２のいずれか一方が導通する。
図３６（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。
信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子（ｉｎｐｕｔ）が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子（ｏｕｔｐｕｔ）も“Ｌ”が維持される。
信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティング（ｂｏｏｓｔｉｎｇ）によってＳｉトランジスタＭ３１のゲート電位は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。
図３８にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はＬＵＴ（ルックアップテーブル）ブロック（ＬＵＴ ｂｌｏｃｋ）３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ−ｉｎＤに従って内部の１６ビットＣＭ対の出力をマルチプレクスする構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力を選択する。
ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ−ＦＦ］と呼ぶ。）である。
レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］、ＯＳ−ＦＦ３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、信号ｌｏａｄ、信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、ＯＳ−ＦＦ３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図３９（Ａ）にＯＳ−ＦＦ３１４０の構成例を示す。
ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、ノードＲ、ノードＤ、ノードＱ、ノードＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ノードＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ノードＱＢに書き戻す。
シャドウレジスタ３１４２は、インバータ回路３１８８、インバータ回路３１８９、ＳｉトランジスタＭ３７、ＳｉトランジスタＭＢ３７、メモリ回路３１４３、メモリ回路３１４３Ｂを有する。メモリ回路３１４３、メモリ回路３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＯＳトランジスタＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ノードＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ノードＮＢ３７は、ＳｉトランジスタＭ３７、ＳｉトランジスタＭＢ３７のゲートである。
上記実施の形態に示す半導体装置をＬＡＢ３１２０に用いる場合、ＯＳトランジスタＭＯ３５、ＯＳトランジスタＭＯＢ３５としてトランジスタ２００を用い、容量素子Ｃ３６、容量素子ＣＢ３６として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
ＯＳトランジスタＭＯ３５、ＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６はバックゲートを有し、これらバックゲートはそれぞれ固定電位を供給する電源線に電気的に接続されている。
図３９（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。
（バックアップ（Ｂａｃｋｕｐ））
“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ノードＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
（リカバリ（Ｒｅｃｏｖｅｒｙ））
パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ“になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
メモリ回路において発生し得るエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、図４０を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
図４０はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０と、を有する。
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、を有する。ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４として、上記実施の形態に示す、ＤＯＳＲＡＭ１４００、ＮＯＳＲＡＭ１６００、およびＯＳ−ＦＰＧＡ３１１０を用いることができる。
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０２８と、を有する。
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速かつ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡ（ＯＳ−ＦＰＧＡ）である。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
ＯＳ−ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速かつ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも１つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速かつ低消費電力に、ニューラルネットワークの計算を実行することができる。
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などを含む。
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する。）ことが非常に難しい。
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図４１を用いて説明を行う。
図４１（Ａ）は、図４０で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
図４１（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
また図４１（Ｂ）は、図４０で説明したＡＩシステム４０４１を図４１（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
図４１（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えば、Ｗｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコルまたは通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
図４１（Ａ）、図４１（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡ、およびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリと、を、１のダイに集積することができる。
図４２に、ＡＩシステムを組み込んだＩＣの一例を示す。図４２に示すＡＩシステムＩＣ７０００は、リード７００１および回路部７００３を有する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態で図２８に示すように、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
図４２では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡ、およびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１０）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図４３に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図４３（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、ライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
図４３（Ｂ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図４３（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、ポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
図４３（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図４３（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図４３（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧および作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行および解除、省電力モードの実行および解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
ＢＧＥ：導電体、ＢＧＩ：絶縁体、ＣＡＰ：絶縁体、ＤＥ：導電体、ＩＮＳ１：絶縁体、ＩＮＳ２：絶縁体、ＭＥ：導電体、Ｒ１：領域、Ｒ２：領域、ＳＥ：導電体、ＳＥＭ１：半導体、ＳＥＭ２：半導体、ＳＥＭ３：半導体、ＴＧＥ：導電体、ＴＧＩ：絶縁体、ＴＲ１：トランジスタ、ＴＲ２：トランジスタ、１００：容量素子、１１０：導電体、１１２：導電体、１２０：導電体、１３０：絶縁体、１５０：絶縁体、２００：トランジスタ、２００ａ：トランジスタ、２０１：基板、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０Ａ：酸化膜、２３０ａ：酸化物、２３０Ｂ：酸化膜、２３０ｂ：酸化物、２３０Ｃ：酸化膜、２３０ｃ：酸化物、２３１：領域、２３１Ａ：領域、２３１ａ：領域、２３１ｂ：領域、２３２：領域、２３２ａ：領域、２３２ｂ：領域、２３４：領域、２３９：領域、２４０：絶縁体、２４０ａ：絶縁体、２４０Ａ：絶縁膜、２４０ｂ：絶縁体、２４０Ｂ：絶縁膜、２４４：バリア膜、２４４ａ：バリア膜、２４４Ａ：バリア膜、２４４ｂ：バリア膜、２４４Ｂ：バリア膜、２４５：酸化物、２４５ａ：酸化物、２４５Ａ：酸化物、２４５ｂ：酸化物、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２４８：導電体、２４８ａ：導電体、２４８ｂ：導電体、２５０：絶縁体、２５０Ａ：絶縁膜、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７０：バリア膜、２７０Ａ：バリア膜、２７６ａ：バリア膜、２７６Ａ：バリア膜、２７６ｂ：バリア膜、２８０：絶縁体、２８２：絶縁体、２８６：絶縁体、２９０Ａ：膜、２９０ａ：ハードマスク、２９０ｂ：ハードマスク、２９２ａ：レジストマスク、２９２ｂ：レジストマスク、２９２ｃ：レジストマスク、２９２ｄ：レジストマスク、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４００：トランジスタ、４０５：導電体、４０５ａ：導電体、４０５ｂ：導電体、４２４：絶縁体、４３０ａ１：酸化物、４３０ａ２：酸化物、４３０ｂ１：酸化物、４３０ｂ２：酸化物、４３０ｃ：酸化物、４４０ａ：絶縁体、４４０ｂ：絶縁体、４４６ａ：導電体、４４６ｂ：導電体、４４８ａ：導電体、４４８ｂ：導電体、４５０：絶縁体、４６０：導電体、４６０ａ：導電体、４６０ｂ：導電体、４７０：絶縁体、４７６ａ：バリア膜、４７６ｂ：バリア膜、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１００８：配線、１００９：配線、１０１０：配線、１４００：ＤＯＳＲＡＭ、１４０５：コントローラ、１４１０：行回路、１４１１：デコーダ、１４１２：ワード線ドライバ回路、１４１３：列セレクタ、１４１４：センスアンプドライバ回路、１４１５：列回路、１４１６：グローバルセンスアンプアレイ、１４１７：入出力回路、１４２０：ＭＣ−ＳＡアレイ、１４２２：メモリセルアレイ、１４２３：センスアンプアレイ、１４２５：ローカルメモリセルアレイ、１４２６：ローカルセンスアンプアレイ、１４４４：スイッチアレイ、１４４５：メモリセル、１４４６：センスアンプ、１４４７：グローバルセンスアンプ、１６００：ＮＯＳＲＡＭ、１６１０：メモリセルアレイ、１６１１：メモリセル、１６１２：メモリセル、１６１３：メモリセル、１６１４：メモリセル、１６４０：コントローラ、１６５０：行ドライバ、１６５１：行デコーダ、１６５２：ワード線ドライバ、１６６０：列ドライバ、１６６１：列デコーダ、１６６２：ドライバ、１６６３：ＤＡＣ、１６７０：出力ドライバ、１６７１：セレクタ、１６７２：ＡＤＣ、１６７３：出力バッファ、２９１０：情報端末、２９１１：筐体、２９１２：表示部、２９１３：カメラ、２９１４：スピーカ部、２９１５：操作スイッチ、２９１６：外部接続部、２９１７：マイク、２９２０：ノート型パーソナルコンピュータ、２９２１：筐体、２９２２：表示部、２９２３：キーボード、２９２４：ポインティングデバイス、２９４０：ビデオカメラ、２９４１：筐体、２９４２：筐体、２９４３：表示部、２９４４：操作スイッチ、２９４５：レンズ、２９４６：接続部、２９５０：情報端末、２９５１：筐体、２９５２：表示部、２９６０：情報端末、２９６１：筐体、２９６２：表示部、２９６３：バンド、２９６４：バックル、２９６５：操作スイッチ、２９６６：入出力端子、２９６７：アイコン、２９８０：自動車、２９８１：車体、２９８２：車輪、２９８３：ダッシュボード、２９８４：ライト、３１１０：ＯＳ−ＦＰＧＡ、３１１１：コントローラ、３１１２：ワードドライバ、３１１３：データドライバ、３１１５：プログラマブルエリア、３１１７：ＩＯＢ、３１１９：コア、３１２０：ＬＡＢ、３１２１：ＰＬＥ、３１２３：ＬＵＴブロック、３１２４：レジスタブロック、３１２５：セレクタ、３１２６：ＣＭ、３１２７：パワースイッチ、３１２８：ＣＭ、３１３０：ＳＡＢ、３１３１：ＳＢ、３１３３：ＰＲＳ、３１３５：ＣＭ、３１３７：メモリ回路、３１３７Ｂ：メモリ回路、３１４０：ＯＳ−ＦＦ、３１４１：ＦＦ、３１４２：シャドウレジスタ、３１４３：メモリ回路、３１４３Ｂ：メモリ回路、３１８８：インバータ回路、３１８９：インバータ回路、４０１０：演算部、４０１１：アナログ演算回路、４０１２：ＤＯＳＲＡＭ、４０１３：ＮＯＳＲＡＭ、４０１４：ＦＰＧＡ、４０２０：制御部、４０２１：ＣＰＵ、４０２２：ＧＰＵ、４０２３：ＰＬＬ、４０２４：ＳＲＡＭ、４０２５：ＰＲＯＭ、４０２６：メモリコントローラ、４０２７：電源回路、４０２８：ＰＭＵ、４０３０：入出力部、４０３１：外部記憶制御回路、４０３２：音声コーデック、４０３３：映像コーデック、４０３４：汎用入出力モジュール、４０３５：通信モジュール、４０４１：ＡＩシステム、４０４１＿１：ＡＩシステム、４０４１＿ｎ：ＡＩシステム、４０４１Ａ：ＡＩシステム、４０４１Ｂ：ＡＩシステム、４０９８：バス線、４０９９：ネットワーク、７０００：ＡＩシステムＩＣ、７００１：リード、７００３：回路部、７０３１：Ｓｉトランジスタ層、７０３２：配線層、７０３３：ＯＳトランジスタ層

Claims (13)

  1. 基板上にトランジスタと、第１の配線と、第２の配線と、を有し、
    前記トランジスタは、第１の酸化物と、
    前記第１の酸化物の上の第１の絶縁体および第２の絶縁体と、
    前記第１の絶縁体および前記第２の絶縁体の上の第２の酸化物と、
    前記第２の酸化物の上の導電体と、を有し、
    前記第１の絶縁体と、前記第２の絶縁体は、前記第２の酸化物を介して前記導電体と重なる領域を有し、
    前記第１の絶縁体は、前記第１の酸化物に達する第１の開口を有し、
    前記第１の配線は、前記第１の開口を介して前記第１の酸化物の上面に接し、
    前記第２の絶縁体は、前記第１の酸化物に達する第２の開口を有し、
    前記第２の配線は、前記第２の開口を介して前記第１の酸化物の上面に接し、
    前記第１の絶縁体と、前記第２の絶縁体は、それぞれ不純物を含む、
    ことを特徴とする半導体装置。
  2. 基板上にトランジスタと、第１の配線と、第２の配線と、を有し、
    前記トランジスタは、第１の酸化物と、
    前記第１の酸化物の上の第１の絶縁体および第２の絶縁体と、
    前記第１の絶縁体および前記第２の絶縁体の上の第２の酸化物と、
    前記第２の酸化物の上の導電体と、を有し、
    前記第１の絶縁体と、前記第２の絶縁体は、前記第２の酸化物を介して、前記導電体と重なる領域を有し、
    前記第１の配線と、前記第２の配線は、前記第１の酸化物に接し、
    前記第１の絶縁体と、前記第２の絶縁体は、それぞれ不純物を含む、
    ことを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１の酸化物と、前記第１の絶縁体および前記第２の絶縁体と、は接する領域を有する、
    ことを特徴とする半導体装置。
  4. 請求項１または請求項２において、
    前記第１の酸化物と、前記第２の酸化物と、は接する領域を有し、
    前記領域は、前記第２の酸化物を介して、前記導電体と重なる、
    ことを特徴とする半導体装置。
  5. 請求項１または請求項２において、
    前記第１の酸化物は、Ｉｎ−Ｇａ−Ｚｎ酸化物である、
    ことを特徴とする半導体装置。
  6. 請求項１または請求項２において、
    前記第１の絶縁体と、前記第２の絶縁体と、に含まれる不純物は、水素および窒素の少なくとも一である、
    ことを特徴とする半導体装置。
  7. 請求項１または請求項２において、
    前記第１の絶縁体および前記第２の絶縁体は、窒化シリコン膜である、
    ことを特徴とする半導体装置。
  8. 請求項１または請求項２において、
    前記第２の酸化物は、酸化シリコンおよびＩｎ−Ｇａ−Ｚｎ酸化物の少なくとも一である、
    ことを特徴とする半導体装置。
  9. 請求項１乃または求項２において、
    前記第１の絶縁体と前記第２の酸化物との間、および、前記第２の絶縁体と前記第２の酸化物との間に、酸化アルミニウムを有する、
    ことを特徴とする半導体装置。
  10. 基板上に第１の酸化物を形成し、
    前記第１の酸化物に接するように、前記第１の酸化物の上に第１の絶縁体を形成し、
    前記第１の絶縁体の上にパターン形成された第１のレジストマスクを形成し、
    前記第１のレジストマスクを用いて、前記第１の絶縁体をエッチングすることで、第２の絶縁体と、第３の絶縁体と、を形成し、
    前記第１の酸化物に接するように、前記第１の酸化物と、前記第２の絶縁体と、前記第３の絶縁体と、の上に、第２の酸化物を形成し、
    前記第２の酸化物を介して、前記第２の絶縁体および前記第３の絶縁体と重畳するように、前記第２の酸化物の上に、第１の導電体を形成し、
    前記第１の酸化物に達するように、前記第２の絶縁体に第１の開口と、前記第３の絶縁体に第２の開口と、を形成し、
    前記第１の開口に第２の導電体を形成し、
    前記第２の開口に第３の導電体を形成する、
    半導体装置の作製方法。
  11. 請求項１０において、
    前記第２の絶縁体と、前記第３の絶縁体と、前記第１の導電体と、の上に、第４の絶縁体を形成し、
    前記第４の絶縁体の上にパターン形成された第２のレジストマスクを形成し、
    前記第２のレジストマスクを用いて、前記第２の絶縁体および前記第４の絶縁体に前記第１の開口と、前記第３の絶縁体および前記第４の絶縁体に前記第２の開口と、を形成する、
    半導体装置の作製方法。
  12. 請求項１０または請求項１１において、
    前記第１の酸化物は、Ｉｎ−Ｇａ−Ｚｎ酸化物である、
    半導体装置の作製方法。
  13. 請求項１０または請求項１１において、
    前記第１の絶縁体は、窒化シリコン膜である、
    半導体装置の作製方法。
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