JPWO2018203181A1 - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 318
- 239000004020 conductor Substances 0.000 claims abstract description 947
- 239000012212 insulator Substances 0.000 claims abstract description 775
- 229910044991 metal oxide Inorganic materials 0.000 claims description 116
- 150000004706 metal oxides Chemical class 0.000 claims description 106
- 230000006870 function Effects 0.000 description 210
- 238000000034 method Methods 0.000 description 165
- 229910052760 oxygen Inorganic materials 0.000 description 127
- 239000001301 oxygen Substances 0.000 description 123
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 121
- 239000010408 film Substances 0.000 description 106
- 239000000758 substrate Substances 0.000 description 106
- 239000010410 layer Substances 0.000 description 103
- 230000015572 biosynthetic process Effects 0.000 description 100
- 229910052739 hydrogen Inorganic materials 0.000 description 92
- 239000001257 hydrogen Substances 0.000 description 91
- 239000000463 material Substances 0.000 description 90
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 77
- 238000004544 sputter deposition Methods 0.000 description 53
- 239000003990 capacitor Substances 0.000 description 51
- 229910052721 tungsten Inorganic materials 0.000 description 50
- 239000010937 tungsten Substances 0.000 description 50
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 49
- 239000012535 impurity Substances 0.000 description 48
- 229910052751 metal Inorganic materials 0.000 description 47
- 239000002184 metal Substances 0.000 description 45
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 45
- 238000005229 chemical vapour deposition Methods 0.000 description 44
- 230000004888 barrier function Effects 0.000 description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 41
- 229910052710 silicon Inorganic materials 0.000 description 41
- 239000010703 silicon Substances 0.000 description 41
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 41
- 229910001868 water Inorganic materials 0.000 description 41
- 239000011701 zinc Substances 0.000 description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 39
- 229910052814 silicon oxide Inorganic materials 0.000 description 38
- 238000010438 heat treatment Methods 0.000 description 36
- 238000000231 atomic layer deposition Methods 0.000 description 34
- 238000003860 storage Methods 0.000 description 32
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 31
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 31
- 238000004519 manufacturing process Methods 0.000 description 27
- 125000004429 atom Chemical group 0.000 description 24
- 239000002356 single layer Substances 0.000 description 24
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 24
- 229910052782 aluminium Inorganic materials 0.000 description 23
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 23
- 239000007789 gas Substances 0.000 description 23
- 229910052757 nitrogen Inorganic materials 0.000 description 23
- 238000004549 pulsed laser deposition Methods 0.000 description 23
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- 238000001451 molecular beam epitaxy Methods 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- 230000005540 biological transmission Effects 0.000 description 19
- 239000010949 copper Chemical group 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 19
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 18
- 229910052802 copper Inorganic materials 0.000 description 18
- 229910052719 titanium Inorganic materials 0.000 description 18
- 239000010936 titanium Chemical group 0.000 description 18
- 229910052735 hafnium Inorganic materials 0.000 description 17
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical group [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 16
- 229910052733 gallium Inorganic materials 0.000 description 16
- 230000008569 process Effects 0.000 description 16
- 229910052715 tantalum Inorganic materials 0.000 description 16
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 16
- -1 aluminum oxide Chemical compound 0.000 description 15
- 238000001312 dry etching Methods 0.000 description 15
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 15
- 229910052738 indium Inorganic materials 0.000 description 15
- 238000001459 lithography Methods 0.000 description 15
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical group [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 14
- 238000005530 etching Methods 0.000 description 14
- 150000002431 hydrogen Chemical class 0.000 description 14
- 229910052750 molybdenum Inorganic materials 0.000 description 14
- 239000011733 molybdenum Chemical group 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 230000002349 favourable effect Effects 0.000 description 13
- 238000012545 processing Methods 0.000 description 13
- 239000000203 mixture Substances 0.000 description 12
- 150000004767 nitrides Chemical class 0.000 description 12
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical group [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 11
- 230000007547 defect Effects 0.000 description 11
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 11
- 238000000899 pressurised-fluid extraction Methods 0.000 description 11
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 10
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical group [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 10
- 229910000449 hafnium oxide Inorganic materials 0.000 description 10
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 10
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 10
- 239000011347 resin Substances 0.000 description 10
- 229920005989 resin Polymers 0.000 description 10
- 238000000926 separation method Methods 0.000 description 10
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 10
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 9
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 9
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 9
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical group [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 9
- 229910052799 carbon Inorganic materials 0.000 description 9
- 239000000969 carrier Substances 0.000 description 9
- 238000003795 desorption Methods 0.000 description 9
- 238000010894 electron beam technology Methods 0.000 description 9
- 229910052732 germanium Inorganic materials 0.000 description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 9
- 229910052749 magnesium Inorganic materials 0.000 description 9
- 239000011777 magnesium Substances 0.000 description 9
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 9
- 229910001930 tungsten oxide Inorganic materials 0.000 description 9
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 9
- 229910052726 zirconium Inorganic materials 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 238000004458 analytical method Methods 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 8
- 238000007599 discharging Methods 0.000 description 8
- 229910003437 indium oxide Inorganic materials 0.000 description 8
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 229910052725 zinc Inorganic materials 0.000 description 8
- 239000011787 zinc oxide Substances 0.000 description 8
- 229910052779 Neodymium Inorganic materials 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 239000012298 atmosphere Substances 0.000 description 7
- 238000004891 communication Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 230000010354 integration Effects 0.000 description 7
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical group [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910052746 lanthanum Inorganic materials 0.000 description 6
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical group [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229910052720 vanadium Inorganic materials 0.000 description 6
- 229910052727 yttrium Inorganic materials 0.000 description 6
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical group [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 229910052783 alkali metal Inorganic materials 0.000 description 5
- 150000001340 alkali metals Chemical class 0.000 description 5
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 5
- 150000001342 alkaline earth metals Chemical class 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910052790 beryllium Inorganic materials 0.000 description 5
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical group [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 229910052731 fluorine Inorganic materials 0.000 description 5
- 239000011737 fluorine Substances 0.000 description 5
- 229910052742 iron Inorganic materials 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 239000002105 nanoparticle Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 5
- GPPXJZIENCGNKB-UHFFFAOYSA-N vanadium Chemical group [V]#[V] GPPXJZIENCGNKB-UHFFFAOYSA-N 0.000 description 5
- 229910052684 Cerium Inorganic materials 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 229910001080 W alloy Inorganic materials 0.000 description 4
- ZMIGMASIKSOYAM-UHFFFAOYSA-N cerium Chemical group [Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce][Ce] ZMIGMASIKSOYAM-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 4
- 125000004430 oxygen atom Chemical group O* 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 4
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 4
- 238000004611 spectroscopical analysis Methods 0.000 description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 description 4
- 229910001928 zirconium oxide Inorganic materials 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000004760 aramid Substances 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 229920003235 aromatic polyamide Polymers 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 3
- 229910001195 gallium oxide Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 3
- 238000007654 immersion Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 3
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 3
- 229910021334 nickel silicide Inorganic materials 0.000 description 3
- 229910052758 niobium Inorganic materials 0.000 description 3
- 239000010955 niobium Substances 0.000 description 3
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 239000004677 Nylon Substances 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 238000004868 gas analysis Methods 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- PLDDOISOJJCEMH-UHFFFAOYSA-N neodymium(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Nd+3].[Nd+3] PLDDOISOJJCEMH-UHFFFAOYSA-N 0.000 description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 description 2
- 229920001778 nylon Polymers 0.000 description 2
- 230000001151 other effect Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 2
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- 229920000515 polycarbonate Polymers 0.000 description 2
- 239000004417 polycarbonate Substances 0.000 description 2
- 229920000728 polyester Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000098 polyolefin Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical compound [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- 229910000416 bismuth oxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 229910052800 carbon group element Inorganic materials 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- TYIXMATWDRGMPF-UHFFFAOYSA-N dibismuth;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Bi+3].[Bi+3] TYIXMATWDRGMPF-UHFFFAOYSA-N 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000002524 electron diffraction data Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 239000011156 metal matrix composite Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052706 scandium Inorganic materials 0.000 description 1
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910002076 stabilized zirconia Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 238000004506 ultrasonic cleaning Methods 0.000 description 1
- 229910001233 yttria-stabilized zirconia Inorganic materials 0.000 description 1
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Abstract
微細化又は高集積化が可能な半導体装置を提供する。第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の第２の導電体と、第１の導電体、第１の絶縁体、及び第２の導電体の側面と接する領域を有する酸化物と、酸化物上の第２の絶縁体と、第２の絶縁体上の第３の導電体と、を有し、第２の絶縁体は、酸化物を介して、第１の導電体、第１の絶縁体、及び第２の導電体の側面と向かい合う領域を有し、第３の導電体は、酸化物及び第２の絶縁体を介して、第１の導電体、第１の絶縁体、及び第２の導電体の側面と向かい合う領域を有する。Provided is a semiconductor device which can be miniaturized or highly integrated. A first conductor, a first insulator on the first conductor, a second conductor on the first insulator, a first conductor, a first insulator, and a second conductor. An oxide having a region in contact with a side surface of the conductor, a second insulator on the oxide, and a third conductor on the second insulator, wherein the second insulator is A first conductor, a first insulator, and a region facing a side surface of the second conductor through the oxide; and a third conductor through the oxide and the second insulator. And a region facing a side surface of the first conductor, the first insulator, and the second conductor.
Description
本発明の一態様は、半導体装置に関する。 One embodiment of the present invention relates to a semiconductor device.
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、及び電子機器などは、半導体装置を有するといえる場合がある。 Note that a semiconductor device in this specification and the like refers to any device that can function by utilizing semiconductor characteristics. A semiconductor device such as a transistor, a semiconductor circuit, an arithmetic device, and a storage device are one embodiment of a semiconductor device. A display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a storage device, a semiconductor circuit, an imaging device, an electronic device, or the like sometimes includes a semiconductor device. .
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。 Note that one embodiment of the present invention is not limited to the above technical field. One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Alternatively, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは、集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する。）等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 A technique for forming a transistor using a semiconductor thin film has attracted attention. The transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (also simply referred to as a display device). Although a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, an oxide semiconductor has attracted attention as another material.
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ酸化物をチャネル形成領域に有するトランジスタを用いて、表示装置を作製する技術が開示されている（特許文献１及び特許文献２参照。）。 For example, a technique for manufacturing a display device using a transistor including zinc oxide or an In-Ga-Zn oxide in a channel formation region as an oxide semiconductor is disclosed (see
さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている（特許文献３参照。）。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。 Furthermore, in recent years, a technique for manufacturing an integrated circuit of a memory device using a transistor including an oxide semiconductor has been disclosed (see Patent Document 3). In addition to a memory device, an arithmetic device and the like have been manufactured using a transistor including an oxide semiconductor.
ところで、電子機器の高性能化、小型化、軽量化に伴い、集積回路は高集積化され、トランジスタのサイズは微細化している。これに従って、トランジスタ作製のプロセスルールも、４５ｎｍ、３２ｎｍ、２２ｎｍと年々小さくなっている。これに伴い、酸化物半導体を有するトランジスタも、微細な構造において、設計通り良好な電気特性を有するものが求められている。 By the way, integrated circuits have been highly integrated and the size of transistors has been miniaturized as electronic devices have become higher performance, smaller, and lighter. Accordingly, the process rules for transistor fabrication have become smaller year by year, such as 45 nm, 32 nm, and 22 nm. Accordingly, a transistor including an oxide semiconductor is required to have favorable electrical characteristics as designed in a fine structure.
本発明の一態様は、微細化又は高集積化が可能な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、オフ電流の小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、オン電流の大きい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、基板面内の電気特性ばらつきが小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一とする。又は、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。 An object of one embodiment of the present invention is to provide a semiconductor device which can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electric characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with low off-state current. Another object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device in which variation in electric characteristics in a substrate surface is small. Another object of one embodiment of the present invention is to provide a highly reliable semiconductor device. Another object of one embodiment of the present invention is to provide a semiconductor device with reduced power consumption. Another object of one embodiment of the present invention is to provide a semiconductor device with high design flexibility. Another object of one embodiment of the present invention is to provide a semiconductor device with high productivity. Another object of one embodiment of the present invention is to provide a novel semiconductor device.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Note that the description of these objects does not disturb the existence of other objects. Note that one embodiment of the present invention does not need to solve all of these problems. It should be noted that issues other than these are naturally evident from the description of the specification, drawings, claims, etc., and that other issues can be extracted from the description of the specifications, drawings, claims, etc. It is.
本発明の一態様は、第１の導電体と、第１の導電体上の第１の絶縁体と、第１の絶縁体上の第２の導電体と、第１の導電体、第１の絶縁体、及び第２の導電体の側面と接する領域を有する酸化物と、酸化物上の第２の絶縁体と、第２の絶縁体上の第３の導電体と、を有し、第２の絶縁体は、酸化物を介して、第１の導電体、第１の絶縁体、及び第２の導電体の側面と向かい合う領域を有し、第３の導電体は、酸化物及び第２の絶縁体を介して、第１の導電体、第１の絶縁体、及び第２の導電体の側面と向かい合う領域を有する、半導体装置である。 One embodiment of the present invention includes a first conductor, a first insulator over the first conductor, a second conductor over the first insulator, a first conductor, a first conductor, An insulator having an area in contact with a side surface of the second conductor, a second insulator over the oxide, and a third conductor over the second insulator; The second insulator has a region facing a side surface of the first conductor, the first insulator, and the second conductor through an oxide, and the third conductor has an oxide and A semiconductor device having a region which faces a first conductor, a first insulator, and a side surface of a second conductor with a second insulator interposed therebetween.
また、上記態様において、第１の導電体、第１の絶縁体、及び第２の導電体は、第３の絶縁体で覆われ、第３の絶縁体は開口を有し、酸化物、第２の絶縁体、及び第３の導電体は、開口を埋め込むように形成されていてもよい。 In the above embodiment, the first conductor, the first insulator, and the second conductor are covered with a third insulator; the third insulator has an opening; The second insulator and the third conductor may be formed so as to fill the opening.
また、上記態様において、酸化物は、第２の導電体の上面と接する領域を有し、第２の絶縁体は、酸化物を介して、第２の導電体の上面と重なる領域を有し、第３の導電体は、酸化物及び第２の絶縁体を介して、第２の導電体の上面と重なる領域を有していてもよい。 In the above embodiment, the oxide has a region in contact with the top surface of the second conductor, and the second insulator has a region overlapping with the top surface of the second conductor through the oxide. The third conductor may have a region overlapping with the upper surface of the second conductor with the oxide and the second insulator interposed therebetween.
また、上記態様において、第１の絶縁体の膜厚は、１ｎｍ以上１００ｎｍ以下であってもよい。 In the above embodiment, the thickness of the first insulator may be greater than or equal to 1 nm and less than or equal to 100 nm.
また、上記態様において、酸化物は、金属酸化物を含んでいてもよい。 Further, in the above embodiment, the oxide may include a metal oxide.
本発明の一態様により、微細化又は高集積化が可能な半導体装置を提供することができる。又は、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。又は、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。又は、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。又は、本発明の一態様により、基板面内の電気特性ばらつきが小さい半導体装置を提供することができる。又は、本発明の一態様により、信頼性の高い半導体装置を提供することができる。又は、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様により、設計自由度が高い半導体装置を提供することができる。又は、本発明の一態様により、生産性の高い半導体装置を提供することができる。又は、本発明の一態様により、新規な半導体装置を提供することができる。 According to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with low off-state current can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with high on-state current can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with small variation in electric characteristics in a substrate surface can be provided. Alternatively, according to one embodiment of the present invention, a highly reliable semiconductor device can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with reduced power consumption can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with high design flexibility can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with high productivity can be provided. Alternatively, according to one embodiment of the present invention, a novel semiconductor device can be provided.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 Note that the description of these effects does not disturb the existence of other effects. Note that one embodiment of the present invention does not need to have all of these effects. It should be noted that effects other than these are obvious from the description of the specification, drawings, claims, etc., and other effects can be extracted from the description of the specification, drawings, claims, etc. It is.
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments will be described with reference to the drawings. However, it is easily understood by those skilled in the art that the embodiment can be implemented in many different modes and that the mode and details can be variously changed without departing from the spirit and scope. You. Therefore, the present invention is not construed as being limited to the description of the following embodiments.
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。 In the drawings, the size, the layer thickness, or the region is exaggerated for clarity in some cases. Therefore, it is not necessarily limited to the scale. The drawings schematically show ideal examples, and are not limited to the shapes and values shown in the drawings. For example, in an actual manufacturing process, a layer, a resist mask, or the like may be unintentionally reduced due to a process such as etching, but may be omitted for easy understanding. In the drawings, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated in some cases. Further, when referring to the same function, the hatch pattern is the same, and there is a case where no particular reference numeral is given.
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。 In addition, in some cases, particularly in a top view (also referred to as a “plan view”) or a perspective view, description of some components is omitted in order to facilitate understanding of the invention. In addition, some hidden lines and the like may be omitted.
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。 In this specification and the like, ordinal numbers given as first, second, and the like are used for convenience, and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”. In addition, ordinal numbers described in this specification and the like do not always coincide with ordinal numbers used for specifying one embodiment of the present invention.
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。 Further, in this specification and the like, words indicating an arrangement such as "over" and "under" are used for convenience in describing the positional relationship between components with reference to drawings. Further, the positional relationship between the components changes as appropriate according to the direction in which each component is described. Therefore, the present invention is not limited to the words and phrases described in the specification, and can be appropriately paraphrased according to the situation.
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。 In this specification and the like, “parallel” refers to a state in which two straight lines are arranged at an angle of −10 ° or more and 10 ° or less. Therefore, a case where the angle is −5 ° or more and 5 ° or less is included. Further, “substantially parallel” refers to a state in which two straight lines are arranged at an angle of −30 ° or more and 30 ° or less. “Vertical” means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, a case where the angle is 85 ° or more and 95 ° or less is also included. The term “substantially perpendicular” refers to a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。 In this specification and the like, a transistor is an element having at least three terminals including a gate, a drain, and a source. A channel formation region is provided between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and between the source and the drain through the channel formation region. Current can flow through the Note that in this specification and the like, a channel formation region refers to a region through which current mainly flows.
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。 In addition, the functions of the source and the drain may be switched when transistors with different polarities are used or when the direction of current changes in circuit operation. For this reason, in this specification and the like, the terms of source and drain may be used interchangeably.
なお、トランジスタにおけるチャネル長とは、例えば、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。 Note that the channel length of a transistor refers to, for example, a source (in a region where a semiconductor (or a portion of a semiconductor in which current flows when the transistor is on) and a gate electrode overlap with each other or in a region where a channel is formed; It means the distance between the source region or the source electrode) and the drain (the drain region or the drain electrode). Note that in one transistor, the channel length does not always have the same value in all regions. That is, the channel length of one transistor may not be determined to one value. Therefore, in this specification, a channel length is any one of values, a maximum value, a minimum value, or an average value in a region where a channel is formed.
また、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。 In this specification and the like, a silicon oxynitride film refers to a film having a higher oxygen content than nitrogen as its composition, and a silicon nitride oxide film has a higher nitrogen content than oxygen as its composition. Refers to a film with a large number.
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう。）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴあるいはＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。 In this specification and the like, a metal oxide is a metal oxide in a broad expression. Metal oxide is classified into an oxide insulator, an oxide conductor (including a transparent oxide conductor), an oxide semiconductor (also referred to as an oxide semiconductor, or simply OS), and the like. For example, in the case where a metal oxide is used for a channel formation region of a transistor, the metal oxide is sometimes referred to as an oxide semiconductor. That is, when a metal oxide has at least one of an amplifying action, a rectifying action, and a switching action, the metal oxide can be referred to as a metal oxide semiconductor, or OS for short. In addition, the term “OS FET” or “OS transistor” can be referred to as a transistor including a metal oxide or an oxide semiconductor.
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。 In this specification and the like, a metal oxide containing nitrogen may be generically referred to as a metal oxide. Further, a metal oxide containing nitrogen may be referred to as metal oxynitride.
また、本明細書等において、ＣＡＡＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、又は材料の構成の一例を表す。 In addition, in this specification and the like, CAAC (C-Axis Aligned Crystal) and CAC (Cloud-Aligned Composite) may be used. Note that CAAC represents an example of a crystal structure, and CAC represents an example of a function or structure of a material.
また、本明細書等において、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能を有し、材料の一部では絶縁性の機能を有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（又は正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子（又は正孔）を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。 In this specification and the like, CAC-OS or CAC-metal oxide means that a part of a material has a conductive function, a part of the material has an insulating function, and the whole material is a semiconductor. As a function. Note that in the case where the CAC-OS or CAC-metal oxide is used for a channel formation region of a transistor, the conductive function is a function of flowing electrons (or holes) serving as carriers, and the insulating function is a function of the carrier. This is a function that does not allow some electrons (or holes) to flow. By causing the conductive function and the insulating function to act complementarily, a switching function (on / off function) can be given to the CAC-OS or CAC-metal oxide. In the CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
また、本明細書等において、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。 In this specification and the like, CAC-OS or CAC-metal oxide includes a conductive region and an insulating region. The conductive region has the above-described conductive function, and the insulating region has the above-described insulating function. In some cases, a conductive region and an insulating region are separated at a nanoparticle level in a material. Further, the conductive region and the insulating region may be unevenly distributed in the material. In some cases, the conductive region is observed with its periphery blurred and connected in a cloud shape.
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。 In the CAC-OS or CAC-metal oxide, the conductive region and the insulating region are each dispersed in a material in a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm. There is.
また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。 Further, CAC-OS or CAC-metal oxide includes components having different band gaps. For example, a CAC-OS or a CAC-metal oxide includes a component having a wide gap due to an insulating region and a component having a narrow gap due to a conductive region. In the case of this configuration, when the carrier flows, the carrier mainly flows in the component having the narrow gap. In addition, the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, in the case where the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, a high on-state current and high field-effect mobility can be obtained when the transistor is on.
すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。 That is, the CAC-OS or the CAC-metal oxide may be referred to as a matrix composite or a metal matrix composite.
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。 In this specification and the like, the term “film” and the term “layer” can be interchanged with each other. For example, in some cases, the term “conductive layer” can be changed to the term “conductive film”. Or, for example, in some cases, the term “insulating film” can be changed to the term “insulating layer”.
また、本明細書等において、「絶縁体」という用語を、絶縁膜又は絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜又は導電層と言い換えることができる。また、「半導体」という用語を、半導体膜又は半導体層と言い換えることができる。 In this specification and the like, the term "insulator" can be referred to as an insulating film or an insulating layer. Further, the term “conductor” can be referred to as a conductive film or a conductive layer. Further, the term “semiconductor” can be referred to as a semiconductor film or a semiconductor layer.
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、その閾値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。 Further, a transistor described in this specification and the like is a field-effect transistor unless otherwise specified. Further, a transistor described in this specification and the like is an n-channel transistor unless otherwise specified. Therefore, the threshold voltage (also referred to as “Vth”) is higher than 0 V unless otherwise specified.
（実施の形態１）
＜半導体装置の構成例１＞
以下では、本発明の一態様に係るトランジスタ１０を有する半導体装置の構成例について、図１を用いて説明する。(Embodiment 1)
<Structural Example 1 of Semiconductor Device>
Hereinafter, an example of a structure of a semiconductor device including the transistor 10 according to one embodiment of the present invention will be described with reference to FIGS.
図１（Ａ）は、トランジスタ１０を有する半導体装置の上面図である。また、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。ここで、Ａ１−Ａ２の一点鎖線で示す部位と、Ａ３−Ａ４の一点鎖線で示す部位とは、互いに直交している。図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。 FIG. 1A is a top view of a semiconductor device including the transistor 10. FIG. 1B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. FIG. 1C is a cross-sectional view of a portion indicated by a dashed line A3-A4 in FIG. Here, a portion indicated by a dashed line of A1-A2 and a portion indicated by a dashed line of A3-A4 are orthogonal to each other. In the top view of FIG. 1A, some components are not illustrated for clarity.
本発明の一態様の半導体装置は、基板（図示しない。）上に、トランジスタ１０と、層間膜として機能する絶縁体１００、絶縁体１０２、絶縁体１０５、絶縁体１１０、絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０と、を有する。また、トランジスタ１０と電気的に接続し、配線として機能する導電体１８５、及び導電体２００、並びにプラグとして機能する導電体１９０、及び導電体１９５を有する。 The semiconductor device of one embodiment of the present invention includes a transistor 10 and an
導電体１８５は、絶縁体１０５に設けられた開口内に形成される。ここで、導電体１８５の上面の高さと、絶縁体１０５の上面の高さは、同程度であることが好ましい。なお、図１（Ｂ）では、導電体１８５を単層構造として示しているが、本発明の一態様はこれに限られない。例えば、導電体１８５は、２層以上の積層構造であってもよい。 The
導電体１９０は、絶縁体１１０に設けられた開口内に形成される。導電体１９０の底面は、導電体１８５の上面と接する領域を有するように設けられる。ここで、導電体１９０の上面の高さと、絶縁体１１０の上面の高さは、同程度であることが好ましい。なお、図１（Ｂ）では、導電体１９０を単層構造として示しているが、本発明の一態様はこれに限られない。例えば、導電体１９０は、絶縁体１１０に設けられた開口の内壁に接して、水素や水などの不純物、及び酸素の透過を抑制する材料からなる導電体を形成し、当該導電体上に、当該導電体よりも導電率の高い材料からなる導電体を形成した２層以上の積層構造であってもよい。 The
導電体１９５は、絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０に設けられた、導電体１４０の上面に達する開口内に形成される。ここで、導電体１９５の上面の高さと、絶縁体１８０の上面の高さは、同程度であることが好ましい。なお、図１（Ｂ）では、導電体１９５を単層構造として示しているが、本発明の一態様はこれに限られない、例えば、導電体１９５は、絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０に設けられた開口の内壁に接して、水素や水などの不純物、及び酸素の透過を抑制する材料からなる導電体を形成し、当該導電体上に、当該導電体よりも導電率の高い材料からなる導電体を形成した２層以上の積層構造であってもよい。 The
導電体２００は、導電体１９５の上面と接する領域を有するように、絶縁体１８０上に形成される。なお、図１（Ｂ）では、導電体２００を単層構造として示しているが、本発明の一態様はこれに限られない。例えば、導電体２００は、２層以上の積層構造であってもよい。 The
［トランジスタ１０］
図１（Ｂ）に示すように、トランジスタ１０は、絶縁体１１０の上に配置された導電体１２０及び酸化物１５０と、導電体１２０の上に配置された絶縁体１３０と、絶縁体１３０の上に配置された導電体１４０と、酸化物１５０の上に配置された絶縁体１６０と、絶縁体１６０の上に配置された導電体１７０と、を有する。ここで、酸化物１５０は、導電体１２０、絶縁体１３０、及び導電体１４０の側面と接する領域を有するように設けられる。また、絶縁体１６０は、酸化物１５０を介して、導電体１２０、絶縁体１３０、及び導電体１４０の側面と向かい合う領域を有するように設けられる。また、導電体１７０は、酸化物１５０及び絶縁体１６０を介して、導電体１２０、絶縁体１３０、及び導電体１４０の側面と向かい合う領域を有するように設けられる。[Transistor 10]
As shown in FIG. 1B, the transistor 10 includes a
図１（Ｂ）及び図１（Ｃ）に示すように、導電体１２０、絶縁体１３０、及び導電体１４０の上には、これらを覆うように絶縁体１７５が設けられる。絶縁体１７５には、導電体１２０、絶縁体１３０、及び導電体１４０の側面と内壁の一部が重なる開口が設けられ、当該開口の内壁に沿って酸化物１５０が設けられ、酸化物１５０の上に絶縁体１６０が設けられ、絶縁体１６０の上に当該開口を埋め込むように導電体１７０が設けられる。ここで、図１（Ｂ）に示すように、酸化物１５０、絶縁体１６０、及び導電体１７０の最上面の高さは、絶縁体１７５の上面の高さと同程度であることが好ましい。なお、図１（Ｂ）では、酸化物１５０を単層構造として示しているが、本発明の一態様はこれに限られない。例えば、酸化物１５０は、２層以上の積層構造であってもよい。 As illustrated in FIGS. 1B and 1C, an
トランジスタ１０において、導電体１２０は、ソース電極又はドレイン電極の一方としての機能を有し、導電体１４０は、ソース電極又はドレイン電極の他方としての機能を有し、酸化物１５０の絶縁体１３０と重なる領域は、チャネル形成領域としての機能を有し、絶縁体１６０は、ゲート絶縁体としての機能を有し、導電体１７０は、ゲート電極としての機能を有する。 In the transistor 10, the
上述のように、本発明の一態様に係るトランジスタ１０は、ソース電極又はドレイン電極の一方として機能する導電層（導電体１２０）、チャネル形成領域として機能する酸化物と接する領域を有する絶縁層（絶縁体１３０）、及び、ソース電極又はドレイン電極の他方として機能する導電層（導電体１４０）が、下から順に積層された構成を有する。すなわち、トランジスタ１０では、キャリア（電子又は正孔）が流れる方向（チャネル長方向）が、基板面に対して略垂直な方向となる。トランジスタ１０が当該構成を有することで、トランジスタ１０のチャネル長は、ソース電極とドレイン電極の間に挟まれた絶縁体１３０の膜厚で規定される。したがって、トランジスタ１０のチャネル長を、絶縁体１３０の成膜時の膜厚で制御することが可能となる。例えば、トランジスタ１０のチャネル長を、１ｎｍ以上１００ｎｍ以下の範囲で任意に制御することが可能となる。そのため、リソグラフィー法などでチャネル長を形成する場合よりも、基板面内で精度良く複数の微細なトランジスタを作製することができる。 As described above, the transistor 10 according to one embodiment of the present invention includes the conductive layer (the conductor 120) functioning as one of the source electrode and the drain electrode and the insulating layer including a region in contact with the oxide functioning as a channel formation region ( Insulator 130) and a conductive layer (conductor 140) functioning as the other of the source electrode and the drain electrode are stacked in this order from the bottom. That is, in the transistor 10, the direction in which carriers (electrons or holes) flow (channel length direction) is substantially perpendicular to the substrate surface. With the structure of the transistor 10, the channel length of the transistor 10 is determined by the thickness of the
なお、トランジスタ１０において、チャネル形成領域としての機能を有する酸化物１５０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。金属酸化物をチャネル形成領域に用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。 Note that in the transistor 10, as the
一方で、金属酸化物をチャネル形成領域に用いたトランジスタは、金属酸化物中の不純物又は酸素欠損によって電気特性が変動しやすく、信頼性が悪くなる場合がある。また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。したがって、酸素欠損が含まれている金属酸化物をチャネル形成領域に用いたトランジスタは、ノーマリーオン特性となりやすい。このため、金属酸化物中の酸素欠損はできる限り低減されていることが好ましい。 On the other hand, in a transistor in which a metal oxide is used for a channel formation region, electric characteristics are likely to be changed due to impurities or oxygen vacancies in the metal oxide, and reliability may be deteriorated. In addition, hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen vacancy. When hydrogen enters the oxygen vacancy, electrons serving as carriers are generated in some cases. Therefore, a transistor using a metal oxide containing an oxygen vacancy for a channel formation region is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies in the metal oxide be reduced as much as possible.
特に、酸化物１５０が有するチャネル形成領域と、ゲート絶縁体として機能する絶縁体１６０との界面に、酸素欠損が存在すると、トランジスタ１０の電気特性の変動が生じやすく、また信頼性が悪くなる場合がある。 In particular, when oxygen vacancies exist at an interface between a channel formation region included in the
そこで、酸化物１５０と接する絶縁体１６０が、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。）を含むことが好ましい。つまり、絶縁体１６０が有する過剰酸素が、酸化物１５０が有するチャネル形成領域へと拡散することで、当該チャネル形成領域中の酸素欠損を低減することができる。 Therefore, the
さらに、トランジスタ１０は、水又は水素などの不純物の混入を防ぐバリア性を有する絶縁体で覆われていることが好ましい。バリア性を有する絶縁体とは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いた絶縁体である。また、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。Further, the transistor 10 is preferably covered with an insulator having a barrier property for preventing entry of impurities such as water or hydrogen. The insulator having a barrier property refers to a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2, and the like), and copper atoms. (The above impurities are hardly permeated.) An insulator using an insulating material. Further, it is preferable to use an insulating material which has a function of suppressing diffusion of at least one of oxygen (eg, an oxygen atom and an oxygen molecule) (the above oxygen is hardly transmitted).
例えば、トランジスタ１０を、バリア性を有する絶縁体１０２上に設ける。また、トランジスタ１０上に、バリア性を有する絶縁体１７８を設ける。絶縁体１０２と、絶縁体１７８とが、トランジスタ１０の上下に配置された構造とすることで、トランジスタ１０を、バリア性を有する絶縁体で挟むことができる。当該構造により、水素、水などの不純物が、絶縁体１０２の下層から、及び、絶縁体１７８の上層から、トランジスタ１０に混入するのを抑制することができる。又は、絶縁体１３０及び絶縁体１６０に含まれる酸素が、絶縁体１０２の下層、及び、絶縁体１７８の上層へ拡散するのを抑制することができる。これにより、絶縁体１３０及び絶縁体１６０に含まれる酸素を、酸化物１５０が有するチャネル形成領域に効率良く供給することができる。 For example, the transistor 10 is provided over the
以下では、本発明の一態様に係るトランジスタ１０を有する半導体装置の詳細な構成について説明する。 Hereinafter, a detailed structure of a semiconductor device including the transistor 10 according to one embodiment of the present invention will be described.
絶縁体１０２及び絶縁体１７８は、水又は水素などの不純物が、当該絶縁体よりも外側からトランジスタ１０に混入するのを防ぐバリア膜として機能することが好ましい。したがって、絶縁体１０２及び絶縁体１７８は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。The
例えば、絶縁体１０２及び絶縁体１７８として、酸化アルミニウムや窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が、当該絶縁体よりも内側（トランジスタ１０側）に拡散するのを抑制することができる。又は、絶縁体１３０などに含まれる酸素が、絶縁体１０２及び絶縁体１７８よりも外側に拡散するのを抑制することができる。 For example, it is preferable to use aluminum oxide, silicon nitride, or the like for the
また、例えば、絶縁体１０２及び絶縁体１７８としては、酸化アルミニウム、酸化ハフニウム、窒化シリコンなどの絶縁体を単層又は積層で用いることができる。 Further, for example, as the
また、層間膜として機能する絶縁体１００、絶縁体１０５、絶縁体１１０、絶縁体１７５、絶縁体１７６、及び絶縁体１８０は、絶縁体１０２及び絶縁体１７８よりも誘電率が低いことが好ましい。当該絶縁体に、比較的誘電率が低い材料を用いることで、例えば、配線間に生じる寄生容量を低減することができる。 In addition, the
例えば、絶縁体１００、絶縁体１０５、絶縁体１１０、絶縁体１７５、絶縁体１７６、及び絶縁体１８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層又は積層で用いることができる。又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又は、これらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。なお、上記の各種絶縁体は、膜中における水素や水などの不純物濃度が、可能な限り低減されていることが好ましい。For example, as the
また、トランジスタ１０において、絶縁体１３０は、ソース電極又はドレイン電極の一方として機能する導電体１２０と、ソース電極又はドレイン電極の他方として機能する導電体１４０とを、物理的かつ電気的に隔離する機能を有する。絶縁体１３０の膜厚は、１ｎｍ以上１００ｎｍ以下であることが好ましい。上述したように、絶縁体１３０の側面は、酸化物１５０が有するトランジスタ１０のチャネル形成領域と接している。そのため、絶縁体１３０は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。つまり、絶縁体１３０には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物１５０に接して設けることにより、酸化物１５０が有するチャネル形成領域の酸素欠損を低減し、トランジスタ１０の信頼性を向上させることができる。 In the transistor 10, the
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素が脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１４ａｔｏｍｓ／ｃｍ２以上、好ましくは３．０×１０１５ａｔｏｍｓ／ｃｍ２以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては、１００℃以上７００℃以下の範囲が好ましい。Specifically, it is preferable to use an oxide material from which part of oxygen is released by heating as the insulator having an excess oxygen region. The oxide from which oxygen is released by heating means that the amount of desorbed oxygen converted to oxygen atoms by TDS (Thermal Desorption Spectroscopy) analysis is 1.0 × 10 14 atoms / cm 2 or more, preferably 3 × 10 14 atoms / cm 2 or more. .0 is × 10 15 atoms / cm 2 or more is an oxide film. The surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. or more and 700 ° C. or less.
なお、絶縁体１３０は、酸素をできるだけ含んでいたほうが良い一方で、水素や水などについては、できるだけ含んでいないことが好ましい。これは、トランジスタ１０にとって、水素や水などが電気特性を変動させる要因となり得るためである。そのため、チャネル形成領域として機能する酸化物１５０中だけでなく、酸化物１５０と接する絶縁体１３０についても、トランジスタ１０にとって不純物となり得る水素や水などの含有濃度が可能な限り低減されていることが好ましい。 Note that the
また、トランジスタ１０のチャネル形成領域として機能する酸化物１５０には、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。例えば、チャネル形成領域に用いる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。 Further, as the
酸化物１５０は、各金属原子の原子数比が異なる酸化物を用いた、２層以上の積層構造を有していてもよい。例えば、酸化物１５０が、酸化物１５０ａ（１層目）と、酸化物１５０ｂ（２層目）と、からなる２層構造である場合、酸化物１５０ｂに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物１５０ａに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物１５０ｂに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物１５０ａに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物１５０ａに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物１５０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。 The
酸化物１５０が上記構成を有する場合、主として、酸化物１５０ａが、トランジスタ１０のチャネル形成領域として機能する。ここで、異なる材料からなる絶縁体１６０と酸化物１５０ｂの界面には、組成の近い材料からなる酸化物１５０ａと酸化物１５０ｂの界面よりも欠陥準位が形成されやすい。当該欠陥準位は、トランジスタ１０の電気特性変動や、信頼性悪化を引き起こすトラップ準位となり得るが、酸化物１５０ａ上に酸化物１５０ｂを有する構成とすることで、当該欠陥準位を酸化物１５０ａから離すことができる。これにより、トランジスタ１０は、良好な電気特性と信頼性を提供することができる。 In the case where the
また、酸化物１５０ａ上に酸化物１５０ｂを有することで、酸化物１５０ｂよりも上方から、酸化物１５０ａが有するチャネル形成領域に不純物が拡散するのを抑制することができる。 In addition, when the oxide 150b is provided over the oxide 150a, diffusion of impurities from above the oxide 150b into a channel formation region included in the oxide 150a can be suppressed.
上述したように、金属酸化物をチャネル形成領域に用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。 As described above, a transistor including a metal oxide for a channel formation region has extremely low leakage current in a non-conduction state; thus, a semiconductor device with low power consumption can be provided. In addition, since a metal oxide can be formed by a sputtering method or the like, it can be used for a transistor included in a highly integrated semiconductor device.
例えば、酸化物１５０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。また、酸化物１５０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。 For example, as the
導電体１２０及び導電体１４０は、トランジスタ１０のソース電極又はドレイン電極としての機能を有する。図１（Ｂ）及び図１（Ｃ）に示すように、導電体１２０と、導電体１４０とは、絶縁体１３０を挟んで上下に設けられる。導電体１２０及び導電体１４０には、例えば、窒化タンタル、タングステン、窒化チタンなどの導電体を用いることができる。なお、図１では、導電体１２０及び導電体１４０を単層構造として示しているが、２層以上の積層構造であってもよい。 The
例えば、導電体１２０及び導電体１４０が２層構造である場合には、導電体１２０（導電体１４０）の１層目（２層目）にタングステンなどの金属を用い、導電体１２０（導電体１４０）の２層目（１層目）に窒化チタンや窒化タンタル等の酸素の透過を抑制する機能を有する導電体を用いてもよい。当該構成とすることで、上述したように、導電体１２０と導電体１４０とに挟まれた絶縁体１３０が過剰酸素を含む場合、絶縁体１３０から導電体１２０（導電体１４０）の１層目（２層目）への酸素の混入が低減し、導電体１２０（導電体１４０）の１層目（２層目）の電気抵抗値が増加するのを抑制することができる。 For example, in the case where the
また、図１では示していないが、導電体１２０上（導電体１４０下）に、酸化アルミニウム等の酸素の透過を抑制する機能を有する絶縁体を成膜する構成としてもよい。例えば、導電体１２０及び導電体１４０として、窒化タンタル、タングステン、窒化チタンなどの導電体を用い、導電体１２０上（導電体１４０下）に酸化アルミニウム等の絶縁体を積層する構造としてもよい。当該構造とすることで、絶縁体１３０から導電体１２０及び導電体１４０への酸素の混入が低減し、導電体１２０及び導電体１４０の電気抵抗値が増加するのを抑制することができる。また、導電体１２０及び導電体１４０への酸素の混入が低減する分、酸化物１５０に多くの酸素を供給することができる。なお、導電体１２０上（導電体１４０下）の酸化アルミニウムの成膜にスパッタリング法を用いると、過剰酸素を有する酸化アルミニウムを成膜することができる。当該過剰酸素は、絶縁体１３０に供給することができる場合がある。さらに、絶縁体１３０に供給された酸素は、酸化物１５０に供給することができる場合がある。 Although not shown in FIG. 1, an insulator having a function of suppressing transmission of oxygen, such as aluminum oxide, may be formed over the conductor 120 (below the conductor 140). For example, a structure in which a conductor such as tantalum nitride, tungsten, or titanium nitride is used as the
また、導電体１２０又は導電体１４０は、酸化物１５０と反応する場合がある。その結果、図１では示していないが、酸化物１５０と導電体１２０又は導電体１４０との界面に、ｎ型化してキャリアが増加した領域が形成される場合がある。当該領域は、トランジスタ１０のドレイン電流を増加させるのに寄与する場合がある。 Further, the
絶縁体１６０は、トランジスタ１０のゲート絶縁体としての機能を有する。絶縁体１６０は、酸化物１５０の上面に接して配置されることが好ましい。絶縁体１６０は、加熱により酸素が放出される絶縁体を用いて形成されることが好ましい。例えば、絶縁体１６０は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１４ａｔｏｍｓ／ｃｍ２以上、好ましくは３．０×１０１５ａｔｏｍｓ／ｃｍ２以上である酸化物膜であることが好ましい。なお、上記ＴＤＳ分析時における膜の表面温度としては、１００℃以上７００℃以下の範囲が好ましい。The
加熱により酸素が放出される絶縁体を、絶縁体１６０として、酸化物１５０の上面に接して設けることにより、酸化物１５０が有するチャネル形成領域に効率良く酸素を供給することができる。また、絶縁体１３０と同様に、絶縁体１６０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体１６０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。なお、図１では、絶縁体１６０を単層構造として示しているが、２層以上の積層構造であってもよい。 When an insulator from which oxygen is released by heating is provided as the
導電体１７０は、トランジスタ１０のゲート電極としての機能を有する。導電体１７０には、例えば、タングステンなどの金属を用いることができる。なお、図１では、導電体１７０を単層構造として示しているが、２層以上の積層構造であってもよい。 The
例えば、導電体１７０が３層構造である場合には、導電体１７０の１層目に導電性酸化物を用い、導電体１７０の２層目に窒化チタンを用い、導電体１７０の３層目にタングステンなどの金属を用いることが好ましい。なお、導電体１７０が上記のような３層構造を有する場合、導電体１７０の１層目は、絶縁体１６０の上面に沿って配置され、導電体１７０の２層目は、導電体１７０の１層目の上面に沿って配置され、導電体１７０の３層目は、導電体１７０が設けられる残りの空間を埋め込むように形成されることが好ましい。また、導電体１７０の１層目、導電体１７０の２層目、及び導電体１７０の３層目の最上面の高さは、絶縁体１７５の上面の高さと同程度であることが好ましい。 For example, when the
導電体１７０の１層目に用いることができる導電性酸化物としては、例えば、酸化物１５０として用いることができる金属酸化物が挙げられる。特に、Ｉｎ−Ｇａ−Ｚｎ酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値の金属酸化物を用いることが好ましい。このような金属酸化物を導電体１７０の１層目に用いることで、導電体１７０の１層目の下側から導電体１７０の２層目、３層目に酸素が混入するのを低減し、酸化によって導電体１７０の２層目、３層目の電気抵抗値が増加するのを抑制することができる。 Examples of a conductive oxide that can be used for the first layer of the
また、導電体１７０の１層目に用いることができる上記導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体１６０に酸素を添加し、酸化物１５０に酸素を供給することが可能となる。これにより、酸化物１５０が有するチャネル形成領域の酸素欠損を低減することができる。 In addition, oxygen is added to the
導電体１７０の２層目には、上述したように、例えば、窒化チタンなどの金属窒化物を用いることができる。導電体１７０の２層目に金属窒化物を用いることで、導電体１７０の１層目に窒素などの不純物を添加して、導電体１７０の１層目の導電性を向上させてもよい。また、導電体１７０の３層目には、例えば、タングステンなどの金属を用いることができる。タングステンなどの低抵抗率材料を用いることで、導電体１７０の電気抵抗値を下げることができる。 As described above, for example, a metal nitride such as titanium nitride can be used for the second layer of the
また、例えば、導電体１７０が２層構造である場合には、１層目に窒化チタンなどの金属窒化物、２層目にタングステンなどの金属を積層した構造にしてもよい。 Further, for example, when the
また、図１では示していないが、絶縁体１７５と絶縁体１７６との間に、酸素の透過を抑制する機能を有する絶縁体を成膜する構成としてもよい。例えば、当該絶縁体として、酸化アルミニウム等の絶縁体を成膜する構成としてもよい。当該構成とすることで、酸化アルミニウム等の絶縁体上から導電体１７０への酸素の混入が低減し、導電体１７０が酸化するのを抑制することができる。 Although not illustrated in FIG. 1, a structure in which an insulator having a function of suppressing transmission of oxygen may be formed between the
また、ゲート電極としての機能を有する導電体１７０は、導電体１２０、絶縁体１３０、及び導電体１４０の側面と一部が重なる領域を有するように絶縁体１７５に設けられた開口を、酸化物１５０及び絶縁体１６０を介して埋め込むように形成される（図１（Ａ）及び図１（Ｂ）参照。）。ゲート電極形成にマスクを用いる場合、ゲート電極形成サイズが小さいほど当該マスクの高い位置合わせ精度が求められるが、本発明の一態様に係るトランジスタ１０では、ゲート電極形成のためのマスクや、当該マスクの位置合わせが不要である。そのため、ゲート電極形成にマスクを用いる場合に比べて、高い精度で微細なゲート電極を形成することができ、生産性に優れる。 In addition, the
上述してきたように、トランジスタ１０において、導電体１２０は、ソース電極又はドレイン電極の一方としての機能を有し、導電体１４０は、ソース電極又はドレイン電極の他方としての機能を有し、酸化物１５０の絶縁体１３０と重なる領域は、チャネル形成領域としての機能を有し、絶縁体１６０は、ゲート絶縁体としての機能を有し、導電体１７０は、ゲート電極としての機能を有する。したがって、トランジスタ１０では、導電体１２０と導電体１４０の間に挟まれた絶縁体１３０と接する領域における酸化物１５０の長さ（すなわち、絶縁体１３０の膜厚）が、トランジスタ１０のチャネル長に相当する。当該構成により、トランジスタ１０では、絶縁体１３０の成膜時の膜厚によって、チャネル長を制御することが可能であり、リソグラフィー法では作製が困難な数ｎｍ、あるいはそれ以下にまでチャネル長を微細化することができる。また、絶縁体１３０の成膜時の膜厚によってチャネル長を制御できるため、リソグラフィー法でチャネル長を形成する場合のようなレジスト寸法ばらつきの精度なども求められず、容易に基板面内における素子間の加工ばらつきを抑えることができる。すなわち、本発明の一態様に係るトランジスタ１０は、設計自由度の高いトランジスタであり、複数の微細なチャネル長のトランジスタを、基板面内で精度良く作製することができる。また、基板面内において、加工ばらつきの小さい複数のトランジスタを作製できるため、リソグラフィー法でチャネル長を形成した場合などと比べて、素子間の電気特性ばらつきを低減させることができる。 As described above, in the transistor 10, the
また、本発明の一態様に係るトランジスタ１０は、上述のチャネル長以外にも、ソース電極又はドレイン電極としての機能を有する導電体１２０及び導電体１４０が、絶縁体１３０を挟んで上下に設けられている点に特徴を有する。絶縁体１３０を介して、ソース電極としての機能を有する導電体と、ドレイン電極としての機能を有する導電体とを、上述のように基板面に対して垂直な方向に積層した構成とすることで、ソース電極又はドレイン電極としての機能を有する導電体の、基板面内での占有面積を減少させることができる。これにより、個々のトランジスタ１０の微細化を図ることができる。また、個々のトランジスタ１０の微細化を図ることができるため、当該トランジスタ１０を有する半導体装置の高集積化を図ることができる。 In addition, in the transistor 10 according to one embodiment of the present invention, in addition to the channel length, the
このように、本発明の一態様に係るトランジスタ１０では、ソース電極又はドレイン電極の一方となる導電体、絶縁体、及びソース電極又はドレイン電極の他方となる導電体が順に成膜された「縦型トランジスタ構造」とすることにより、極めて微細なチャネル長を有する複数のトランジスタを、精度良くかつ容易に作製することができる。また、基板面内において、素子間の電気特性ばらつきが小さいトランジスタを作製することができる。また、トランジスタの微細化を図ることができる。また、当該トランジスタを有する半導体装置の高集積化を図ることができる。 As described above, in the transistor 10 according to one embodiment of the present invention, the conductor which serves as one of the source electrode and the drain electrode, the insulator, and the conductor which serves as the other of the source electrode and the drain electrode are formed in this order. With the “transistor structure,” a plurality of transistors having extremely small channel lengths can be manufactured accurately and easily. Further, a transistor with small variation in electric characteristics between elements in a substrate surface can be manufactured. Further, miniaturization of the transistor can be achieved. Further, high integration of a semiconductor device including the transistor can be achieved.
なお、トランジスタの微細化が進み、チャネル長が短くなると、トランジスタのＶｇ（ゲート電位）−Ｉｄ（ドレイン電流）特性におけるＶｔｈが低下する（マイナスシフトする。）、サブスレッショルドスイング値（Ｓ値）が増大する、オフ電流が増大するなどの不具合、いわゆる「短チャネル効果」が顕在化しやすくなる。しかしながら、上述したように、本発明の一態様に係るトランジスタ１０では、チャネル形成領域を有する酸化物１５０に金属酸化物を用いることができる。そのため、例えば、チャネル形成領域にＳｉを用いたトランジスタに比べて短チャネル効果が出にくく、オフ電流を大幅に低減することができる。すなわち、本発明の一態様に係るトランジスタ１０は、微細化を進めても、良好な電気特性を有することができる。なお、金属酸化物の詳細については、後ほど＜半導体装置の構成要素＞にて説明する。 Note that as the miniaturization of the transistor progresses and the channel length decreases, Vth in the Vg (gate potential) -Id (drain current) characteristics of the transistor decreases (shifts negatively), and the sub-threshold swing value (S value) decreases. Problems such as an increase in off-state current and so-called “short channel effect” are more likely to become apparent. However, as described above, in the transistor 10 according to one embodiment of the present invention, a metal oxide can be used for the
導電体１９０（導電体１９５）は、トランジスタ１０のソース電極又はドレイン電極の一方（他方）としての機能を有する導電体１２０（導電体１４０）と、配線としての機能を有する導電体１８５（導電体２００）とを、接続するプラグとしての機能を有する。導電体１９０（導電体１９５）は、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図１では示していないが、導電体１９０（導電体１９５）は積層構造としてもよく、例えば、絶縁体１１０（絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０）に設けられた開口の内壁と、導電体１８５（導電体２００）の上面（底面）とに接して、チタン、窒化チタン等を成膜し、その内側に上記導電性材料を設ける構成としてもよい。 The conductor 190 (conductor 195) includes a conductor 120 (conductor 140) having a function as one (the other) of the source electrode or the drain electrode of the transistor 10, and a conductor 185 (conductor) having a function as a wiring. 200) as a plug for connection. The conductor 190 (conductor 195) is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component. Although not illustrated in FIG. 1, the conductor 190 (the conductor 195) may have a stacked-layer structure; for example, the conductor 190 (the conductor 195) is provided over the insulator 110 (the
導電体１９０（導電体１９５）を積層構造とする場合、絶縁体１１０（絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０）に設けられた開口の内壁、及び、導電体１８５（導電体２００）の上面（底面）と接する導電体としては、水素や水などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム又は酸化ルテニウムなどを用いることが好ましい。また、水又は水素などの不純物の透過を抑制する機能を有する導電性材料は、単層又は積層で用いてもよい。当該導電性材料を用いることで、絶縁体１１０（絶縁体１８０）より下層（上層）から水素や水などの不純物が、導電体１９０（導電体１９５）を通じて酸化物１５０に混入するのを抑制することができる。 In the case where the conductor 190 (the conductor 195) has a stacked-layer structure, the inner wall of the opening provided in the insulator 110 (the
配線としての機能を有する導電体１８５（導電体２００）としては、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。 As the conductor 185 (conductor 200) having a function as a wiring, a conductive material containing tungsten, copper, or aluminum as a main component is preferably used. Further, the conductor may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
以上では、本発明の一態様に係るトランジスタ１０を有する半導体装置の構成例について説明した。上述してきたように、本発明の一態様では、リソグラフィー法では作製することが困難な数ｎｍ、あるいはそれ以下のチャネル長の複数のトランジスタを、基板面内において、精度良くかつ容易に作製することができる。また、本発明の一態様では、基板面内において、素子間の電気特性ばらつきが小さいトランジスタを作製することができる。また、本発明の一態様では、チャネル長が微細でありながら、短チャネル効果の顕在化しにくい、良好な電気特性を有するトランジスタを作製することができる。また、本発明の一態様では、チャネル長だけでなく、配線やプラグも含めた素子サイズの微細なトランジスタを作製することができる。また、本発明の一態様では、上記微細なトランジスタを作製できることで、上記トランジスタを有する半導体装置の高集積化を図ることができる。また、本発明の一態様では、上記半導体装置を、高歩留まりで作製することができる。 The above is the description of the configuration example of the semiconductor device including the transistor 10 according to one embodiment of the present invention. As described above, according to one embodiment of the present invention, a plurality of transistors each having a channel length of several nm or less which is difficult to manufacture by a lithography method can be manufactured accurately and easily in a substrate surface. Can be. Further, according to one embodiment of the present invention, a transistor in which variation in electric characteristics between elements is small in a substrate surface can be manufactured. Further, according to one embodiment of the present invention, a transistor with favorable electrical characteristics in which a short channel effect is less likely to be caused even when a channel length is minute can be manufactured. According to one embodiment of the present invention, a transistor with a small element size including a wiring and a plug as well as a channel length can be manufactured. Further, according to one embodiment of the present invention, the fine transistor can be manufactured; thus, high integration of a semiconductor device including the transistor can be achieved. Further, according to one embodiment of the present invention, the semiconductor device can be manufactured with high yield.
＜半導体装置の構成例２＞
以下では、＜半導体装置の構成例１＞で示したトランジスタ１０を有する半導体装置とは異なる、本発明の一態様に係るトランジスタ１１を有する半導体装置の構成例について、図２を用いて説明する。<Structure Example 2 of Semiconductor Device>
Hereinafter, a structure example of a semiconductor device including the
図２（Ａ）は、トランジスタ１１を有する半導体装置の上面図である。また、図２（Ｂ）は、図２（Ａ）にＢ１−Ｂ２の一点鎖線で示す部位の断面図である。また、図２（Ｃ）は、図２（Ａ）にＢ３−Ｂ４の一点鎖線で示す部位の断面図である。ここで、Ｂ１−Ｂ２の一点鎖線で示す部位と、Ｂ３−Ｂ４の一点鎖線で示す部位とは、互いに直交している。図２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。 FIG. 2A is a top view of a semiconductor device including the
なお、図２に示す半導体装置において、＜半導体装置の構成例１＞で示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記している。また、以下では、主に、＜半導体装置の構成例１＞で説明した半導体装置と異なる部分について説明を行い、それ以外の部分については、＜半導体装置の構成例１＞で説明した内容を参酌できるものとする。 Note that, in the semiconductor device illustrated in FIG. 2, the same reference numerals are given to structures having the same functions as the structure configuring the semiconductor device described in <Structural Example 1 of Semiconductor Device>. In the following, a portion different from the semiconductor device described in <Structural Example 1 of Semiconductor Device> will be mainly described, and for other portions, the contents described in <Structure Example 1 of Semiconductor Device> will be referred to. I can do it.
図２に示す半導体装置は、図２（Ａ）及び図２（Ｂ）に示すように、ソース電極又はドレイン電極として機能する導電体、当該導電体と上下配線を接続するプラグとしての機能を有する導電体などが、酸化物１５０、絶縁体１６０、及び導電体１７０を挟んで、対向して設けられたトランジスタ１１を有している点が、＜半導体装置の構成例１＞で示した半導体装置（図１参照。）と異なる。 2A and 2B, the semiconductor device illustrated in FIG. 2 has a function as a conductor functioning as a source electrode or a drain electrode, and a function of a plug connecting the conductor and upper and lower wirings. A semiconductor device described in <Structural example 1 of semiconductor device> is that a conductor or the like includes the
本発明の一態様の半導体装置は、基板（図示しない。）上に、トランジスタ１１と、層間膜として機能する絶縁体１００、絶縁体１０２、絶縁体１０５、絶縁体１１０、絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０と、を有する。また、トランジスタ１１と電気的に接続し、配線として機能する導電体１８５＿１、導電体１８５＿２、導電体２００＿１、及び導電体２００＿２、並びにプラグとして機能する導電体１９０＿１、導電体１９０＿２、導電体１９５＿１、及び導電体１９５＿２を有する。ここで、導電体１８５＿１と導電体１８５＿２、導電体１９０＿１と導電体１９０＿２、導電体１９５＿１と導電体１９５＿２、及び導電体２００＿１と導電体２００＿２は、いずれも酸化物１５０、絶縁体１６０、及び導電体１７０を挟んで対向して設けられる（図２（Ｂ）参照。）。 The semiconductor device of one embodiment of the present invention includes a
導電体１８５＿１（導電体１８５＿２）は、絶縁体１０５に設けられた開口内に形成される。ここで、導電体１８５＿１（導電体１８５＿２）の上面の高さと、絶縁体１０５の上面の高さは、同程度であることが好ましい。なお、図２（Ｂ）では、導電体１８５＿１（導電体１８５＿２）を単層構造として示しているが、本発明の一態様はこれに限られない。例えば、導電体１８５＿１（導電体１８５＿２）は、２層以上の積層構造であってもよい。 The conductor 185_1 (the conductor 185_2) is formed in an opening provided in the
導電体１９０＿１（導電体１９０＿２）は、絶縁体１１０に設けられた開口内に形成される。導電体１９０＿１（導電体１９０＿２）の底面は、導電体１８５＿１（導電体１８５＿２）の上面と接する領域を有するように設けられる。ここで、導電体１９０＿１（導電体１９０＿２）の上面の高さと、絶縁体１１０の上面の高さは、同程度であることが好ましい。なお、図２（Ｂ）では、導電体１９０＿１（導電体１９０＿２）を単層構造として示しているが、本発明の一態様はこれに限られない。例えば、導電体１９０＿１（導電体１９０＿２）は、絶縁体１１０に設けられた開口の内壁に接して、水素や水などの不純物、及び酸素の透過を抑制する材料からなる導電体を形成し、当該導電体上に、当該導電体よりも導電率の高い材料からなる導電体を形成した２層以上の積層構造であってもよい。 The conductor 190_1 (the conductor 190_2) is formed in an opening provided in the
導電体１９５＿１（導電体１９５＿２）は、絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０に設けられた導電体１４０＿１（導電体１４０＿２）の上面に達する開口内に形成される。ここで、導電体１９５＿１（導電体１９５＿２）の上面の高さと、絶縁体１８０の上面の高さは、同程度であることが好ましい。なお、図２（Ｂ）では、導電体１９５＿１（導電体１９５＿２）を単層構造として示しているが、本発明の一態様はこれに限られない、例えば、導電体１９５＿１（導電体１９５＿２）は、絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０に設けられた開口の内壁に接して、水素や水などの不純物、及び酸素の透過を抑制する材料からなる導電体を形成し、当該導電体上に、当該導電体よりも導電率の高い材料からなる導電体を形成した２層以上の積層構造であってもよい。 The conductor 195_1 (the conductor 195_2) is formed in an opening reaching the upper surface of the conductor 140_1 (the conductor 140_2) provided in the
導電体２００＿１（導電体２００＿２）は、導電体１９５＿１（導電体１９５＿２）の上面と接する領域を有するように、絶縁体１８０上に形成される。なお、図２（Ｂ）では、導電体２００＿１（導電体２００＿２）を単層構造として示しているが、本発明の一態様はこれに限られない。例えば、導電体２００＿１（導電体２００＿２）は、２層以上の積層構造であってもよい。 The conductor 200_1 (the conductor 200_2) is formed over the
［トランジスタ１１］
図２（Ｂ）に示すように、トランジスタ１１は、絶縁体１１０の上に配置された導電体１２０＿１、導電体１２０＿２、及び酸化物１５０と、導電体１２０＿１の上に配置された絶縁体１３０＿１と、導電体１２０＿２の上に配置された絶縁体１３０＿２と、絶縁体１３０＿１の上に配置された導電体１４０＿１と、絶縁体１３０＿２の上に配置された導電体１４０＿２と、酸化物１５０の上に配置された絶縁体１６０と、絶縁体１６０の上に配置された導電体１７０と、を有する。ここで、導電体１２０＿１、絶縁体１３０＿１、及び導電体１４０＿１と、導電体１２０＿２、絶縁体１３０＿２、及び導電体１４０＿２とは、いずれも酸化物１５０、絶縁体１６０、及び導電体１７０を挟んで対向して設けられる。また、酸化物１５０は、導電体１２０＿１、絶縁体１３０＿１、及び導電体１４０＿１と、導電体１２０＿２、絶縁体１３０＿２、及び導電体１４０＿２の、互いに向かい合う側面と接する領域を有するように設けられる。また、絶縁体１６０は、酸化物１５０を介して、導電体１２０＿１（導電体１２０＿２）、絶縁体１３０＿１（絶縁体１３０＿２）、及び導電体１４０＿１（導電体１４０＿２）の側面と向かい合う領域を有するように設けられる。また、導電体１７０は、酸化物１５０及び絶縁体１６０を介して、導電体１２０＿１（導電体１２０＿２）、絶縁体１３０＿１（絶縁体１３０＿２）、及び導電体１４０＿１（導電体１４０＿２）の側面と向かい合う領域を有するように設けられる。[Transistor 11]
As illustrated in FIG. 2B, the
図２（Ｂ）及び図２（Ｃ）に示すように、導電体１２０＿１、導電体１２０＿２、絶縁体１３０＿１、絶縁体１３０＿２、導電体１４０＿１、及び導電体１４０＿２の上には、これらを覆うように絶縁体１７５が設けられる。絶縁体１７５には、導電体１２０＿１（導電体１２０＿２）、絶縁体１３０＿１（絶縁体１３０＿２）、及び導電体１４０＿１（導電体１４０＿２）の側面と内壁の一部が重なる開口が設けられ、当該開口の内壁に沿って酸化物１５０が設けられ、酸化物１５０の上に絶縁体１６０が設けられ、絶縁体１６０の上に当該開口を埋め込むように導電体１７０が設けられる。ここで、図２（Ｂ）に示すように、酸化物１５０、絶縁体１６０、及び導電体１７０の最上面の高さは、絶縁体１７５の上面の高さと同程度であることが好ましい。なお、図２（Ｂ）では、酸化物１５０を単層構造として示しているが、本発明の一態様はこれに限られない。例えば、酸化物１５０は、２層以上の積層構造であってもよい。 As illustrated in FIGS. 2B and 2C, the conductor 120_1, the conductor 120_2, the insulator 130_1, the insulator 130_2, the conductor 140_1, and the conductor 140_2 are covered so as to cover them. An
トランジスタ１１において、導電体１２０＿１は、ソース電極又はドレイン電極の一方としての機能を有し、導電体１４０＿１は、ソース電極又はドレイン電極の他方としての機能を有し、酸化物１５０の絶縁体１３０＿１と重なる領域は、チャネル形成領域としての機能を有し、絶縁体１６０は、ゲート絶縁体としての機能を有し、導電体１７０は、ゲート電極としての機能を有する。同様に、トランジスタ１１において、導電体１２０＿２は、ソース電極又はドレイン電極の一方としての機能を有し、導電体１４０＿２は、ソース電極又はドレイン電極の他方としての機能を有し、酸化物１５０の絶縁体１３０＿２と重なる領域は、チャネル形成領域としての機能を有し、絶縁体１６０は、ゲート絶縁体としての機能を有し、導電体１７０は、ゲート電極としての機能を有する。 In the
すなわち、トランジスタ１１は、１つのゲート電極（導電体１７０）と、１つのゲート絶縁体（絶縁体１６０）と、２組のソース電極又はドレイン電極（導電体１２０＿１及び導電体１４０＿１、導電体１２０＿２及び導電体１４０＿２）と、２つのチャネル形成領域（酸化物１５０の絶縁体１３０＿１と重なる領域、酸化物１５０の絶縁体１３０＿２と重なる領域）と、で構成されたトランジスタであるといえる。あるいは、トランジスタ１１は、ゲート電極としての機能を有する導電体１７０と、ゲート絶縁体としての機能を有する絶縁体１６０と、ソース電極又はドレイン電極としての機能を有する導電体１２０＿１及び導電体１４０＿１と、チャネル形成領域としての機能を有する酸化物１５０（絶縁体１３０＿１と重なる領域）とからなるトランジスタと、ゲート電極としての機能を有する導電体１７０と、ゲート絶縁体としての機能を有する絶縁体１６０と、ソース電極又はドレイン電極としての機能を有する導電体１２０＿２及び導電体１４０＿２と、チャネル形成領域としての機能を有する酸化物１５０（絶縁体１３０＿２と重なる領域）とからなるトランジスタと、で構成されているといえる。 That is, the
トランジスタ１１が上記構成を有することで、トランジスタ１１は、＜半導体装置の構成例１＞で示した半導体装置が有するトランジスタ１０（図１参照。）よりも大きなドレイン電流を出力させることができる。例えば、トランジスタ１１のソース電極又はドレイン電極の一方としての機能を有する導電体１２０＿１と導電体１２０＿２とを、導電体１９０＿１、導電体１８５＿１、導電体１９０＿２、及び導電体１８５＿２を介して電気的に接続し、ソース電極又はドレイン電極の他方としての機能を有する導電体１４０＿１と導電体１４０＿２とを、導電体１９５＿１、導電体２００＿１、導電体１９５＿２、及び導電体２００＿２を介して電気的に接続した場合を考える。この場合、ゲート電極としての機能を有する導電体１７０に、トランジスタ１１がオン状態となる電位を印加することで、トランジスタ１１は、同じ大きさの電位を導電体１７０に印加した場合におけるトランジスタ１０の２倍のドレイン電流を出力させることができる。トランジスタ１１が、上述したような電気的な接続構成を有することで、トランジスタ１１は、単純にトランジスタ１０を２つ併設した場合よりも小さい占有面積で、トランジスタ１０を２つ併設した場合と同等の電流出力能力を得ることができる。 When the
また、導電体１８５＿１と導電体１８５＿２、及び導電体２００＿１と導電体２００＿２を電気的に接続せず、トランジスタ１１を構成する２つのトランジスタを、それぞれ独立して制御する構成としてもよい。すなわち、トランジスタ１１は、ゲート電極としての機能を有する導電体１７０と、ゲート絶縁体としての機能を有する絶縁体１６０と、ソース電極又はドレイン電極としての機能を有する導電体１２０＿１及び導電体１４０＿１と、チャネル形成領域としての機能を有する酸化物１５０（絶縁体１３０＿１と重なる領域）とからなるトランジスタと、ゲート電極としての機能を有する導電体１７０と、ゲート絶縁体としての機能を有する絶縁体１６０と、ソース電極又はドレイン電極としての機能を有する導電体１２０＿２及び導電体１４０＿２と、チャネル形成領域としての機能を有する酸化物１５０（絶縁体１３０＿２と重なる領域）とからなるトランジスタとを、それぞれ独立して制御する構成としてもよい。 Alternatively, the two transistors included in the
なお、トランジスタ１１において、導電体１８５＿１（導電体１８５＿２）は、トランジスタ１０の導電体１８５と同じ材料を用いることができる。また、導電体１９０＿１（導電体１９０＿２）は、トランジスタ１０の導電体１９０と同じ材料を用いることができる。また、導電体１２０＿１（導電体１２０＿２）は、トランジスタ１０の導電体１２０と同じ材料を用いることができる。また、絶縁体１３０＿１（絶縁体１３０＿２）は、トランジスタ１０の絶縁体１３０と同じ材料を用いることができる。また、導電体１４０＿１（導電体１４０＿２）は、トランジスタ１０の導電体１４０と同じ材料を用いることができる。また、導電体１９５＿１（導電体１９５＿２）は、トランジスタ１０の導電体１９５と同じ材料を用いることができる。また、導電体２００＿１（導電体２００＿２）は、トランジスタ１０の導電体２００と同じ材料を用いることができる。 Note that in the
トランジスタ１１を有する半導体装置において、上で説明してきた以外の構成、効果については、＜半導体装置の構成例１＞で説明したトランジスタ１０を有する半導体装置の構成、効果を参酌することができる。 In the semiconductor device including the
以上では、＜半導体装置の構成例１＞で示したトランジスタ１０を有する半導体装置とは異なる、本発明の一態様に係るトランジスタ１１を有する半導体装置の構成例について説明した。上述してきたように、本発明の一態様では、リソグラフィー法では作製することが困難な数ｎｍ、あるいはそれ以下のチャネル長の複数のトランジスタを、基板面内において、精度良くかつ容易に作製することができる。また、本発明の一態様では、基板面内において、素子間の電気特性ばらつきが小さいトランジスタを作製することができる。また、本発明の一態様では、チャネル長が微細でありながら、短チャネル効果の顕在化しにくい、良好な電気特性を有するトランジスタを作製することができる。また、本発明の一態様では、チャネル長だけでなく、配線やプラグも含めた素子サイズの微細なトランジスタを作製することができる。また、本発明の一態様では、微細でありながら、オン電流の大きなトランジスタを作製することができる。また、本発明の一態様では、上記微細なトランジスタを作製できることで、上記トランジスタを有する半導体装置の高集積化を図ることができる。また、本発明の一態様では、上記半導体装置を、高歩留まりで作製することができる。 In the above, the structure example of the semiconductor device including the
＜半導体装置の構成例３＞
以下では、＜半導体装置の構成例１＞で示したトランジスタ１０を有する半導体装置、及び＜半導体装置の構成例２＞で示したトランジスタ１１を有する半導体装置とは異なる、本発明の一態様に係るトランジスタ１２を有する半導体装置の構成例について、図３を用いて説明する。<Structural Example 3 of Semiconductor Device>
In the following, one embodiment of the present invention is different from the semiconductor device including the transistor 10 described in <Structural example 1 of a semiconductor device> and the semiconductor device including the
図３（Ａ）は、トランジスタ１２を有する半導体装置の上面図である。また、図３（Ｂ）は、図３（Ａ）にＣ１−Ｃ２の一点鎖線で示す部位の断面図である。また、図３（Ｃ）は、図３（Ａ）にＣ３−Ｃ４の一点鎖線で示す部位の断面図である。ここで、Ｃ１−Ｃ２の一点鎖線で示す部位と、Ｃ３−Ｃ４の一点鎖線で示す部位とは、互いに直交している。図３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。 FIG. 3A is a top view of a semiconductor device including the
なお、図３に示す半導体装置において、＜半導体装置の構成例１＞又は＜半導体装置の構成例２＞で示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記している。また、以下では、主に、＜半導体装置の構成例１＞又は＜半導体装置の構成例２＞で説明した半導体装置と異なる部分について説明を行い、それ以外の部分については、＜半導体装置の構成例１＞又は＜半導体装置の構成例２＞で説明した内容を参酌できるものとする。 Note that, in the semiconductor device illustrated in FIG. 3, a structure having the same function as the structure of the semiconductor device illustrated in <Structural Example 1 of Semiconductor Device> or <Structure Example 2 of Semiconductor Device> is denoted by the same reference numeral. ing. In the following, a portion different from the semiconductor device described in <Structural Example 1 of Semiconductor Device> or <Structure Example 2 of Semiconductor Device> will be mainly described. The contents described in Example 1 or <Structural Example 2 of Semiconductor Device> can be referred to.
図３に示す半導体装置は、図３（Ａ）及び図３（Ｂ）に示すように、ソース電極又はドレイン電極として機能する導電体、当該導電体と上下配線を接続するプラグとしての機能を有する導電体などが、絶縁体１６０、及び導電体１７０を挟んで、対向して設けられたトランジスタ１２を有している点が、＜半導体装置の構成例１＞で示した半導体装置（図１参照。）と異なる。また、酸化物１５０が、絶縁体１６０を介して、導電体１７０の側面と向かい合う領域にのみ設けられており（酸化物１５０＿１、酸化物１５０＿２）、導電体１７０の底面と重なる領域には設けられていない点が、＜半導体装置の構成例２＞で示した半導体装置（図２参照。）と異なる。 As illustrated in FIGS. 3A and 3B, the semiconductor device illustrated in FIG. 3 has a function as a conductor functioning as a source electrode or a drain electrode, and a function as a plug connecting the conductor and upper and lower wirings. A semiconductor device described in <Semiconductor Device Configuration Example 1> in that a conductor or the like includes the
本発明の一態様の半導体装置は、基板（図示しない。）上に、トランジスタ１２と、層間膜として機能する絶縁体１００、絶縁体１０２、絶縁体１０５、絶縁体１１０、絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０と、を有する。また、トランジスタ１２と電気的に接続し、配線として機能する導電体１８５＿１、導電体１８５＿２、導電体２００＿１、及び導電体２００＿２、並びにプラグとして機能する導電体１９０＿１、導電体１９０＿２、導電体１９５＿１、及び導電体１９５＿２を有する。ここで、導電体１８５＿１、導電体１９０＿１、導電体１９５＿１、及び導電体２００＿１と、導電体１８５＿２、導電体１９０＿２、導電体１９５＿２、及び導電体２００＿２とは、いずれも絶縁体１６０及び導電体１７０を挟んで対向して設けられる（図３（Ｂ）参照。）。 The semiconductor device of one embodiment of the present invention includes a
なお、図３に示す半導体装置において、導電体１８５＿１（導電体１８５＿２）、導電体１９０＿１（導電体１９０＿２）、導電体１９５＿１（導電体１９５＿２）、及び導電体２００＿１（導電体２００＿２）に適用できる構成については、＜半導体装置の構成例２＞で説明した内容を参酌することができる。 Note that in the semiconductor device illustrated in FIG. 3, a structure applicable to the conductor 185_1 (the conductor 185_2), the conductor 190_1 (the conductor 190_2), the conductor 195_1 (the conductor 195_2), and the conductor 200_1 (the conductor 200_2). Can be referred to the content described in <Structural example 2 of semiconductor device>.
［トランジスタ１２］
図３（Ｂ）に示すように、トランジスタ１２は、絶縁体１１０の上に配置された導電体１２０＿１、導電体１２０＿２、酸化物１５０＿１、酸化物１５０＿２、及び絶縁体１６０と、導電体１２０＿１の上に配置された絶縁体１３０＿１と、導電体１２０＿２の上に配置された絶縁体１３０＿２と、絶縁体１３０＿１の上に配置された導電体１４０＿１と、絶縁体１３０＿２の上に配置された導電体１４０＿２と、絶縁体１６０の上に配置された導電体１７０と、を有する。ここで、導電体１２０＿１と導電体１２０＿２、絶縁体１３０＿１と絶縁体１３０＿２、導電体１４０＿１と導電体１４０＿２、及び酸化物１５０＿１と酸化物１５０＿２は、いずれも絶縁体１６０及び導電体１７０を挟んで対向して設けられる。また、酸化物１５０＿１（酸化物１５０＿２）は、導電体１２０＿１（導電体１２０＿２）、絶縁体１３０＿１（絶縁体１３０＿２）、及び導電体１４０＿１（導電体１４０＿２）の、導電体１２０＿２（導電体１２０＿１）、絶縁体１３０＿２（絶縁体１３０＿１）、及び導電体１４０＿２（導電体１４０＿１）と対向する側面と接する領域を有するように設けられる。また、絶縁体１６０は、酸化物１５０＿１（酸化物１５０＿２）を介して、導電体１２０＿１（導電体１２０＿２）、絶縁体１３０＿１（絶縁体１３０＿２）、及び導電体１４０＿１（導電体１４０＿２）の側面と向かい合う領域を有するように設けられる。また、導電体１７０は、酸化物１５０＿１（酸化物１５０＿２）及び絶縁体１６０を介して、導電体１２０＿１（導電体１２０＿２）、絶縁体１３０＿１（絶縁体１３０＿２）、及び導電体１４０＿１（導電体１４０＿２）の側面と向かい合う領域を有するように設けられる。[Transistor 12]
As illustrated in FIG. 3B, the
図３（Ｂ）及び図３（Ｃ）に示すように、導電体１２０＿１、導電体１２０＿２、絶縁体１３０＿１、絶縁体１３０＿２、導電体１４０＿１、及び導電体１４０＿２の上には、これらを覆うように絶縁体１７５が設けられる。絶縁体１７５には、導電体１２０＿１（導電体１２０＿２）、絶縁体１３０＿１（絶縁体１３０＿２）、及び導電体１４０＿１（導電体１４０＿２）の側面と内壁の一部が重なる開口が設けられ、当該開口の内壁（側面）に沿って酸化物１５０＿１と酸化物１５０＿２が設けられ、酸化物１５０＿１と酸化物１５０＿２の互いに向かい合う側面と、酸化物１５０＿１と酸化物１５０＿２の間における絶縁体１１０の上面と、を覆うように絶縁体１６０が設けられ、絶縁体１６０の上に当該開口を埋め込むように導電体１７０が設けられる。ここで、図３（Ｂ）に示すように、酸化物１５０＿１、酸化物１５０＿２、絶縁体１６０、及び導電体１７０の最上面の高さは、絶縁体１７５の上面の高さと同程度であることが好ましい。なお、図３（Ｂ）では、酸化物１５０＿１（酸化物１５０＿２）を単層構造として示しているが、本発明の一態様はこれに限られない。例えば、酸化物１５０＿１（酸化物１５０＿２）は、２層以上の積層構造であってもよい。 As illustrated in FIGS. 3B and 3C, the conductor 120_1, the conductor 120_2, the insulator 130_1, the insulator 130_2, the conductor 140_1, and the conductor 140_2 are provided so as to cover them. An
トランジスタ１２において、導電体１２０＿１は、ソース電極又はドレイン電極の一方としての機能を有し、導電体１４０＿１は、ソース電極又はドレイン電極の他方としての機能を有し、酸化物１５０＿１の絶縁体１３０＿１と重なる領域は、チャネル形成領域としての機能を有し、絶縁体１６０は、ゲート絶縁体としての機能を有し、導電体１７０は、ゲート電極としての機能を有する。同様に、トランジスタ１２において、導電体１２０＿２は、ソース電極又はドレイン電極の一方としての機能を有し、導電体１４０＿２は、ソース電極又はドレイン電極の他方としての機能を有し、酸化物１５０＿２の絶縁体１３０＿２と重なる領域は、チャネル形成領域としての機能を有し、絶縁体１６０は、ゲート絶縁体としての機能を有し、導電体１７０は、ゲート電極としての機能を有する。 In the
すなわち、トランジスタ１２は、１つのゲート電極（導電体１７０）と、１つのゲート絶縁体（絶縁体１６０）と、２組のソース電極又はドレイン電極（導電体１２０＿１及び導電体１４０＿１、導電体１２０＿２及び導電体１４０＿２）と、２つのチャネル形成領域（酸化物１５０＿１の絶縁体１３０＿１と重なる領域、酸化物１５０＿２の絶縁体１３０＿２と重なる領域）と、で構成されたトランジスタであるといえる。あるいは、トランジスタ１２は、ゲート電極としての機能を有する導電体１７０と、ゲート絶縁体としての機能を有する絶縁体１６０と、ソース電極又はドレイン電極としての機能を有する導電体１２０＿１及び導電体１４０＿１と、チャネル形成領域としての機能を有する酸化物１５０＿１（絶縁体１３０＿１と重なる領域）とからなるトランジスタと、ゲート電極としての機能を有する導電体１７０と、ゲート絶縁体としての機能を有する絶縁体１６０と、ソース電極又はドレイン電極としての機能を有する導電体１２０＿２及び導電体１４０＿２と、チャネル形成領域としての機能を有する酸化物１５０＿２（絶縁体１３０＿２と重なる領域）とからなるトランジスタと、で構成されているといえる。 That is, the
トランジスタ１２が上記構成を有することで、トランジスタ１２は、＜半導体装置の構成例１＞で示した半導体装置が有するトランジスタ１０（図１参照。）よりも大きなドレイン電流を出力させることができる。例えば、トランジスタ１２のソース電極又はドレイン電極の一方としての機能を有する導電体１２０＿１と導電体１２０＿２とを、導電体１９０＿１、導電体１８５＿１、導電体１９０＿２、及び導電体１８５＿２を介して電気的に接続し、ソース電極又はドレイン電極の他方としての機能を有する導電体１４０＿１と導電体１４０＿２とを、導電体１９５＿１、導電体２００＿１、導電体１９５＿２、及び導電体２００＿２を介して電気的に接続した場合を考える。この場合、ゲート電極としての機能を有する導電体１７０に、トランジスタ１２がオン状態となる電位を印加することで、トランジスタ１２は、同じ大きさの電位を導電体１７０に印加した場合におけるトランジスタ１０の２倍のドレイン電流を出力させることができる。トランジスタ１２が、上述したような電気的な接続構成を有することで、トランジスタ１２は、単純にトランジスタ１０を２つ併設した場合よりも小さい占有面積で、トランジスタ１０を２つ併設した場合と同等の電流出力能力を得ることができる。 When the
また、導電体１８５＿１と導電体１８５＿２、及び導電体２００＿１と導電体２００＿２を電気的に接続せず、トランジスタ１２を構成する２つのトランジスタを、それぞれ独立して制御する構成としてもよい。すなわち、トランジスタ１２は、ゲート電極としての機能を有する導電体１７０と、ゲート絶縁体としての機能を有する絶縁体１６０と、ソース電極又はドレイン電極としての機能を有する導電体１２０＿１及び導電体１４０＿１と、チャネル形成領域としての機能を有する酸化物１５０＿１（絶縁体１３０＿１と重なる領域）とからなるトランジスタと、ゲート電極としての機能を有する導電体１７０と、ゲート絶縁体としての機能を有する絶縁体１６０と、ソース電極又はドレイン電極としての機能を有する導電体１２０＿２及び導電体１４０＿２と、チャネル形成領域としての機能を有する酸化物１５０＿２（絶縁体１３０＿２と重なる領域）とからなるトランジスタとを、それぞれ独立して制御する構成としてもよい。 Alternatively, two transistors included in the
ここで、図３に示す半導体装置が有するトランジスタ１２は、図２に示す半導体装置が有するトランジスタ１１と比べて、チャネル形成領域を有する酸化物の形状が異なる。具体的には、トランジスタ１１が、導電体１２０＿１、絶縁体１３０＿１、及び導電体１４０＿１と、導電体１２０＿２、絶縁体１３０＿２、及び導電体１４０＿２の、互いに向かい合う側面と、絶縁体１１０の上面の一部と、に接する酸化物１５０を有するのに対し、トランジスタ１２は、導電体１２０＿１、絶縁体１３０＿１、及び導電体１４０＿１の、導電体１２０＿２、絶縁体１３０＿２、及び導電体１４０＿２と対向する側面に接する酸化物１５０＿１と、導電体１２０＿２、絶縁体１３０＿２、及び導電体１４０＿２の、導電体１２０＿１、絶縁体１３０＿１、及び導電体１４０＿１と対向する側面に接する酸化物１５０＿２と、を有する。すなわち、トランジスタ１２では、チャネル形成領域を有する酸化物が、絶縁体１６０及び導電体１７０を挟んで２つ（酸化物１５０＿１、酸化物１５０＿２）に分断されている点が、トランジスタ１１の酸化物１５０と異なる。チャネル形成領域を有する酸化物は、導電性を有する。そのため、例えば、上述したトランジスタ１２を構成する２つのトランジスタを、それぞれ独立して制御する場合、当該２つのトランジスタ間で、酸化物を介したリークが発生するのを抑制することができる。これにより、トランジスタ１２を構成する一方のトランジスタの動作（オン動作、オフ動作）時の影響を、他方のトランジスタが受けにくくなり、それぞれの動作を確実に制御することができる。 Here, the
なお、トランジスタ１２において、酸化物１５０＿１（酸化物１５０＿２）は、トランジスタ１０の酸化物１５０と同じ材料を用いることができる。また、導電体１８５＿１（導電体１８５＿２）は、トランジスタ１０の導電体１８５と同じ材料を用いることができる。また、導電体１９０＿１（導電体１９０＿２）は、トランジスタ１０の導電体１９０と同じ材料を用いることができる。また、導電体１２０＿１（導電体１２０＿２）は、トランジスタ１０の導電体１２０と同じ材料を用いることができる。また、絶縁体１３０＿１（絶縁体１３０＿２）は、トランジスタ１０の絶縁体１３０と同じ材料を用いることができる。また、導電体１４０＿１（導電体１４０＿２）は、トランジスタ１０の導電体１４０と同じ材料を用いることができる。また、導電体１９５＿１（導電体１９５＿２）は、トランジスタ１０の導電体１９５と同じ材料を用いることができる。また、導電体２００＿１（導電体２００＿２）は、トランジスタ１０の導電体２００と同じ材料を用いることができる。 Note that in the
トランジスタ１２を有する半導体装置において、上で説明してきた以外の構成、効果については、＜半導体装置の構成例１＞で説明したトランジスタ１０を有する半導体装置、又は＜半導体装置の構成例２＞で説明したトランジスタ１１を有する半導体装置の構成、効果を参酌することができる。 In the semiconductor device having the
以上では、＜半導体装置の構成例１＞で示したトランジスタ１０を有する半導体装置、又は＜半導体装置の構成例２＞で示したトランジスタ１１を有する半導体装置とは異なる、本発明の一態様に係るトランジスタ１２を有する半導体装置の構成例について説明した。上述してきたように、本発明の一態様では、リソグラフィー法では作製することが困難な数ｎｍ、あるいはそれ以下のチャネル長の複数のトランジスタを、基板面内において、精度良くかつ容易に作製することができる。また、本発明の一態様では、基板面内において、素子間の電気特性ばらつきが小さいトランジスタを作製することができる。また、本発明の一態様では、チャネル長が微細でありながら、短チャネル効果の顕在化しにくい、良好な電気特性を有するトランジスタを作製することができる。また、本発明の一態様では、チャネル長だけでなく、配線やプラグも含めた素子サイズの微細なトランジスタを作製することができる。また、本発明の一態様では、微細でありながら、オン電流の大きなトランジスタを作製することができる。また、本発明の一態様では、上記微細なトランジスタを作製できることで、上記トランジスタを有する半導体装置の高集積化を図ることができる。また、本発明の一態様では、高集積でありながら、隣接するトランジスタ間のリークが小さい半導体装置を作製することができる。また、本発明の一態様では、上記半導体装置を、高歩留まりで作製することができる。 The above is one embodiment of the present invention which is different from the semiconductor device including the transistor 10 described in <Structure Example 1 of Semiconductor Device> or the semiconductor
＜半導体装置の変形例＞
以下では、＜半導体装置の構成例１＞で示したトランジスタ１０を有する半導体装置の変形例として、本発明の一態様に係るトランジスタ１３を有する半導体装置について、図４を用いて説明する。<Modification of Semiconductor Device>
Hereinafter, as a modification example of the semiconductor device including the transistor 10 described in <Structural example 1 of semiconductor device>, a semiconductor device including the
図４（Ａ）は、トランジスタ１３を有する半導体装置の上面図である。また、図４（Ｂ）は、図４（Ａ）にＤ１−Ｄ２の一点鎖線で示す部位の断面図である。また、図４（Ｃ）は、図４（Ａ）にＤ３−Ｄ４の一点鎖線で示す部位の断面図である。ここで、Ｄ１−Ｄ２の一点鎖線で示す部位と、Ｄ３−Ｄ４の一点鎖線で示す部位とは、互いに直交している。図４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。 FIG. 4A is a top view of a semiconductor device including the
なお、図４に示す半導体装置において、＜半導体装置の構成例１＞乃至＜半導体装置の構成例３＞で示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記している。また、以下では、主に、＜半導体装置の構成例１＞乃至＜半導体装置の構成例３＞で説明した半導体装置と異なる部分について説明を行い、それ以外の部分については、＜半導体装置の構成例１＞乃至＜半導体装置の構成例３＞で説明した内容を参酌できるものとする。 Note that, in the semiconductor device illustrated in FIG. 4, the same reference numerals are given to structures having the same functions as the structure of the semiconductor device described in <Structural Example 1 of Semiconductor Device> to <Structure Example 3 of Semiconductor Device>. ing. In the following, portions different from the semiconductor device described in <Structural Example 1 of Semiconductor Device> to <Structure Example 3 of Semiconductor Device> will be mainly described, and other portions will be described in <Structure of Semiconductor Device>. It is assumed that the contents described in Examples 1 to 3 of Configuration Example of Semiconductor Device can be referred to.
図４に示す半導体装置は、図４（Ｂ）及び図４（Ｃ）に示すように、ゲート電極として機能する導電体１７１が、チャネル形成領域としての機能を有する酸化物１５１及びゲート絶縁体として機能する絶縁体１６１を介して、導電体１２０、絶縁体１３０、及び導電体１４０の側面だけでなく、導電体１４０の上面の一部とも重なる領域を有するトランジスタ１３を有している点が、＜半導体装置の構成例１＞で示した半導体装置（図１参照。）と異なる。 In the semiconductor device illustrated in FIGS. 4A and 4B, as illustrated in FIGS. 4B and 4C, the
本発明の一態様の半導体装置は、基板（図示しない。）上に、トランジスタ１３と、層間膜として機能する絶縁体１００、絶縁体１０２、絶縁体１０５、絶縁体１１０、絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０と、を有する。また、トランジスタ１３と電気的に接続し、配線として機能する導電体１８５、及び導電体２００、並びにプラグとして機能する導電体１９０、及び導電体１９５を有する。 The semiconductor device of one embodiment of the present invention includes a
なお、図４に示す半導体装置において、導電体１８５、導電体１９０、導電体１９５、及び導電体２００に適用できる構成については、＜半導体装置の構成例１＞で説明した内容を参酌することができる。 Note that in the semiconductor device illustrated in FIGS. 4A and 4B, for the structure applicable to the
［トランジスタ１３］
図４（Ｂ）に示すように、トランジスタ１３は、絶縁体１１０の上に配置された導電体１２０及び酸化物１５１と、導電体１２０の上に配置された絶縁体１３０と、絶縁体１３０の上に配置された導電体１４０と、酸化物１５１の上に配置された絶縁体１６１と、絶縁体１６１の上に配置された導電体１７１と、を有する。ここで、酸化物１５１は、導電体１２０、絶縁体１３０、及び導電体１４０の側面と、導電体１４０の上面の一部と、に接する領域を有するように設けられる。また、絶縁体１６１は、酸化物１５１を介して、導電体１２０、絶縁体１３０、及び導電体１４０の側面と、導電体１４０上面の一部と、に重なる領域を有するように設けられる。また、導電体１７１は、酸化物１５１及び絶縁体１６１を介して、導電体１２０、絶縁体１３０、及び導電体１４０の側面と、導電体１４０の上面の一部と、に重なる領域を有するように設けられる。[Transistor 13]
As shown in FIG. 4B, the
図４（Ｂ）に示すように、導電体１２０、絶縁体１３０、及び導電体１４０の上には、これらを覆うように絶縁体１７５が設けられる。絶縁体１７５には、導電体１２０、絶縁体１３０、及び導電体１４０の側面と、導電体１４０の上面の一部と、に内壁の一部が重なる開口が設けられ、当該開口の内壁に沿って酸化物１５１が設けられ、酸化物１５１の上に絶縁体１６１が設けられ、絶縁体１６１の上に当該開口を埋め込むように導電体１７１が設けられる。ここで、図４（Ｂ）に示すように、酸化物１５１、絶縁体１６１、及び導電体１７１の最上面の高さは、絶縁体１７５の上面の高さと同程度であることが好ましい。なお、図４（Ｂ）では、酸化物１５１を単層構造として示しているが、本発明の一態様はこれに限られない。例えば、酸化物１５１は、２層以上の積層構造であってもよい。 As shown in FIG. 4B, an
トランジスタ１３において、導電体１２０は、ソース電極又はドレイン電極の一方としての機能を有し、導電体１４０は、ソース電極又はドレイン電極の他方としての機能を有し、酸化物１５１の絶縁体１３０と重なる領域は、チャネル形成領域としての機能を有し、絶縁体１６１は、ゲート絶縁体としての機能を有し、導電体１７１は、ゲート電極としての機能を有する。 In the
ここで、トランジスタ１０が、酸化物１５０と絶縁体１３０の接触面を、図１（Ｂ）に示す１箇所だけ有するのに対し、トランジスタ１３は、酸化物１５１と絶縁体１３０の接触面を、図４（Ｂ）に示す１箇所と、図４（Ｃ）に示す２箇所の、計３箇所有するという違いを有する。すなわち、トランジスタ１０と、トランジスタ１３とでは、それぞれが有する酸化物（酸化物１５０又は酸化物１５１）において、チャネル形成領域として機能できる領域の面積に違いを有する（トランジスタ１３のほうが、トランジスタ１０よりも、チャネル形成領域として機能し得る酸化物の面積が大きい。）。このため、トランジスタ１３は、トランジスタ１０と素子サイズが同程度でありながら、トランジスタ１０よりも大きなドレイン電流を出力させることができる。 Here, the transistor 10 has only one contact surface between the
また、トランジスタ１３は、ゲート電極として機能する導電体１７１が、導電体１４０の上面の一部と重なる領域を有することが、トランジスタ１０と異なる。トランジスタ１３が当該構造を有することで、図４（Ｃ）に示すように、チャネル形成領域（酸化物１５１の絶縁体１３０と重なる領域）を、導電体１７１で囲い込むことができる。したがって、トランジスタ１３は、トランジスタ１０と比べて、より確実にチャネル形成領域にゲート電界を印加する制御性を上げることができる。このため、トランジスタ１３は、動作（オン動作、オフ動作）時のキャリアの制御を確実に行うことができ、トランジスタ１０よりも大きなオン電流と、小さなオフ電流の双方を実現することができる。 Further, the
なお、トランジスタ１３において、酸化物１５１は、トランジスタ１０の酸化物１５０と同じ材料を用いることができる。また、絶縁体１６１は、トランジスタ１０の絶縁体１６０と同じ材料を用いることができる。また、導電体１７１は、トランジスタ１０の導電体１７０と同じ材料を用いることができる。 Note that in the
トランジスタ１３を有する半導体装置において、上で説明してきた以外の構成、効果については、＜半導体装置の構成例１＞で説明したトランジスタ１０を有する半導体装置、＜半導体装置の構成例２＞で説明したトランジスタ１１を有する半導体装置、又は＜半導体装置の構成例３＞で説明したトランジスタ１２を有する半導体装置の構成、効果を参酌することができる。 In the semiconductor device having the
以上では、＜半導体装置の構成例１＞で示したトランジスタ１０を有する半導体装置の変形例として、本発明の一態様に係るトランジスタ１３を有する半導体装置の構成例について説明した。上述してきたように、本発明の一態様では、リソグラフィー法では作製することが困難な数ｎｍ、あるいはそれ以下のチャネル長の複数のトランジスタを、基板面内において、精度良くかつ容易に作製することができる。また、本発明の一態様では、基板面内において、素子間の電気特性ばらつきが小さいトランジスタを作製することができる。また、本発明の一態様では、オン電流の大きなトランジスタを作製することができる。また、本発明の一態様では、オフ電流の小さなトランジスタを作製することができる。また、本発明の一態様では、チャネル長が微細でありながら、短チャネル効果の顕在化しにくい、良好な電気特性を有するトランジスタを作製することができる。また、本発明の一態様では、チャネル長だけでなく、配線やプラグも含めた素子サイズの微細なトランジスタを作製することができる。また、また、本発明の一態様では、上記微細なトランジスタを作製できることで、上記トランジスタを有する半導体装置の高集積化を図ることができる。また、本発明の一態様では、上記半導体装置を、高歩留まりで作製することができる。 In the above, the structure example of the semiconductor device including the
本発明の一態様に係る半導体装置の一例は、上で説明してきたトランジスタ１０、トランジスタ１１、トランジスタ１２、又はトランジスタ１３を有する半導体装置（図１乃至図４参照。）に限られない。本発明の一態様に係る半導体装置は、上で説明してきた各半導体装置の構成を適宜組み合わせて用いることができる。 An example of a semiconductor device according to one embodiment of the present invention is not limited to the semiconductor device including the transistor 10, the
＜半導体装置の構成要素＞
以下では、本発明の一態様に係るトランジスタ１０、トランジスタ１１、トランジスタ１２、又はトランジスタ１３を有する半導体装置（図１乃至図４参照。）に適用できる各構成要素について詳細に説明する。<Components of semiconductor device>
Hereinafter, components which can be applied to the semiconductor device including the transistor 10, the
〔基板〕
基板としては、例えば、絶縁体基板、半導体基板、又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。〔substrate〕
As the substrate, for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used. Examples of the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate. Examples of the semiconductor substrate include a semiconductor substrate of silicon, germanium, or the like, or a compound semiconductor substrate of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide. Further, there is a semiconductor substrate having an insulator region inside the above-described semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate. Examples of the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate. Alternatively, a substrate including a metal nitride, a substrate including a metal oxide, and the like are given. Further, there are a substrate provided with a conductor or a semiconductor on an insulator substrate, a substrate provided with a conductor or an insulator on a semiconductor substrate, a substrate provided with a semiconductor or an insulator on a conductor substrate, and the like. Alternatively, a substrate provided with an element on these substrates may be used. Elements provided on the substrate include a capacitor, a resistor, a switch, a light-emitting element, a storage element, and the like.
また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編み込んだシート、フィルム又は箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。 Further, a flexible substrate may be used as the substrate. Note that as a method for providing a transistor over a flexible substrate, there is a method in which a transistor is formed over a non-flexible substrate, the transistor is separated, and the transistor is transferred to a flexible substrate. In that case, a separation layer may be provided between the non-flexible substrate and the transistor. Note that, as the substrate, a sheet, film, or foil into which fibers are woven may be used. Further, the substrate may have elasticity. Further, the substrate may have a property of returning to the original shape when bending or pulling is stopped. Alternatively, it may have a property that does not return to the original shape. The substrate has a region having a thickness of, for example, 5 μm or more and 700 μm or less, preferably 10 μm or more and 500 μm or less, and more preferably 15 μm or more and 300 μm or less. When the substrate is thin, a semiconductor device including a transistor can be reduced in weight. In addition, by reducing the thickness of the substrate, the substrate may have elasticity even when glass or the like is used, or may have a property of returning to an original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate due to a drop or the like can be reduced. That is, a robust semiconductor device can be provided.
可撓性性基板である基板としては、例えば、金属、合金、樹脂、若しくはガラス、又はそれらの繊維などを用いることができる。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。As the substrate which is a flexible substrate, for example, metal, alloy, resin, glass, or a fiber thereof can be used. It is preferable that the substrate that is a flexible substrate has a lower linear expansion coefficient because deformation due to the environment is suppressed. As the flexible substrate, for example, a material having a linear expansion coefficient of 1 × 10 −3 / K or less, 5 × 10 −5 / K or less, or 1 × 10 −5 / K or less may be used. . Examples of the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like. In particular, aramid is suitable as a flexible substrate because of its low coefficient of linear expansion.
〔絶縁体〕
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。〔Insulator〕
Examples of the insulator include oxides, nitrides, oxynitrides, nitrided oxides, metal oxides, metal oxynitrides, and metal nitrided oxides having insulating properties.
絶縁体１００、絶縁体１０５、絶縁体１１０、絶縁体１３０（又は、絶縁体１３０＿１、絶縁体１３０＿２）、及び絶縁体１６０としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体１００、絶縁体１０５、絶縁体１１０、絶縁体１３０（又は、絶縁体１３０＿１、絶縁体１３０＿２）、及び絶縁体１６０としては、酸化シリコン、酸化窒化シリコン、又は窒化シリコンを有することが好ましい。 As the
絶縁体１０５、絶縁体１１０、及び絶縁体１３０（又は、絶縁体１３０＿１、絶縁体１３０＿２）中の水、水素、又は窒素酸化物などの不純物濃度は、低減されていることが好ましい。例えば、絶縁体１０５、絶縁体１１０、及び絶縁体１３０（又は、絶縁体１３０＿１、絶縁体１３０＿２）の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、膜の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体１０５、絶縁体１１０、又は絶縁体１３０（又は、絶縁体１３０＿１、絶縁体１３０＿２）の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体１０５、絶縁体１１０、及び絶縁体１３０（又は、絶縁体１３０＿１、絶縁体１３０＿２）は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。当該絶縁体を絶縁体１０５、絶縁体１１０、及び絶縁体１３０（又は、絶縁体１３０＿１、絶縁体１３０＿２）に用いることで、絶縁体１０５、絶縁体１１０、及び絶縁体１３０（又は、絶縁体１３０＿１、絶縁体１３０＿２）から、酸化物１５０（又は、酸化物１５０＿１、酸化物１５０＿２）に、効果的に酸素を供給することができる。It is preferable that the concentration of impurities such as water, hydrogen, and nitrogen oxide in the
また、絶縁体１６０は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体１６０は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、又は、シリコン及びハフニウムを有する窒化物などを有することが好ましい。又は、絶縁体１６０は、酸化シリコン又は酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、欠陥の少ない膜で熱的に安定かつ比誘電率の高い積層構造とすることができる。 In addition, the
絶縁体１６０は、酸化物１５０（又は、酸化物１５０＿１、酸化物１５０＿２）の上面に接して配置されることが好ましい。絶縁体１６０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体１６０を酸化物１５０（又は、酸化物１５０＿１、酸化物１５０＿２）の上面に接して設けることにより、酸化物１５０（又は、酸化物１５０＿１、酸化物１５０＿２）に効果的に酸素を供給することができる。また、絶縁体１０５、絶縁体１１０、及び絶縁体１３０（又は、絶縁体１３０＿１、絶縁体１３０＿２）と同様に、絶縁体１６０中の水又は水素などの不純物濃度が、低減されていることが好ましい。絶縁体１６０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。 The
絶縁体１６０は、酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下又は１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体１６０の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。The
絶縁体１７５、絶縁体１７６、及び絶縁体１８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体１７５、絶縁体１７６、及び絶縁体１８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。又は、絶縁体１７５、絶縁体１７６、及び絶縁体１８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート又はアクリルなどがある。なお、絶縁体１７５、絶縁体１７６、及び絶縁体１８０は、絶縁体１０５、絶縁体１１０、絶縁体１３０（又は、絶縁体１３０＿１、絶縁体１３０＿２）、及び絶縁体１６０などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。 The
また、絶縁体１０２及び絶縁体１７８には、水素や水などの不純物、及び酸素に対してバリア性の高い絶縁体を用いることが好ましい。当該絶縁体を絶縁体１０２及び絶縁体１７８に用いることで、絶縁体１０２（絶縁体１７８）の下側（上側）から、トランジスタ１０、トランジスタ１１、トランジスタ１２、又はトランジスタ１３中に、水素や水などの不純物が混入するのを抑制することができる。また、トランジスタ１０、トランジスタ１１、トランジスタ１２、又はトランジスタ１３中の酸素が、絶縁体１０２（絶縁体１７８）の下側（上側）に拡散するのを抑制することができる。当該絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、又はタンタルを含む絶縁体を、単層又は積層で用いることが好ましい。 It is preferable that the
また、例えば、当該絶縁体としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、又は酸化タンタルなどの金属酸化物、窒化酸化シリコン又は窒化シリコンなどを用いればよい。なお、当該絶縁体は、酸化アルミニウム又は酸化ハフニウムなどを有することが好ましい。 Further, for example, as the insulator, a metal oxide such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or tantalum oxide, silicon nitride oxide, or Silicon nitride or the like may be used. Note that the insulator preferably contains aluminum oxide, hafnium oxide, or the like.
〔導電体〕
導電体１２０（又は、導電体１２０＿１、導電体１２０＿２）、導電体１４０（又は、導電体１４０＿１、導電体１４０＿２）、導電体１８５（又は、導電体１８５＿１、導電体１８５＿２）、導電体１９０（又は、導電体１９０＿１、導電体１９０＿２）、導電体１９５（又は、導電体１９５＿１、導電体１９５＿２）、導電体２００（又は、導電体２００＿１、導電体２００＿２）、及び導電体１７０としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。〔conductor〕
The conductor 120 (or the conductor 120_1 and the conductor 120_2), the conductor 140 (or the conductor 140_1 and the conductor 140_2), the conductor 185 (or the conductor 185_1 and the conductor 185_2), and the conductor 190 (or , The conductor 190_1, the conductor 190_2), the conductor 195 (or the conductor 195_1, the conductor 195_2), the conductor 200 (or the conductor 200_1, the conductor 200_2), and the
また、上記導電体、特に、導電体１７０として、酸化物１５０（又は、酸化物１５０＿１、酸化物１５０＿２）に適用可能な金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物１５０（又は、酸化物１５０＿１、酸化物１５０＿２）に含まれる水素を捕獲することができる場合がある。又は、外方の絶縁体などから混入する水素を捕獲することができる場合がある。 In addition, a conductive material containing oxygen and a metal element included in a metal oxide applicable to the oxide 150 (or the oxide 150_1 and the oxide 150_2) may be used for the conductor, particularly, the
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。 Alternatively, a plurality of conductive layers formed using the above materials may be stacked. For example, a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined may be employed. Further, a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed. Further, a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be used.
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。 Note that in the case where an oxide is used for a channel formation region of the transistor, a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined is preferably used as a gate electrode. In this case, a conductive material containing oxygen is preferably provided on the channel formation region side. By providing a conductive material containing oxygen on the channel formation region side, oxygen released from the conductive material is easily supplied to the channel formation region.
なお、導電体１８５（又は、導電体１８５＿１、導電体１８５＿２）、導電体１９０（又は、導電体１９０＿１、導電体１９０＿２）、導電体１９５（又は、導電体１９５＿１、導電体１９５＿２）、及び導電体２００（又は、導電体２００＿１、導電体２００＿２）としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン、窒化チタン、窒化タンタルなどの導電性バリア膜を組み合わせて用いてもよい。 Note that the conductor 185 (or the conductor 185_1, the conductor 185_2), the conductor 190 (or the conductor 190_1, the conductor 190_2), the conductor 195 (or the conductor 195_1, the conductor 195_2), and the conductor As the conductor 200 (or the conductor 200_1 and the conductor 200_2), for example, a conductive material having a high filling property such as tungsten or polysilicon may be used. Alternatively, a conductive material having a high embedding property and a conductive barrier film such as titanium, titanium nitride, or tantalum nitride may be used in combination.
〔酸化物〕
酸化物１５０（又は、酸化物１５０＿１、酸化物１５０＿２）としては、金属酸化物を用いることが好ましい。ただし、酸化物１５０の代わりに、半導体材料として、シリコン（歪シリコン含む。）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は有機半導体などを用いても構わない場合がある。以下では、本発明の一態様に係る酸化物１５０（又は、酸化物１５０＿１、酸化物１５０＿２）に用いることが好ましい、金属酸化物について説明する。(Oxide)
As the oxide 150 (or the oxide 150_1 and the oxide 150_2), a metal oxide is preferably used. Note that instead of the
金属酸化物は、少なくともインジウム又は亜鉛を含むことが好ましい。特に、インジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。 The metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition, it is preferable that aluminum, gallium, yttrium, tin, or the like be contained in addition thereto. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and the like may be contained.
ここでは、金属酸化物が、インジウム、元素Ｍ及び亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズなどとする。その他の元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。 Here, the case where the metal oxide is InMZnO containing indium, the element M, and zinc is considered. Note that the element M is aluminum, gallium, yttrium, tin, or the like. Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and the like. However, in some cases, a combination of a plurality of the aforementioned elements may be used as the element M.
上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、良好な信頼性を有するトランジスタを実現することができる。 With the use of the above metal oxide for a channel formation region of a transistor, a transistor with high field-effect mobility can be realized. Further, a transistor having excellent reliability can be realized.
金属酸化物を用いたチャネル形成領域に用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。 A transistor used for a channel formation region using a metal oxide has extremely low leakage current in a non-conduction state; therefore, a semiconductor device with low power consumption can be provided. In addition, since a metal oxide can be formed by a sputtering method or the like, it can be used for a transistor included in a highly integrated semiconductor device.
また、トランジスタのチャネル形成領域には、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くするためには、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。It is preferable that a metal oxide having a low carrier density be used for a channel formation region of the transistor. In order to reduce the carrier density of the metal oxide film, the impurity concentration in the metal oxide film may be reduced and the defect state density may be reduced. In this specification and the like, a low impurity concentration and a low density of defect states are referred to as high-purity intrinsic or substantially high-purity intrinsic. For example, the metal oxide has a carrier density of less than 8 × 10 11 / cm 3 , preferably less than 1 × 10 11 / cm 3 , more preferably less than 1 × 10 10 / cm 3 , and 1 × 10 −9 / cm 3. cm 3 or more.
また、高純度真性又は実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。 In addition, a highly purified intrinsic or substantially highly purified intrinsic metal oxide film has a low density of defect states, so that the density of trap states may be low.
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。 Further, the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in a metal oxide with a high trap state density may have unstable electric characteristics in some cases.
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。 Therefore, in order to stabilize the electric characteristics of the transistor, it is effective to reduce the impurity concentration in the metal oxide. In order to reduce the impurity concentration in the metal oxide, it is preferable to reduce the impurity concentration in an adjacent film. Examples of the impurities include hydrogen, nitrogen, an alkali metal, an alkaline earth metal, iron, nickel, and silicon.
ここで、金属酸化物中における各不純物の影響について説明する。 Here, the influence of each impurity in the metal oxide will be described.
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。When silicon or carbon, which is one of Group 14 elements, is included in the metal oxide, a defect level is formed in the metal oxide. For this reason, the concentration of silicon or carbon in the metal oxide and the concentration of silicon or carbon near the interface with the metal oxide (the concentration obtained by secondary ion mass spectrometry (SIMS)) are set to 2 × 10 18 atoms / cm 3 or less, preferably 2 × 10 17 atoms / cm 3 or less.
また、金属酸化物にアルカリ金属又はアルカリ土類金属が含まれると、当該金属が金属酸化物中に欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属又はアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタは、ノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。Further, when an alkali metal or an alkaline earth metal is contained in a metal oxide, the metal may form a defect level in the metal oxide and generate carriers in some cases. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to have normally-on characteristics. For this reason, it is preferable to reduce the concentration of the alkali metal or alkaline earth metal in the metal oxide. Specifically, the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 × 10 18 atoms / cm 3 or less, preferably 2 × 10 16 atoms / cm 3 or less.
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタは、ノーマリーオン特性となりやすい。したがって、当該金属酸化物において、窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。In addition, when nitrogen is contained in the metal oxide, electrons serving as carriers are generated, the carrier density is increased, and the metal oxide is easily made n-type. As a result, a transistor in which a metal oxide containing nitrogen is used for a channel formation region is likely to have normally-on characteristics. Therefore, in the metal oxide, it is preferable that nitrogen is reduced as much as possible. For example, the nitrogen concentration in the metal oxide is less than 5 × 10 19 atoms / cm 3 , preferably 5 × 10 18 atoms / cm 3 or less, more preferably 1 × 10 18 atoms / cm 3 or less in SIMS. Preferably, it is 5 × 10 17 atoms / cm 3 or less.
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタは、ノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。In addition, hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen vacancy. When hydrogen enters the oxygen vacancy, electrons serving as carriers are generated in some cases. Further, part of hydrogen may bond with oxygen which is bonded to a metal atom to generate an electron serving as a carrier. Therefore, a transistor including a metal oxide containing hydrogen for a channel formation region is likely to have normally-on characteristics. Therefore, it is preferable that hydrogen in the metal oxide is reduced as much as possible. Specifically, in the metal oxide, the hydrogen concentration obtained by SIMS is less than 1 × 10 20 atoms / cm 3 , preferably less than 1 × 10 19 atoms / cm 3 , more preferably 5 × 10 18 atoms /
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。 When a metal oxide with sufficiently reduced impurities is used for a channel formation region of a transistor, stable electric characteristics can be provided.
以下では、ＣＡＣ−ＯＳについて詳細に説明する。ＣＡＣ−ＯＳは、本発明の一態様に係るトランジスタの金属酸化物が有することのできる機能、又は材料構成の一例である。 Hereinafter, the CAC-OS will be described in detail. The CAC-OS is an example of a function or a material structure of the metal oxide of the transistor of one embodiment of the present invention.
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、１つあるいはそれ以上の金属元素が偏在し、当該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。 The CAC-OS is, for example, one structure of a material in which an element included in a metal oxide is unevenly distributed in a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or a size in the vicinity thereof. Note that in the following, one or more metal elements are unevenly distributed in the metal oxide, and the region including the metal element has a size of 0.5 nm to 10 nm, preferably 1 nm to 2 nm, or a size in the vicinity thereof. The state mixed in is also referred to as a mosaic shape or a patch shape.
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、又はインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、又はガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、又はＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。For example, CAC-OS in an In-Ga-Zn oxide (an In-Ga-Zn oxide may be particularly referred to as CAC-IGZO among CAC-OSs) is an indium oxide (hereinafter referred to as InO). X1 (X1 is greater real than 0) and.), or indium zinc oxide (hereinafter, in X2 Zn Y2 O Z2 ( X2, Y2, and Z2 is larger real than 0) and a.), gallium An oxide (hereinafter, referred to as GaO X3 (X3 is a real number larger than 0)) or gallium zinc oxide (hereinafter, Ga X4 Zn Y4 O Z4 (X4, Y4, and Z4 are real numbers larger than 0)) and to.) and the like, the material becomes mosaic by separate into, mosaic InO X1, or in X2 Zn Y2 O Z2 is configured uniformly distributed in the film (hereinafter, cloud Also referred to.) A.
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。That is, the CAC-OS is a composite metal oxide having a structure in which a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are mixed. Note that in this specification, for example, it is assumed that the atomic ratio of In to the element M in the first region is larger than the atomic ratio of In to the element M in the second region. It is assumed that the In concentration is higher than that of the region No. 2.
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、又はＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。Note that IGZO is a common name and may refer to one compound of In, Ga, Zn, and O. Representative examples are represented by
上記結晶性の化合物は、単結晶構造、多結晶構造、又はＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。 The above crystalline compound has a single crystal structure, a polycrystal structure, or a CAAC structure. Note that the CAAC structure is a crystal structure in which a plurality of IGZO nanocrystals have a c-axis orientation and are connected without being oriented in the ab plane.
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。 On the other hand, CAC-OS relates to a material configuration of a metal oxide. The CAC-OS is a material composition including In, Ga, Zn, and O, a region which is observed as a nanoparticle mainly containing Ga as a part and a nanoparticle mainly containing In as a part. A region observed in a shape means a configuration in which each region is randomly dispersed in a mosaic shape. Therefore, in the CAC-OS, the crystal structure is a secondary element.
なお、ＣＡＣ−ＯＳに、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。 Note that the CAC-OS does not include a stacked structure of two or more kinds of films having different compositions. For example, a structure including two layers of a film mainly containing In and a film mainly containing Ga is not included.
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とは、明確な境界を観察することが難しい場合がある。Note that in some cases, it is difficult to observe a clear boundary between a region containing GaO X3 as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component.
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に当該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。 Instead of gallium, aluminum, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or magnesium, etc. In the case where one kind or plural kinds are included, the CAC-OS has a part which is observed as a nanoparticle mainly including the metal element and a part where the nanoparticle mainly includes In. Are randomly dispersed in a mosaic pattern.
ＣＡＣ−ＯＳは、例えば、基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的には、アルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか１つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば、酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とする。 The CAC-OS can be formed by, for example, a sputtering method under conditions in which the substrate is not heated intentionally. In the case where the CAC-OS is formed by a sputtering method, one or more selected from an inert gas (typically, argon), an oxygen gas, and a nitrogen gas are used as a deposition gas. I just need. Further, it is preferable that the flow rate ratio of the oxygen gas to the total flow rate of the film formation gas at the time of film formation is as low as possible.
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法の１つであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、及びｃ軸方向の配向は見られないことがわかる。 The CAC-OS is characterized in that a clear peak is not observed when measured using a θ / 2θ scan by an Out-of-plane method, which is one of X-ray diffraction (XRD) measurement methods. Having. That is, from the X-ray diffraction, it is understood that the orientation in the a-b plane direction and the c-axis direction of the measurement region is not observed.
また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、当該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。 In an electron beam diffraction pattern obtained by irradiating an electron beam having a probe diameter of 1 nm (also referred to as a nanobeam electron beam), the CAC-OS includes a ring-shaped region having high luminance and a plurality of ring regions. Bright spots are observed. Therefore, the electron diffraction pattern shows that the crystal structure of the CAC-OS has an nc (nano-crystal) structure having no orientation in a planar direction and a cross-sectional direction.
また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。In addition, for example, in a CAC-OS in an In-Ga-Zn oxide, GaO X3 is a main component by EDX mapping acquired using energy dispersive X-ray spectroscopy (EDX). It can be confirmed that the region and the region containing In X2 Zn Y2 O Z2 or InO X1 as a main component are unevenly distributed and mixed.
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。The CAC-OS has a different structure from an IGZO compound in which metal elements are uniformly distributed, and has different properties from the IGZO compound. That is, the CAC-OS is phase-separated into a region containing GaO X3 or the like as a main component and a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component. Has a mosaic structure.
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、当該金属酸化物を用いたトランジスタは、高い電界効果移動度を実現できる。Here, a region in which In X2 Zn Y2 O Z2 or InO X1 is a main component is a region having higher conductivity than a region in which GaO X3 or the like is a main component. In other words, the conductivity as a metal oxide is exhibited by the flow of carriers in a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component. Therefore, a region including In X2 Zn Y2 O Z2 or InO X1 as a main component is distributed in a cloud shape in the metal oxide, so that the transistor including the metal oxide has high field-effect mobility. it can.
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、金属酸化物中に分布することで、当該金属酸化物を用いたトランジスタは、リーク電流を抑制し、良好なスイッチング動作を実現できる。On the other hand, a region containing GaO X3 or the like as a main component is a region having a higher insulating property than a region containing In X2 Zn Y2 O Z2 or InO X1 as a main component. In other words, a region in which GaO X3 or the like is a main component is distributed in the metal oxide, so that a transistor including the metal oxide can suppress leakage current and achieve favorable switching operation.
したがって、ＣＡＣ−ＯＳをトランジスタなどの半導体素子に用いた場合、ＩｎＸ２ＺｎＹ２ＯＺ２、又はＩｎＯＸ１に起因する導電性と、ＧａＯＸ３などに起因する絶縁性とが、相補的に作用することにより、高いオン電流と低いオフ電流の双方を実現することができる。Therefore, when the CAC-OS is used for a semiconductor element such as a transistor, the conductivity caused by In X2 Zn Y2 O Z2 or InO X1 and the insulating property caused by GaO X3 and the like act complementarily. Thereby, both a high on-current and a low off-current can be realized.
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、プロセッサ、電子機器などの様々な半導体装置に用いることが最適である。 A semiconductor element using the CAC-OS has high reliability. Therefore, the CAC-OS is optimally used for various semiconductor devices such as a display device, a light-emitting device, a lighting device, a power storage device, a storage device, an imaging device, a processor, and electronic devices.
＜半導体装置の作製方法＞
以下では、本発明の一態様に係るトランジスタ１０を有する半導体装置の作製方法について、その一例を図５乃至図１０を用いて説明する。図５乃至図１０において、各図の（Ａ）は、トランジスタ１０を有する半導体装置の上面図である。また、各図の（Ｂ）は、各図の（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、各図の（Ｃ）は、各図の（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、以下で説明するトランジスタ１０を有する半導体装置の作製方法において、当該半導体装置に適用できる各構成要素（基板、絶縁体、導電体、酸化物など）の具体的な材料については、＜半導体装置の構成要素＞で説明した内容を参酌できるものとする。<Method for Manufacturing Semiconductor Device>
Hereinafter, an example of a method for manufacturing a semiconductor device including the transistor 10 according to one embodiment of the present invention will be described with reference to FIGS. FIGS. 5A to 10A are top views of a semiconductor device including the transistor 10. (B) of each drawing is a cross-sectional view of a portion indicated by a dashed line A1-A2 in (A) of each drawing. Further, (C) of each drawing is a cross-sectional view of a portion indicated by a one-dot chain line of A3-A4 in (A) of each drawing. Note that in the method for manufacturing a semiconductor device including the transistor 10 described below, specific materials of components (such as a substrate, an insulator, a conductor, and an oxide) which can be applied to the semiconductor device are described in <Semiconductor Devices. Components described above> can be referred to.
まず、基板（図示しない。）を準備する。 First, a substrate (not shown) is prepared.
次に、当該基板上に絶縁体１００を成膜する。絶縁体１００の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。 Next, the
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに、用いる原料ガスによって、金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。 Note that the CVD method can be classified into a plasma enhanced CVD (PECVD) method using plasma, a thermal CVD (TCVD) method using heat, an optical CVD (Photo CVD) method using light, and the like. . Further, the method can be classified into a metal CVD (MCVD) method and an organic metal CVD (MOCVD) method depending on a source gas used.
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 In the plasma CVD method, a high-quality film can be obtained at a relatively low temperature. Further, the thermal CVD method is a film formation method capable of reducing plasma damage to an object to be processed because plasma is not used. For example, a wiring, an electrode, an element (eg, a transistor or a capacitor) included in a semiconductor device may be charged up by receiving charge from plasma. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the semiconductor device. On the other hand, in the case of a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased. Further, in the thermal CVD method, a plasma film having few defects can be obtained because plasma damage does not occur during film formation.
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。 The ALD method is also a film formation method capable of reducing plasma damage to an object to be processed. Also, in the ALD method, a plasma film having few defects can be obtained because plasma damage does not occur during film formation.
ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。 The CVD method and the ALD method are different from a film formation method in which particles emitted from a target or the like are deposited, and are a film formation method in which a film is formed by a reaction on the surface of an object to be processed. Therefore, the film formation method is less affected by the shape of the object to be processed and has good step coverage. In particular, the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio. However, since the ALD method has a relatively low film formation rate, it may be preferable to use the ALD method in combination with another film formation method such as a CVD method with a high film formation rate.
ＣＶＤ法及びＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法及びＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法及びＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合のような搬送や圧力調整にかかる時間を必要としない分、成膜にかかる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。 In the CVD method and the ALD method, the composition of the obtained film can be controlled by the flow ratio of the source gas. For example, in the CVD method and the ALD method, a film having an arbitrary composition can be formed depending on a flow rate ratio of a source gas. Further, for example, in the CVD method and the ALD method, a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film. When film formation is performed while changing the flow ratio of the source gas, the time required for film formation is shortened by the time required for transport and pressure adjustment, which is required when film formation is performed using a plurality of film formation chambers. be able to. Therefore, the productivity of the semiconductor device may be improved in some cases.
本実施の形態では、絶縁体１００として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体１００としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。 In this embodiment, silicon oxide is formed as the
次に、絶縁体１００上に絶縁体１０２を成膜する。絶縁体１０２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体１０２として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体１０２は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。又は、ＡＬＤ法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。 Next, the
次に、絶縁体１０２上に絶縁体１０５を成膜する。絶縁体１０５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体１０５として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体１０５としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。 Next, an
次に、絶縁体１０５に、絶縁体１０２に達する開口を形成する。ここで、開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成にはウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。また、絶縁体１０２は、絶縁体１０５をエッチングして開口を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、開口を形成する絶縁体１０５に酸化シリコン膜を用いる場合は、絶縁体１０２は窒化シリコン膜、酸化アルミニウム膜、又は酸化ハフニウム膜を用いるとよい。 Next, an opening reaching the
開口の形成後に、導電体１８５となる導電体を成膜する。ここで、導電体１８５は、酸素の透過を抑制する機能を有する導電体１８５ａ（図示しない。）と、導電体１８５ａよりも導電率の高い導電体１８５ｂ（図示しない。）とからなる、積層構造とすることが好ましい。 After formation of the opening, a conductor to be the
導電体１８５ａとなる導電体は、酸素の透過を抑制する機能を有する導電性材料を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。又は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体１８５ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。 The conductor serving as the conductor 185a preferably includes a conductive material having a function of suppressing transmission of oxygen. For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, and a molybdenum tungsten alloy can be used. The conductor to be the conductor 185a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
本実施の形態では、導電体１８５ａとなる導電体として、スパッタリング法によって窒化タンタル、又は窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体１８５ａとなる導電体として、このような金属窒化物を用いることにより、後述する導電体１８５ｂに銅など拡散しやすい金属を用いても、当該金属が導電体１８５ａから外に拡散するのを防ぐことができる。 In this embodiment, as a conductor to be the conductor 185a, tantalum nitride or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method. By using such a metal nitride as the conductor to be the conductor 185a, even if a metal such as copper which is easily diffused is used for the conductor 185b to be described later, the metal is prevented from diffusing out of the conductor 185a. Can be prevented.
次に、導電体１８５ａとなる導電体上に、導電体１８５ｂとなる導電体を成膜する。導電体１８５ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体１８５ｂとなる導電体として、銅などの低抵抗導電性材料を成膜する。 Next, a conductor to be the conductor 185b is formed over the conductor to be the conductor 185a. The conductor formed to be the conductor 185b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, a low-resistance conductive material such as copper is formed as a conductor to be the conductor 185b.
次に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、導電体１８５ａとなる導電体、及び、導電体１８５ｂとなる導電体の一部を除去し、絶縁体１０５を露出する。その結果、開口部のみに、導電体１８５ａとなる導電体、及び、導電体１８５ｂとなる導電体が残存する。これにより、上面が平坦な、導電体１８５ａ及び導電体１８５ｂからなる導電体１８５を形成することができる（図５参照。）。なお、当該ＣＭＰ処理により、絶縁体１０５の一部が除去される場合がある。 Next, by performing chemical mechanical polishing (CMP), a part of the conductor to be the conductor 185a and part of the conductor to be the conductor 185b are removed, so that the
次に、絶縁体１０５及び導電体１８５上に絶縁体１１０を成膜する。絶縁体１１０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体１１０として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体１１０としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。 Next, the
ここで、第１の加熱処理を行ってもよい。第１の加熱処理は、例えば、２５０℃以上６５０℃以下で行えばよい。第１の加熱処理は、窒素ガス若しくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上若しくは１０％以上含む雰囲気で行うことが好ましい。第１の加熱処理は減圧状態で行ってもよい。又は、第１の加熱処理は、窒素ガス又は不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、絶縁体１１０及び絶縁体１０５に含まれる水素や水などの不純物を低減させることなどができる。又は、第１の加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えば、マイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。又は、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることにより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率良く絶縁体１１０及び絶縁体１０５内に導くことができる。又は、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために、酸素を含むプラズマ処理を行ってもよい。 Here, first heat treatment may be performed. The first heat treatment may be performed at, for example, 250 ° C. or higher and 650 ° C. or lower. The first heat treatment is preferably performed in an atmosphere of a nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. The first heat treatment may be performed under reduced pressure. Alternatively, in the first heat treatment, heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, and then heat treatment is performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to supplement desorbed oxygen. May be performed. By the first heat treatment, impurities such as hydrogen and water contained in the
次に、絶縁体１１０に、導電体１８５に達する開口を形成する。開口の形成はウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。 Next, an opening reaching the
開口の形成後に、導電体１９０となる導電体を成膜する。ここで、導電体１９０は、酸素の透過を抑制する機能を有する導電体１９０ａ（図示しない。）と、これよりも導電率の高い導電体１９０ｂ（図示しない。）とからなる、積層構造とすることが好ましい。 After the formation of the opening, a conductor to be the
導電体１９０ａとなる導電体は、酸素の透過を抑制する機能を有する導電性材料を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。又は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体１９０ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。 The conductor serving as the conductor 190a preferably contains a conductive material having a function of suppressing transmission of oxygen. For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, and a molybdenum tungsten alloy can be used. The conductor to be the conductor 190a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
本実施の形態では、導電体１９０ａとなる導電体として、スパッタリング法によって窒化タンタルを成膜する。 In this embodiment, tantalum nitride is formed by a sputtering method as a conductor to be the conductor 190a.
次に、導電体１９０ａとなる導電体上に、導電体１９０ｂとなる導電体を成膜する。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。 Next, a conductor to be the conductor 190b is formed over the conductor to be the conductor 190a. The conductor can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
本実施の形態では、導電体１９０ｂとなる導電体として、ＡＬＤ法によって窒化チタンを成膜し、当該窒化チタン上にＣＶＤ法によってタングステンを成膜する。 In this embodiment, as the conductor to be the conductor 190b, titanium nitride is formed by an ALD method, and tungsten is formed over the titanium nitride by a CVD method.
次に、ＣＭＰ処理を行うことで、導電体１９０ａとなる導電体、及び、導電体１９０ｂとなる導電体の一部を除去し、絶縁体１１０を露出する。その結果、開口部のみに、導電体１９０ａとなる導電体、及び、導電体１９０ｂとなる導電体が残存する。これにより、上面が平坦な、導電体１９０ａ及び導電体１９０ｂからなる導電体１９０を形成することができる（図５参照。）。なお、当該ＣＭＰ処理により、絶縁体１１０の一部が除去される場合がある。 Next, by performing CMP treatment, a part of the conductor to be the conductor 190a and a part of the conductor to be the conductor 190b are removed, so that the
次に、絶縁体１１０及び導電体１９０上に導電体１２０ａを成膜する。導電体１２０ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。導電体１２０ａとして、例えば、窒化タンタル、タングステン、窒化チタンなどの導電体を用いることができる。又は、例えば、タングステンを成膜し、当該タングステン上に、窒化チタンや窒化タンタル等の酸素の透過を抑制する機能を有する導電体を成膜する構成としてもよい。当該構成とすることで、導電体１２０ａの上側から混入した酸素によってタングステンが酸化し、電気抵抗値が増加するのを抑制することができる。 Next, the
又は、導電体１２０ａとして、導電性を有する酸化物、例えば、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物、又は窒素を含むインジウムガリウム亜鉛酸化物を成膜し、当該酸化物上に、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料、又は、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを成膜する構成としてもよい。 Alternatively, as the
当該酸化物は、酸化物１５０中の水素を吸収、及び外方から拡散してくる水素を捕獲する機能を有する場合があり、トランジスタ１０の電気特性及び信頼性が向上することがある。又は、当該酸化物の代わりにチタンを用いても、同様の機能を有する場合がある。 The oxide may have a function of absorbing hydrogen in the
本実施の形態では、導電体１２０ａとして、スパッタリング法によってタングステンを成膜する。 In this embodiment, tungsten is formed as the
次に、導電体１２０ａ上に絶縁体１３０ａを成膜する。絶縁体１３０ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体１３０ａとして、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体１３０ａとしては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。 Next, the
ここで、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理の条件を用いることができる。当該加熱処理により、絶縁体１３０ａに含まれる水素や水などの不純物を低減させることができる。また、絶縁体１３０ａ中に酸素を供給することができる。 Here, a second heat treatment may be performed. For the second heat treatment, the conditions of the first heat treatment can be used. By the heat treatment, impurities such as hydrogen and water contained in the
又は、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、絶縁体１３０ａ中に酸素を供給してもよい。 Alternatively, by using an ion implantation method in which an ionized source gas is added by mass separation, an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like, May be supplied with oxygen.
上述した加熱処理、又はイオン注入法などによって、絶縁体１３０ａは過剰酸素を有することができる。当該過剰酸素は、後の熱処理などによって酸化物１５０中に供給され、トランジスタ１０の電気特性及び信頼性が向上することがある。 The
次に、絶縁体１３０ａ上に導電体１４０ａを成膜する（図６参照。）。導電体１４０ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。導電体１４０ａとして、例えば、窒化タンタル、タングステン、窒化チタンなどの導電体を用いることができる。又は、例えば、窒化チタンや窒化タンタル等の酸素の透過を抑制する機能を有する導電体を成膜し、当該導電体上にタングステンを成膜する構成としてもよい。当該構成とすることで、導電体１４０ａの下側から混入した酸素によってタングステンが酸化し、電気抵抗値が増加するのを抑制することができる。 Next, a
又は、導電体１４０ａとして、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料、又は、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを成膜し、この上に、導電性を有する酸化物、例えば、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物、又は窒素を含むインジウムガリウム亜鉛酸化物を成膜する構成としてもよい。 Alternatively, as the
当該酸化物は、酸化物１５０中の水素を吸収、及び外方から拡散してくる水素を捕獲する機能を有する場合があり、トランジスタ１０の電気特性及び信頼性が向上することがある。又は、当該酸化物の代わりにチタンを用いても、同様の機能を有する場合がある。 The oxide may have a function of absorbing hydrogen in the
本実施の形態では、導電体１４０ａとして、スパッタリング法によってタングステンを成膜する。 In this embodiment, a tungsten film is formed as the
次に、リソグラフィー法などを用いて、導電体１２０ａ、絶縁体１３０ａ、及び導電体１４０ａを加工し、導電体１９０と重なる領域を有するように、絶縁体１１０上に導電体１２０ｂ、絶縁体１３０ｂ、及び導電体１４０ｂを形成する（図７参照。）。当該形成には、ドライエッチング法やウエットエッチング法を用いることができるが、特に、ドライエッチング法は、微細形状の加工に適しており好ましい。当該加工により、絶縁体１１０の一部が除去される場合がある。 Next, the
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去又は残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで、導電体、半導体又は絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いてレジストを露光することで、レジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば、水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、又はウエットエッチング処理後にドライエッチング処理を行う、などの方法で、除去することができる。 In the lithography method, first, a resist is exposed through a mask. Next, a resist mask is formed by removing or leaving the exposed region using a developing solution. Next, by performing an etching treatment through the resist mask, a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape. For example, a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like. Alternatively, a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens to perform exposure. Further, an electron beam or an ion beam may be used instead of the above-described light. In the case where an electron beam or an ion beam is used, since writing is performed directly on the resist, the mask for resist exposure described above is not required. Note that the resist mask is removed by a method such as performing dry etching such as ashing, performing wet etching, performing wet etching after dry etching, or performing dry etching after wet etching. Can be.
また、レジストマスクの代わりに、絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体１４０ａ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体１２０ａ、絶縁体１３０ａ、及び導電体１４０ａのエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。導電体１２０ａ、絶縁体１３０ａ、及び導電体１４０ａのエッチング後に、ハードマスクをエッチング法により除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。 Further, a hard mask made of an insulator or a conductor may be used instead of the resist mask. In the case of using a hard mask, an insulating film or a conductive film serving as a hard mask material is formed over the
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。又は平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。又は高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。 As the dry etching apparatus, a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used. The capacitively coupled plasma etching apparatus having the parallel plate type electrode may be configured to apply a high frequency power to one of the parallel plate type electrodes. Alternatively, a configuration in which a plurality of different high-frequency power sources are applied to one of the parallel plate electrodes may be employed. Alternatively, a configuration in which a high-frequency power source having the same frequency is applied to each of the parallel plate electrodes may be used. Alternatively, a configuration may be employed in which high-frequency power sources having different frequencies are applied to the respective parallel plate electrodes. Alternatively, a dry etching apparatus having a high-density plasma source can be used. As a dry etching apparatus having a high-density plasma source, for example, an inductively coupled plasma (ICP) etching apparatus or the like can be used.
なお、上記ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が、導電体１２０ｂ、絶縁体１３０ｂ、及び導電体１４０ｂなどの表面又は内部に付着又は拡散することがある。不純物としては、例えば、フッ素又は塩素などがある。 Note that by performing the above-described treatment such as dry etching, impurities due to an etching gas or the like may be attached or diffused to the surface or the inside of the
上記の不純物などを除去するために、洗浄を行ってもよい。洗浄方法としては、洗浄液などを用いたウエット洗浄、プラズマを用いたプラズマ処理、又は熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。 Cleaning may be performed to remove the above impurities and the like. Examples of the cleaning method include wet cleaning using a cleaning liquid or the like, plasma processing using plasma, cleaning by heat treatment, and the like, and the above cleaning may be appropriately combined.
ウエット洗浄としては、シュウ酸、リン酸又はフッ化水素酸などを炭酸水又は純水で希釈した水溶液を用いて洗浄処理を行ってもよい。又は、純水又は炭酸水を用いた超音波洗浄を行ってもよい。 As the wet cleaning, a cleaning treatment may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water. Alternatively, ultrasonic cleaning using pure water or carbonated water may be performed.
次に、絶縁体１１０、導電体１２０ｂ、絶縁体１３０ｂ、及び導電体１４０ｂ上に絶縁体１７５を成膜する。絶縁体１７５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体１７５として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体１７５としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。 Next, the
次に、絶縁体１７５の一部を除去することで、絶縁体１７５の上面を平坦化する（図８参照。）。当該平坦化は、ＣＭＰ処理やドライエッチング処理などで行うことができる。本実施の形態では、ＣＭＰ処理によって絶縁体１７５の上面を平坦化する。当該平坦化処理後の絶縁体１７５の上面は、導電体１４０ｂの上面よりも上に位置することが好ましい。なお、絶縁体１７５の成膜後の上面が平坦性を有している場合は、上記平坦化処理を行わなくてもよい場合がある。 Next, the top surface of the
ここで、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理の条件を用いることができる。当該加熱処理により、絶縁体１７５に含まれる水素や水などの不純物を低減させることができる。また、絶縁体１７５中に酸素を供給することができる。 Here, third heat treatment may be performed. For the third heat treatment, the conditions of the first heat treatment can be used. By the heat treatment, impurities such as hydrogen and water contained in the
次に、絶縁体１７５、導電体１４０ｂ、絶縁体１３０ｂ、及び導電体１２０ｂをリソグラフィー法により加工し、絶縁体１１０の上面に達する開口１４５、導電体１２０、絶縁体１３０、及び導電体１４０を形成する（図９参照。）。リソグラフィー法におけるレジスト露光は、マスクを介して、例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ光などを用いて行ってもよいし、液浸技術を用いて行ってもよい。また、マスクを介さずに、電子ビームやイオンビームでレジスト上に直接パターン描画を行う方法を用いてもよい。電子ビームやイオンビームを用いる露光は、上記の光を用いる露光よりも微細なパターンをレジスト上に描画できるため、微細加工に好適である。本実施の形態では、電子ビームを用いてレジスト露光を行う。 Next, the
リソグラフィー法におけるエッチング処理としては、ドライエッチング法やウエットエッチング法を用いることができる。本実施の形態では、上述した電子ビームによるレジスト露光、及び現像後に、ドライエッチング法を用いて、絶縁体１７５、導電体１４０ｂ、絶縁体１３０ｂ、及び導電体１２０ｂのエッチングを行う。なお、当該エッチング処理によって形成される開口１４５は、その内壁（側面）が、基板面に対して略垂直に形成されることが好ましい。開口１４５の内壁（側面）が、基板面に対して垂直に近い角度で形成されるほど、トランジスタ１０の微細化を図ることができる。なお、当該エッチング処理により、絶縁体１１０の一部が除去される場合がある。 As an etching treatment in the lithography method, a dry etching method or a wet etching method can be used. In this embodiment, the
次に、開口１４５の内壁及び絶縁体１７５上に、酸化物１５０となる酸化物を成膜する。酸化物１５０となる酸化物の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。 Next, an oxide to be the
例えば、酸化物１５０となる酸化物をスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、又は、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化物中の過剰酸素を増やすことができる。また、上記酸化物をスパッタリング法によって成膜する場合は、上述したＩｎ−Ｍ−Ｚｎ酸化物のターゲットを用いることができる。 For example, in the case where an oxide to be the
また、酸化物１５０となる酸化物をスパッタリング法によって成膜する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の金属酸化物が形成される。酸素欠乏型の金属酸化物をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。 In the case where an oxide to be the
本実施の形態では、酸化物１５０となる酸化物として、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて成膜する。なお、酸化物１５０となる酸化物は、成膜条件、及び原子数比を適宜選択することで、トランジスタ１０の酸化物１５０に求める特性に合わせて成膜するとよい。 In this embodiment, as the oxide to be the
なお、上述したように、酸化物１５０は、２層以上の積層構造であってもよい。例えば、酸化物１５０が、下から酸化物１５０ａ（図示しない。）と、酸化物１５０ｂ（図示しない。）からなる２層構造である場合、酸化物１５０ａとなる酸化物は、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すればよい。そして、酸化物１５０ｂとなる酸化物は、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、スパッタリングガスに含まれる酸素の割合を７０％以上、好ましくは８０％以上、より好ましくは１００％として成膜すればよい。酸化物１５０が当該構成である場合、主として、酸化物１５０ａが、トランジスタ１０のチャネル形成領域として機能する。酸化物１５０を当該構成とすることで、酸化物１５０ｂとなる酸化物に含まれる酸素を、第４の加熱処理などで、酸化物１５０ａとなる酸化物に供給することができる。なお、第４の加熱処理は、酸化物１５０ｂとなる酸化物の成膜後に行うことが好ましい。加熱処理の条件としては、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行うことが好ましい。 Note that as described above, the
または、例えば、酸化物１５０が、下から酸化物１５０ａ（図示しない。）、酸化物１５０ｂ（図示しない。）からなる２層構造である場合、酸化物１５０ａとなる酸化物は、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、スパッタリングガスに含まれる酸素の割合を７０％以上、好ましくは８０％以上、より好ましくは１００％として成膜すればよい。そして、酸化物１５０ｂとなる酸化物は、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すればよい。酸化物１５０が当該構成である場合、主として、酸化物１５０ｂが、トランジスタ１０のチャネル形成領域として機能する。酸化物１５０を当該構成とすることで、酸化物１５０ａとなる酸化物に含まれる酸素を、第４の加熱処理などで、酸化物１５０ｂとなる酸化物に供給することができる。 Alternatively, for example, in the case where the
また、酸化物１５０が、下から酸化物１５０ａ、酸化物１５０ｂ、及び酸化物１５０ｃ（図示しない。）からなる３層構造である場合、酸化物１５０ａとなる酸化物及び酸化物１５０ｂとなる酸化物は、上述の条件で成膜し、酸化物１５０ｃとなる酸化物は、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて、スパッタリングガスに含まれる酸素の割合を７０％以上、好ましくは８０％以上、より好ましくは１００％として成膜すればよい。上述したように、酸化物１５０ｂとなる酸化物の成膜後に、第４の加熱処理を行うことが好ましい。酸化物１５０が当該構成である場合、主として、酸化物１５０ｂが、トランジスタ１０のチャネル形成領域として機能する。酸化物１５０を当該構成とすることで、酸化物１５０ａとなる酸化物に含まれる酸素に加え、酸化物１５０ｃとなる酸化物に含まれる酸素も、後の加熱処理などで、酸化物１５０ｂとなる酸化物に供給することができる。 In the case where the
次に、酸化物１５０となる酸化物上に、絶縁体１６０となる絶縁体を成膜する。絶縁体１６０となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体１６０となる絶縁体として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体１６０となる絶縁体としては、酸化シリコン以外に、例えば、酸化窒化シリコンを用いてもよい。 Next, an insulator to be the
ここで、第５の加熱処理を行うことが好ましい。第５の加熱処理は、第４の加熱処理の条件を用いることができる。当該加熱処理により、絶縁体１６０となる絶縁体（及び、酸化物が３層構造である場合は、酸化物１５０ｃとなる酸化物）に含まれる酸素を、酸化物１５０となる酸化物（酸化物が３層構造である場合は、酸化物１５０ｂとなる酸化物）に供給することができる。 Here, a fifth heat treatment is preferably performed. For the fifth heat treatment, the conditions of the fourth heat treatment can be used. By the heat treatment, oxygen included in the insulator to be the insulator 160 (and the oxide to be the oxide 150c when the oxide has a three-layer structure) is reduced to an oxide to be the oxide 150 (oxide Has a three-layer structure, it can be supplied to the oxide 150b).
次に、絶縁体１６０となる絶縁体上に、導電体１７０となる導電体を成膜する。導電体１７０となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体１７０となる導電体として、ＡＬＤ法によって窒化チタンを成膜した後、さらに、ＣＶＤ法によってタングステンを成膜する。なお、導電体１７０となる導電体では、窒化チタンの膜厚よりも、タングステンの膜厚のほうが厚いことが好ましい。また、窒化チタンは、絶縁体１６０となる絶縁体を介して、開口１４５の内壁に沿って成膜し、開口１４５内の残りの空間をタングステンで埋め込むように成膜することが好ましい。このように導電体１７０となる導電体を成膜することで、後に、窒化チタンとタングステンの積層構造を有する導電体１７０を形成することができる。 Next, a conductor to be the
次に、絶縁体１７５の上面が露出するまで導電体１７０となる導電体、絶縁体１６０となる絶縁体、及び酸化物１５０となる酸化物の上面を研磨し、導電体１７０、絶縁体１６０、及び酸化物１５０を形成する（図１０参照。）。当該研磨は、ＣＭＰ処理などによって行うことができる。また、絶縁体１７５の上面が露出するまで導電体１７０となる導電体、絶縁体１６０となる絶縁体、及び酸化物１５０となる酸化物の上面をドライエッチングすることによって、導電体１７０、絶縁体１６０、及び酸化物１５０を形成してもよい。本実施の形態では、ＣＭＰ処理によって導電体１７０、絶縁体１６０、及び酸化物１５０の形成を行う。当該ＣＭＰ処理によって、絶縁体１７５の上面の高さと、酸化物１５０、絶縁体１６０、及び導電体１７０の最上面の高さを同程度に形成することができる（図１０参照。）。なお、当該ＣＭＰ処理によって、絶縁体１７５の一部が除去される場合がある。 Next, the upper surfaces of the conductor to be the
次に、絶縁体１７５の上面、酸化物１５０、絶縁体１６０、及び導電体１７０の最上面に絶縁体１７６を、絶縁体１７６上に絶縁体１７８を、絶縁体１７８上に絶縁体１８０を、それぞれ成膜する。絶縁体１７６、絶縁体１７８、及び絶縁体１８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体１７６として、ＣＶＤ法によって酸化シリコンを成膜し、絶縁体１７８として、スパッタリング法によって酸化アルミニウムを成膜し、絶縁体１８０として、ＣＶＤ法によって酸化シリコンを成膜する。なお、絶縁体１７６又は絶縁体１８０は、酸化シリコン以外では、例えば、酸化窒化シリコンを用いてもよい。また、絶縁体１７８については、酸化アルミニウム以外では、例えば、窒化シリコン、酸化ハフニウムを用いてもよい。 Next, the
次に、絶縁体１８０、絶縁体１７８、絶縁体１７６、及び絶縁体１７５に、導電体１４０に達する開口を形成する。開口の形成はウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほうが微細加工には好ましい。 Next, an opening reaching the
開口の形成後に、導電体１９５となる導電体を成膜する。ここで、導電体１９５は、酸素の透過を抑制する機能を有する導電体１９５ａ（図示しない。）と、導電体１９５ａよりも導電率の高い導電体１９５ｂ（図示しない。）とからなる、積層構造とすることが好ましい。 After formation of the opening, a conductor to be the
導電体１９５ａとなる導電体は、酸素の透過を抑制する機能を有する導電性材料を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。又は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体１９５ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。 The conductor serving as the conductor 195a preferably contains a conductive material having a function of suppressing transmission of oxygen. For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, and a molybdenum tungsten alloy can be used. The conductor to be the conductor 195a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
本実施の形態では、導電体１９５ａとなる導電体として、スパッタリング法によって窒化タンタルを成膜する。 In this embodiment, as the conductor to be the conductor 195a, tantalum nitride is formed by a sputtering method.
次に、導電体１９５ａとなる導電体上に、導電体１９５ｂとなる導電体を成膜する。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。 Next, a conductor to be the conductor 195b is formed over the conductor to be the conductor 195a. The conductor can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
本実施の形態では、導電体１９５ｂとなる導電体として、ＡＬＤ法によって窒化チタンを成膜し、当該窒化チタン上にＣＶＤ法によってタングステンを成膜する。 In this embodiment, as the conductor to be the conductor 195b, titanium nitride is formed by an ALD method and tungsten is formed over the titanium nitride by a CVD method.
次に、ＣＭＰ処理を行うことで、導電体１９５ａとなる導電体、及び、導電体１９５ｂとなる導電体の一部を除去し、絶縁体１８０を露出する。その結果、開口部のみに、導電体１９５ａとなる導電体、及び、導電体１９５ｂとなる導電体が残存する。これにより、上面が平坦な、導電体１９５ａ及び導電体１９５ｂからなる導電体１９５を形成することができる。なお、当該ＣＭＰ処理により、絶縁体１８０の一部が除去される場合がある。 Next, by performing CMP treatment, part of the conductor to be the conductor 195a and part of the conductor to be the conductor 195b are removed, so that the
次に、絶縁体１８０及び導電体１９５上に、導電体２００となる導電体を成膜する。ここで、導電体２００は、酸素の透過を抑制する機能を有する導電体２００ａ（図示しない。）と、導電体２００ａよりも導電率の高い導電体２００ｂ（図示しない。）とからなる、積層構造とすることが好ましい。 Next, a conductor to be the
導電体２００ａとなる導電体は、酸素の透過を抑制する機能を有する導電性材料を含むことが好ましい。例えば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。又は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２００ａとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。 It is preferable that the conductor serving as the conductor 200a include a conductive material having a function of suppressing transmission of oxygen. For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, and a molybdenum tungsten alloy can be used. The conductor to be the conductor 200a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
本実施の形態では、導電体２００ａとなる導電体として、スパッタリング法によって窒化タンタル、又は窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体２００ａとなる導電体として、このような金属窒化物を用いることにより、後述する導電体２００ｂに銅など拡散しやすい金属を用いても、当該金属が導電体２００ａ及び導電体１９５を介して、トランジスタ１０中に拡散するのを防ぐことができる。 In this embodiment, as the conductor to be the conductor 200a, tantalum nitride or a film in which titanium nitride is stacked over tantalum nitride is formed by a sputtering method. By using such a metal nitride as the conductor to be the conductor 200a, even when a metal such as copper which is easily diffused is used for the conductor 200b described below, the metal can be transferred through the conductor 200a and the
次に、導電体２００ａとなる導電体上に、導電体２００ｂとなる導電体を成膜する。導電体２００ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、又はＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２００ｂとなる導電体として、銅などの低抵抗導電性材料を成膜する。 Next, a conductor to be the conductor 200b is formed over the conductor to be the conductor 200a. The conductor to be the conductor 200b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. In this embodiment, a low-resistance conductive material such as copper is formed as a conductor to be the conductor 200b.
次に、リソグラフィー法などを用いて、導電体１９５と重なる領域を有するように、導電体２００ｂとなる導電体、及び導電体２００ａとなる導電体を加工し、絶縁体１８０上に導電体２００ａ及び導電体２００ｂからなる導電体２００を形成することができる。なお、当該加工により、絶縁体１８０の一部が除去される場合がある。 Next, the conductor to be the conductor 200b and the conductor to be the conductor 200a are processed to have a region overlapping with the
以上により、本発明の一態様に係るトランジスタ１０を有する半導体装置を作製することができる（図１参照。）。 Through the above, a semiconductor device including the transistor 10 according to one embodiment of the present invention can be manufactured (see FIG. 1).
以上のように、本発明の一態様により、微細化又は高集積化が可能な半導体装置を提供することができる。又は、本発明の一態様により、リソグラフィー法では作製することが困難な数ｎｍ、あるいはそれ以下のチャネル長の複数のトランジスタを、基板面内において、精度良くかつ容易に作製することができる。又は、本発明の一態様により、チャネル長が微細でありながら、短チャネル効果の顕在化しにくい、良好な電気特性のトランジスタを有する半導体装置を作製することができる。また、本発明の一態様では、チャネル長だけでなく、配線やプラグも含めた素子サイズの微細なトランジスタを有する半導体装置を作製することができる。又は、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。又は、本発明の一態様により、オフ電流の小さいトランジスタを有する半導体装置を提供することができる。又は、本発明の一態様により、オン電流の大きいトランジスタを有する半導体装置を提供することができる。又は、本発明の一態様により、基板面内において、素子間の電気特性ばらつきが小さい半導体装置を提供することができる。又は、本発明の一態様により、信頼性の高い半導体装置を提供することができる。又は、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様により、生産性の高い半導体装置を提供することができる。 As described above, according to one embodiment of the present invention, a semiconductor device which can be miniaturized or highly integrated can be provided. Alternatively, according to one embodiment of the present invention, a plurality of transistors each having a channel length of several nm or less which is difficult to manufacture by a lithography method can be manufactured accurately and easily in a substrate surface. Alternatively, according to one embodiment of the present invention, a semiconductor device including a transistor with favorable electrical characteristics in which a short channel effect is less likely to be caused even when a channel length is minute can be manufactured. Further, according to one embodiment of the present invention, a semiconductor device including a transistor with a small element size including a wiring and a plug as well as a channel length can be manufactured. Alternatively, according to one embodiment of the present invention, a semiconductor device having favorable electric characteristics can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device including a transistor with small off-state current can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device including a transistor with high on-state current can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device in which variation in electric characteristics between elements is small in a substrate surface can be provided. Alternatively, according to one embodiment of the present invention, a highly reliable semiconductor device can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with reduced power consumption can be provided. Alternatively, according to one embodiment of the present invention, a semiconductor device with high productivity can be provided.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 As described above, the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の一形態を、図１１を用いて説明する。(Embodiment 2)
In this embodiment, one embodiment of a semiconductor device according to one embodiment of the present invention will be described with reference to FIGS.
［記憶装置］
図１１に示す記憶装置は、トランジスタ３０００、トランジスタ２０００、及び容量素子１０００を有している。[Storage device]
The memory device illustrated in FIG. 11 includes a
トランジスタ２０００は、金属酸化物を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２０００は、オフ電流が小さいため、トランジスタ２０００を記憶装置に用いることにより、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。 The
図１１において、第１の配線３００１は、トランジスタ３０００のソースと電気的に接続され、第２の配線３００２は、トランジスタ３０００のドレインと電気的に接続されている。また、第３の配線３００３は、トランジスタ２０００のソース又はドレインの一方と電気的に接続され、第４の配線３００４は、トランジスタ２０００のゲートと電気的に接続されている。そして、トランジスタ３０００のゲート、及びトランジスタ２０００のソース又はドレインの他方は、容量素子１０００の電極の一方と電気的に接続され、第５の配線３００５は、容量素子１０００の電極の他方と電気的に接続されている。 In FIG. 11, a
図１１に示す記憶装置は、トランジスタ３０００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。 The memory device illustrated in FIG. 11 has a characteristic in which the potential of the gate of the
情報の書き込み及び保持について説明する。まず、第４の配線３００４の電位を、トランジスタ２０００が導通状態となる電位にして、トランジスタ２０００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３０００のゲート、及び容量素子１０００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３０００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下、Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ２０００が非導通状態となる電位にして、トランジスタ２０００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。 Writing and holding of information will be described. First, the potential of the fourth wiring 3004 is set to a potential at which the
トランジスタ２０００のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。 When the off-state current of the
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３０００をｎチャネル型とすると、トランジスタ３０００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｈは、トランジスタ３０００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上の閾値電圧とは、トランジスタ３０００を導通状態とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３０００は導通状態となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３０００は非導通状態のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。Next, reading of information will be described. When an appropriate potential (read potential) is applied to the fifth wiring 3005 in a state where a predetermined potential (constant potential) is applied to the
＜記憶装置の構造＞
本発明の一態様の記憶装置は、図１１に示すようにトランジスタ３０００、トランジスタ２０００、及び容量素子１０００を有する。トランジスタ２０００はトランジスタ３０００の上方に設けられ、容量素子１０００はトランジスタ３０００、及びトランジスタ２０００の上方に設けられている。<Structure of storage device>
The memory device of one embodiment of the present invention includes the
トランジスタ３０００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、及び、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂを有する。 The
トランジスタ３０００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。 The
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３０００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。 The region where the channel of the
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。 The low-
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。 The
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに、導電性と埋め込み性を両立するために、導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特に、タングステンを用いることが耐熱性の点で好ましい。 Note that since the work function is determined by the material of the conductor, Vth of the transistor can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and burying property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
なお、図１１に示すトランジスタ３０００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。 Note that the
トランジスタ３０００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が、順に積層して設けられている。 An
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。 As the
絶縁体３２２は、その下方に設けられるトランジスタ３０００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるためにＣＭＰ処理等により平坦化されていてもよい。 The
また、絶縁体３２４には、基板３１１、又はトランジスタ３０００などから、トランジスタ２０００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。 Further, as the
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２０００等の金属酸化物を有する半導体素子に、水素が拡散することで、当該半導体素子の電気特性が劣化する場合がある。したがって、トランジスタ２０００と、トランジスタ３０００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。 As an example of a film having a barrier property against hydrogen, for example, silicon nitride formed by a CVD method can be used. Here, when hydrogen diffuses into a semiconductor element having a metal oxide such as the
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。The amount of desorbed hydrogen can be analyzed using, for example, a thermal desorption gas analysis (TDS). For example, in the TDS analysis, when the surface temperature of the film is in the range of 50 ° C. to 500 ° C., the amount of desorbed hydrogen in the
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また、例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。 Note that the
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には、容量素子１０００、又はトランジスタ２０００と電気的に接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０はプラグ、又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。 In the
各プラグ、及び配線（導電体３２８、及び導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。 As a material of each plug and wiring (such as the
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１１において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。 A wiring layer may be provided over the
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体３５６を形成することが好ましい。当該構成により、トランジスタ３０００とトランジスタ２０００とを、バリア層により分離することができ、トランジスタ３０００からトランジスタ２０００への水素の拡散を抑制することができる。 Note that for example, as the
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３０００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。 Note that as the conductor having a barrier property to hydrogen, for example, tantalum nitride or the like may be used. In addition, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１１において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が、順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。 A wiring layer may be provided over the
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体３６６を形成することが好ましい。当該構成により、トランジスタ３０００とトランジスタ２０００とを、バリア層により分離することができ、トランジスタ３０００からトランジスタ２０００への水素の拡散を抑制することができる。 Note that, for example, as the
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１１において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が、順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。 A wiring layer may be provided over the
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体３７６を形成することが好ましい。当該構成により、トランジスタ３０００とトランジスタ２０００とを、バリア層により分離することができ、トランジスタ３０００からトランジスタ２０００への水素の拡散を抑制することができる。 Note that for example, the
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１１において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が、順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。 A wiring layer may be provided over the
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体３８６を形成することが好ましい。当該構成により、トランジスタ３０００とトランジスタ２０００とを、バリア層により分離することができ、トランジスタ３０００からトランジスタ２０００への水素の拡散を抑制することができる。 Note that, for example, as the
絶縁体３８４、及び導電体３８６上には、絶縁体２１０、絶縁体１００、絶縁体１０２、及び絶縁体１０５が、順に積層して設けられている。絶縁体２１０、絶縁体１００、絶縁体１０２、及び絶縁体１０５のいずれかは、酸素や水素に対してバリア性のある膜を用いることが好ましい。 The
例えば、絶縁体２１０、及び絶縁体１０２には、基板３１１、又はトランジスタ３０００を設ける領域などから、トランジスタ２０００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。 For example, as the
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２０００等の金属酸化物を有する半導体素子に水素が拡散することで、当該半導体素子の電気特性が劣化する場合がある。したがって、トランジスタ２０００と、トランジスタ３０００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。 As an example of a film having a barrier property to hydrogen, silicon nitride formed by a CVD method can be used. Here, when hydrogen diffuses into a semiconductor element having a metal oxide such as the
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、及び絶縁体１０２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。 Further, as the film having a barrier property against hydrogen, for example, a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水などの不純物のトランジスタ２０００への混入を防止することができる。また、トランジスタ２０００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２０００に対する保護膜として用いることに適している。 In particular, aluminum oxide has a high effect of blocking both oxygen and impurities such as hydrogen and water which cause a change in electric characteristics of a transistor, without passing through the film. Therefore, aluminum oxide can prevent impurities such as hydrogen and water from entering the
また、例えば、絶縁体１００、及び絶縁体１０５には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁体に、比較的誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体１００、及び絶縁体１０５として、酸化シリコンや酸化窒化シリコンなどを用いることができる。 For example, the same material as the
また、絶縁体２１０、絶縁体１００、絶縁体１０２、及び絶縁体１０５には、導電体２１８、及びトランジスタ２０００と電気的に接続する導電体（導電体１８５）等が埋め込まれている。なお、導電体２１８は、容量素子１０００、又はトランジスタ３０００と電気的に接続するプラグ、又は配線としての機能を有する。導電体２１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。 In the
特に、絶縁体２１０、及び絶縁体１０２と接する領域の導電体２１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３０００とトランジスタ２０００とを、酸素、水素、及び水に対するバリア性を有する層で確実に分離することができ、トランジスタ３０００からトランジスタ２０００への水素の拡散を抑制することができる。 In particular, the
絶縁体１０５の上方には、絶縁体１１０を介して、トランジスタ２０００が設けられている。なお、トランジスタ２０００の構造は、先の実施の形態で説明した半導体装置が有するトランジスタを用いればよい。また、図１１に示すトランジスタ２０００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。 A
トランジスタ２０００の上方には、絶縁体１７５、絶縁体１７６、及び絶縁体１７８を設ける。 The
絶縁体１７８は、酸素や水素に対してバリア性のある膜を用いることが好ましい。したがって、絶縁体１７８には、絶縁体１０２と同様の材料を用いることができる。例えば、絶縁体１７８には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。 As the
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水などの不純物のトランジスタ２０００への混入を防止することができる。また、トランジスタ２０００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２０００に対する保護膜として用いることに適している。 In particular, aluminum oxide has a high effect of blocking both oxygen and impurities such as hydrogen and water which cause a change in electric characteristics of a transistor, without passing through the film. Therefore, aluminum oxide can prevent impurities such as hydrogen and water from entering the
また、絶縁体１７８上には、絶縁体１８０が設けられている。絶縁体１８０は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁体に、比較的誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体１８０として、酸化シリコンや酸化窒化シリコンなどを用いることができる。 The
また、絶縁体１１０、絶縁体１７５、絶縁体１７６、絶縁体１７８、及び絶縁体１８０には、導電体２４６、及び導電体２４８等が埋め込まれている。 In the
導電体２４６、及び導電体２４８は、容量素子１０００、トランジスタ２０００、又はトランジスタ３０００と電気的に接続するプラグ、又は配線としての機能を有する。導電体２４６、及び導電体２４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。 The
トランジスタ２０００の上方には、容量素子１０００が設けられている。容量素子１０００は、導電体１１００、導電体１２００、及び絶縁体１３００を有する。 A
また、導電体２４６、及び導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子１０００、トランジスタ２０００、又はトランジスタ３０００と電気的に接続するプラグ、又は配線としての機能を有する。導電体１１００は、容量素子１０００の電極としての機能を有する。なお、導電体１１２、及び導電体１１００は、同時に形成することができる。 Further, the
導電体１１２、及び導電体１１００には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属、又は上述した元素を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。 The
図１１では、導電体１１２、及び導電体１１００が単層構造である構成を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。 FIG. 11 illustrates the structure in which the
また、導電体１１２、及び導電体１１００上に、容量素子１０００の誘電体として、絶縁体１３００を設ける。絶縁体１３００は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層又は単層で設けることができる。 An
例えば、絶縁体１３００には、酸化窒化シリコンなどの絶縁耐圧の高い材料を用いるとよい。当該構成により、容量素子１０００の絶縁破壊耐性が向上し、容量素子１０００の静電破壊を抑制することができる。 For example, a material with high withstand voltage, such as silicon oxynitride, is preferably used for the
絶縁体１３００上に、導電体１１００と重畳するように、導電体１２００を設ける。なお、導電体１２００は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特に、タングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。 The
導電体１２００、及び絶縁体１３００上には、絶縁体１５００が設けられている。絶縁体１５００は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５００は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。 An
以上が、本発明の一態様に係る半導体装置を適用した記憶装置の構成例についての説明である。本構成を用いることで、金属酸化物を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、オン電流が大きい金属酸化物を有するトランジスタを提供することができる。又は、オフ電流が小さい金属酸化物を有するトランジスタを提供することができる。又は、消費電力が低減された半導体装置を提供することができる。 The above is the description of the structure example of the memory device to which the semiconductor device according to one embodiment of the present invention is applied. With the use of this structure, in a semiconductor device including a transistor including a metal oxide, change in electrical characteristics can be suppressed and reliability can be improved. Alternatively, a transistor including a metal oxide with high on-state current can be provided. Alternatively, a transistor including a metal oxide with low off-state current can be provided. Alternatively, a semiconductor device with reduced power consumption can be provided.
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 As described above, the structures, methods, and the like described in this embodiment can be combined as appropriate with any of the structures, methods, and the like described in the other embodiments.
（実施の形態３）
本実施の形態では、図１２及び図１３を用いて、本発明の一態様に係る、金属酸化物をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、及び容量素子が適用されている記憶装置の一例として、ＮＯＳＲＡＭについて説明する。ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。(Embodiment 3)
In this embodiment, a transistor using a metal oxide for a channel formation region (hereinafter, referred to as an OS transistor) and a capacitor according to one embodiment of the present invention are described with reference to FIGS. A NOSRAM will be described as an example of the storage device. NOSRAM (registered trademark) is an abbreviation of “Nonvolatile Oxide Semiconductor RAM” and refers to a RAM having gain cell type (2T type, 3T type) memory cells. In the following, a memory device using an OS transistor, such as a NOSRAM, may be referred to as an OS memory.
ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。 In the NOSRAM, a memory device in which an OS transistor is used for a memory cell (hereinafter, referred to as an “OS memory”) is applied. An OS memory is a memory including at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the OS transistor is a transistor having a minimal off-state current, the OS memory has excellent holding characteristics and can function as a nonvolatile memory.
＜＜ＮＯＳＲＡＭ１６００＞＞
図１２にＮＯＳＲＡＭの構成例を示す。図１２に示すＮＯＳＲＡＭ１６００は、メモリセルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０、出力ドライバ１６７０を有する。なお、ＮＯＳＲＡＭ１６００は、１のメモリセルで多値データを記憶する多値ＮＯＳＲＡＭである。<< NOSRAM1600 >>
FIG. 12 shows a configuration example of the NOSRAM. The
メモリセルアレイ１６１０は複数のメモリセル１６１１、複数のワード線ＷＷＬ、複数のワード線ＲＷＬ、複数のビット線ＢＬ、複数のソース線ＳＬを有する。ワード線ＷＷＬは書き込みワード線であり、ワード線ＲＷＬは読み出しワード線である。ＮＯＳＲＡＭ１６００では、１のメモリセル１６１１で３ビット（８値）のデータを記憶する。 The
コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡ［３１：０］の書き込み、データＲＤＡ［３１：０］の読み出しを行う。コントローラ１６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０及び出力ドライバ１６７０の制御信号を生成する。 The
行ドライバ１６５０は、アクセスする行を選択する機能を有する。行ドライバ１６５０は、行デコーダ１６５１、及びワード線ドライバ１６５２を有する。 The
列ドライバ１６６０は、ソース線ＳＬ及びビット線ＢＬを駆動する。列ドライバ１６６０は、列デコーダ１６６１、書き込みドライバ１６６２、ＤＡＣ（デジタル−アナログ変換回路）１６６３を有する。
ＤＡＣ１６６３は３ビットのデジタルデータをアナログ電圧に変換する。ＤＡＣ１６６３は３２ビットのデータＷＤＡ［３１：０］を３ビットごとに、アナログ電圧に変換する。 The
書き込みドライバ１６６２は、ソース線ＳＬをプリチャージする機能、ソース線ＳＬを電気的に浮遊状態にする機能、ソース線ＳＬを選択する機能、選択されたソース線ＳＬにＤＡＣ１６６３で生成した書き込み電圧を入力する機能、ビット線ＢＬをプリチャージする機能、ビット線ＢＬを電気的に浮遊状態にする機能等を有する。 The
出力ドライバ１６７０は、セレクタ１６７１、ＡＤＣ（アナログ−デジタル変換回路）１６７２、出力バッファ１６７３を有する。セレクタ１６７１は、アクセスするソース線ＳＬを選択し、選択されたソース線ＳＬの電圧をＡＤＣ１６７２に送信する。ＡＤＣ１６７２は、アナログ電圧を３ビットのデジタルデータに変換する機能を持つ。ソース線ＳＬの電圧はＡＤＣ１６７２において、３ビットのデータに変換され、出力バッファ１６７３はＡＤＣ１６７２から出力されるデータを保持する。 The
＜メモリセル１６１１乃至メモリセル１６１４＞
図１３（Ａ）は、メモリセル１６１１の構成例を示す回路図である。メモリセル１６１１は２Ｔ型のゲインセルであり、メモリセル１６１１はワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＢＬ、ソース線ＳＬに電気的に接続されている。メモリセル１６１１は、ノードＳＮ、ＯＳトランジスタＭＯ６１、トランジスタＭＰ６１、容量素子Ｃ６１を有する。ＯＳトランジスタＭＯ６１は書き込みトランジスタである。トランジスタＭＰ６１は読み出しトランジスタであり、例えば、ｐチャネル型Ｓｉトランジスタで構成される。容量素子Ｃ６１はノードＳＮの電圧を保持するための保持容量である。ノードＳＮはデータの保持ノードであり、ここではトランジスタＭＰ６１のゲートに相当する。<
FIG. 13A is a circuit diagram illustrating a configuration example of the
メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１で構成されているため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。 Since the write transistor of the
図１３（Ａ）の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、図１３（Ｂ）に示すように、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬとを設けてもよい。 In the example of FIG. 13A, the bit line is a common bit line for writing and reading. However, as shown in FIG. 13B, a writing bit line WBL and a reading bit line RBL may be provided. Good.
図１３（Ｃ）乃至図１３（Ｅ）にメモリセルの他の構成例を示す。図１３（Ｃ）乃至図１３（Ｅ）には、書き込み用ビット線と読み出し用ビット線を設けた例を示しているが、図１３（Ａ）のように書き込みと読み出しで共有されるビット線を設けてもよい。 FIGS. 13C to 13E show other examples of the structure of the memory cell. FIGS. 13C to 13E show examples in which a write bit line and a read bit line are provided. However, as shown in FIG. May be provided.
図１３（Ｃ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、読み出しトランジスタをｎチャネル型トランジスタ（ＭＮ６１）に変更したものである。トランジスタＭＮ６１はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。 A
図１３（Ｄ）に示すメモリセル１６１３は、３Ｔ型ゲインセルであり、ワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＷＢＬ、ビット線ＲＢＬ、ソース線ＳＬ、配線ＰＣＬに電気的に接続されている。メモリセル１６１３は、ノードＳＮ、ＯＳトランジスタＭＯ６２、トランジスタＭＰ６２、トランジスタＭＰ６３、容量素子Ｃ６２を有する。ＯＳトランジスタＭＯ６２は書き込みトランジスタである。トランジスタＭＰ６２は読み出しトランジスタであり、トランジスタＭＰ６３は選択トランジスタである。 A
図１３（Ｅ）に示すメモリセル１６１４は、メモリセル１６１３の変形例であり、読み出しトランジスタ及び選択トランジスタをｎチャネル型トランジスタ（ＭＮ６２、ＭＮ６３）に変更したものである。トランジスタＭＮ６２、トランジスタＭＮ６３はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。 A
メモリセル１６１１乃至メモリセル１６１４に設けられるＯＳトランジスタは、ボトムゲートの無いトランジスタでもよいし、ボトムゲートが有るトランジスタであってもよい。 The OS transistor provided in the
容量素子Ｃ６１の充放電によってデータを書き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込み及び読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。 Since data is rewritten by charging and discharging of the capacitor C61, the
上記実施の形態に示す半導体装置をメモリセル１６１１、メモリセル１６１２、メモリセル１６１３、メモリセル１６１４に用いる場合、ＯＳトランジスタＭＯ６１、ＯＳトランジスタＭＯ６２としてトランジスタ２０００を用い、トランジスタＭＰ６１、トランジスタＭＮ６２としてトランジスタ３０００を用いることができる。これにより、トランジスタの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。 When the semiconductor device described in the above embodiment is used for the
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be used in appropriate combination with any of the structures described in the other embodiments.
（実施の形態４）
本実施の形態では、図１４及び図１５を用いて、本発明の一態様に係る、ＯＳトランジスタが適用されている記憶装置の一例として、ＤＯＳＲＡＭについて説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適用されている。(Embodiment 4)
In this embodiment, a DOSRAM as an example of a memory device to which an OS transistor is applied according to one embodiment of the present invention will be described with reference to FIGS. DOSRAM (registered trademark) is an abbreviation for “Dynamic Oxide Semiconductor RAM” and refers to a RAM having 1T (transistor) 1C (capacitance) type memory cells. The OS memory is applied to the DOSRAM as well as the NOSRAM.
＜＜ＤＯＳＲＡＭ１４００＞＞
図１４にＤＯＳＲＡＭの構成例を示す。図１４に示すＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセル及びセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ。）を有する。<< DOSRAM1400 >>
FIG. 14 shows a configuration example of the DOSRAM. A
行回路１４１０は、デコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５は、グローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は、複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、グローバルビット線ＧＢＬＲを有する。 The
（ＭＣ−ＳＡアレイ１４２０）
ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造を有する。グローバルビット線ＧＢＬＬ、グローバルビット線ＧＢＬＲは、メモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。(MC-SA array 1420)
The MC-
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞乃至ローカルメモリセルアレイ１４２５＜Ｎ−１＞を有する。図１５（Ａ）に、ローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、複数のビット線ＢＬＲを有する。図１５（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。 The
図１５（Ｂ）に、メモリセル１４４５の回路構成例を示す。メモリセル１４４５は、トランジスタＭＷ１、容量素子ＣＳ１、端子Ｂ１を有する。トランジスタＭＷ１は、容量素子ＣＳ１の充放電を制御する機能を有する。トランジスタＭＷ１のゲートはワード線に電気的に接続され、第１端子はビット線に電気的に接続され、第２端子は容量素子ＣＳ１の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は、端子Ｂ１に電気的に接続されている。端子Ｂ１には、定電位（例えば、低電源電位）が入力される。 FIG. 15B illustrates a circuit configuration example of the
トランジスタＭＷ１は、ボトムゲートを有するトランジスタであってもよい。トランジスタＭＷ１が、ボトムゲートを有するトランジスタである場合、例えば、トランジスタＭＷ１のボトムゲートを、トランジスタＭＷ１のゲート、ソース、又はドレインに電気的に接続する構成としてもよい。 The transistor MW1 may be a transistor having a bottom gate. When the transistor MW1 is a transistor having a bottom gate, for example, the transistor MW1 may have a structure in which the bottom gate is electrically connected to the gate, the source, or the drain of the transistor MW1.
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞乃至ローカルセンスアンプアレイ１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電位差を増幅する機能、この電位差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対との間を導通状態にする機能を有する。 The
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。 Here, a bit line pair refers to two bit lines that are simultaneously compared by a sense amplifier. A global bit line pair refers to two global bit lines that are simultaneously compared by a global sense amplifier. A bit line pair can be called a pair of bit lines, and a global bit line pair can be called a pair of global bit lines. Here, the bit line BLL and the bit line BLR form one bit line pair. Global bit line GBLL and global bit line GBLR form a set of global bit line pairs. Hereinafter, a bit line pair (BLL, BLR) and a global bit line pair (GBLL, GBLR) are also referred to.
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。(Controller 1405)
The
（行回路１４１０）
行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１は、アドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。(Row circuit 1410)
The
列セレクタ１４１３、センスアンプドライバ回路１４１４は、センスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能を有する。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。 The
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。(Column circuit 1415)
The
グローバルセンスアンプ１４４７は、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７は、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電位差を増幅する機能、この電位差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、及び読み出しは、入出力回路１４１７によって行われる。 The
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレスが指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。 An outline of a write operation of the
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電位差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データのうち、アドレスが指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。 An outline of a read operation of the
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００は、原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込み及び読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。 Since data is rewritten by charging / discharging the capacitor CS1, the
トランジスタＭＷ１は、ＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間は、Ｓｉトランジスタを用いたＤＲＡＭに比べて非常に長い。したがって、リフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。そのため、ＤＯＳＲＡＭ１４００をフレームメモリとして用いることで、表示コントローラＩＣ、及びソースドライバＩＣの消費電力を削減することができる。 The transistor MW1 is an OS transistor. Since the off-state current of the OS transistor is extremely small, leakage of charge from the capacitor CS1 can be suppressed. Therefore, the retention time of the
ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減されるので、表示コントローラＩＣ、及びソースドライバＩＣの消費エネルギーを低減できる。 Since the MC-
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be used in appropriate combination with any of the structures described in the other embodiments.
（実施の形態５）
本実施の形態では、本発明の一態様に係る、金属酸化物をチャネル形成領域に用いたトランジスタ（ＯＳトランジスタ）が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、及びレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。(Embodiment 5)
In this embodiment, an FPGA (field programmable gate array) is described as an example of a semiconductor device to which a transistor using a metal oxide for a channel formation region (OS transistor) according to one embodiment of the present invention is applied. . In the FPGA of this embodiment, an OS memory is applied to a configuration memory and a register. Here, such an FPGA is referred to as “OS-FPGA”.
ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性を有し、不揮発性メモリとして機能させることができる。 An OS memory is a memory including at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the OS transistor has a minimal off-state current, the OS memory has excellent holding characteristics and can function as a nonvolatile memory.
図１６（Ａ）に、ＯＳ−ＦＰＧＡの構成例を示す。図１６（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替えとＰＬＥ毎の細粒度パワーゲーティングを実行するＮＯＦＦ（ノーマリオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）３１１１、ワードドライバ（Ｗｏｒｄ ｄｒｉｖｅｒ）３１１２、データドライバ（Ｄａｔａ ｄｒｉｖｅｒ）３１１３、プログラマブルエリア（Ｐｒｏｇｒａｍｍａｂｌｅ ａｒｅａ）３１１５を有する。 FIG. 16A illustrates a configuration example of an OS-FPGA. The OS-
プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア（Ｃｏｒｅ）３１１９を有する。ＩＯＢ３１１７は、複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は、複数のＰＬＥ３１２１を有する。図１６（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図１６（Ｃ）に示すように、ＳＡＢ３１３０は、アレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。 The
図１７（Ａ）乃至図１７（Ｃ）を参照して、ＳＢ３１３１について説明する。図１７（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。 The SB3131 will be described with reference to FIGS. Data, datab, signals context [1: 0] and word [1: 0] are input to the
ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、ＰＲＳ３１３３［１］を有する。ＰＲＳ３１３３［０］、ＰＲＳ３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。 The
図１７（Ｂ）に、ＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは、同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは、入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、信号ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、信号ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。 FIG. 17B illustrates a circuit configuration example of PRS3133 [0]. PRS3133 [0] and PRS3133 [1] have the same circuit configuration. PRS3133 [0] and PRS3133 [1] are different in input context selection signal and word line selection signal. The signals context [0] and word [0] are input to PRS3133 [0], and the signals context [1] and word [1] are input to PRS3133 [1]. For example, in the
ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、メモリ回路３１３７Ｂを有する。メモリ回路３１３７、メモリ回路３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＯＳトランジスタＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＯＳトランジスタＭＯＢ３２を有する。 PRS3133 [0] has a CM3135 and a Si transistor M31. The Si transistor M31 is a pass transistor controlled by the
ＯＳトランジスタＭＯ３１、ＯＳトランジスタＭＯ３２、ＯＳトランジスタＭＯＢ３１、及びＯＳトランジスタＭＯＢ３２はボトムゲートを有していてもよい。例えば、ＯＳトランジスタＭＯ３１、ＯＳトランジスタＭＯ３２、ＯＳトランジスタＭＯＢ３１、及びＯＳトランジスタＭＯＢ３２がボトムゲートを有している場合、これらボトムゲートはそれぞれ固定電位を供給する電源線と電気的に接続されていてもよい。 The OS transistor MO31, the OS transistor MO32, the OS transistor MOB31, and the OS transistor MOB32 may have a bottom gate. For example, when the OS transistor MO31, the OS transistor MO32, the OS transistor MOB31, and the OS transistor MOB32 have a bottom gate, the bottom gate may be electrically connected to a power supply line that supplies a fixed potential. .
ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ノードＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２は、ノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２は、ノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。 The gate of the Si transistor M31 is the node N31, the gate of the OS transistor MO32 is the node N32, and the gate of the OS transistor MOB32 is the node NB32. Node N32 and node NB32 are charge retention nodes of CM3135. The OS transistor MO32 controls a conduction state between the node N31 and a signal line for the signal context [0]. The OS transistor MOB32 controls a conduction state between the node N31 and the low potential power supply line VSS.
メモリ回路３１３７、メモリ回路３１３７Ｂが保持するデータの論理は相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２又はＯＳトランジスタＭＯＢ３２のいずれか一方が導通する。 The logic of data held by the
図１７（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。 An operation example of PRS3133 [0] will be described with reference to FIG. Configuration data has already been written to PRS3133 [0], the node N32 of PRS3133 [0] is at “H”, and the node NB32 is at “L”.
信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間は、ＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子も“Ｌ”が維持される。 While the signal context [0] is “L”, the PRS3133 [0] is inactive. During this period, even if the input terminal of PRS3133 [0] changes to “H”, the gate of Si transistor M31 is maintained at “L”, and the output terminal of PRS3133 [0] is also maintained at “L”.
信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間は、ＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。 PRS3133 [0] is active while signal context [0] is "H". When the signal context [0] changes to “H”, the gate of the Si transistor M31 changes to “H” according to the configuration data stored in the
ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティング（ｂｏｏｓｔｉｎｇ）によってＳｉトランジスタＭ３１のゲート電位は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。 When the input terminal transits to “H” while PRS3133 [0] is active, the gate potential of the Si transistor M31 increases due to boosting because the OS transistor MO32 of the
マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。 In the
図１８に、ＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１は、ＬＵＴ（ルックアップテーブル）ブロック３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック（ＬＵＴ ｂｌｏｃｋ）３１２３は、入力ｉｎＡ−ｉｎＤに従ってデータを選択し、出力する構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションデータに従って、ＬＵＴブロック３１２３の出力又はレジスタブロック３１２４の出力を選択する。 FIG. 18 shows a configuration example of the
ＰＬＥ３１２１は、パワースイッチ３１２７を介して電位ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。 The
ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタは、ＯＳメモリを備えるフリップフロップ（以下「ＯＳ−ＦＦ」と呼ぶ。）である。 In order to realize NOFF computing, the
レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］、ＯＳ−ＦＦ３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、信号ｌｏａｄ、信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、ＯＳ−ＦＦ３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図１９（Ａ）に、ＯＳ−ＦＦ３１４０の構成例を示す。 The
ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、ノードＲ、ノードＤ、ノードＱ、及びノードＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは、論理が相補関係にある。 The OS-
シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従い、ノードＱ、ノードＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ノードＱＢに書き戻す。 The
シャドウレジスタ３１４２は、インバータ回路３１８８、インバータ回路３１８９、ＳｉトランジスタＭ３７、ＳｉトランジスタＭＢ３７、メモリ回路３１４３、メモリ回路３１４３Ｂを有する。メモリ回路３１４３、メモリ回路３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は、容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＯＳトランジスタＭＯ３６を有する。メモリ回路３１４３Ｂは、容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ノードＮＢ３６は、ＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ノードＮＢ３７は、ＳｉトランジスタＭ３７、ＳｉトランジスタＭＢ３７のゲートである。 The
ＯＳトランジスタＭＯ３５、ＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３５、及びＯＳトランジスタＭＯＢ３６はボトムゲートを有していてもよい。例えば、ＯＳトランジスタＭＯ３５、ＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３５、及びＯＳトランジスタＭＯＢ３６がボトムゲートを有している場合、これらボトムゲートはそれぞれ固定電位を供給する電源線と電気的に接続されていてもよい。 The OS transistor MO35, the OS transistor MO36, the OS transistor MOB35, and the OS transistor MOB36 may have a bottom gate. For example, when each of the OS transistor MO35, the OS transistor MO36, the OS transistor MOB35, and the OS transistor MOB36 has a bottom gate, the bottom gate may be electrically connected to a power supply line which supplies a fixed potential. .
図１９（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。 An example of an operation method of the OS-
（バックアップ（Ｂａｃｋｕｐ））
“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ノードＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。(Backup)
When the “H” signal store is input to the OS-
（リカバリ（Ｒｅｃｏｖｅｒｙ））
パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。(Recovery)
The
細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。 The power consumption of the OS-
メモリ回路において発生し得るエラーとして、放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。 An error that can occur in the memory circuit includes a soft error due to incidence of radiation. Soft errors are caused by alpha radiation emitted from materials that make up memory and packages, and primary cosmic rays that enter the atmosphere from the universe, causing nuclear reactions with the nuclei of atoms in the atmosphere. When a transistor is irradiated with line neutrons or the like and electron-hole pairs are generated, a malfunction such as inversion of data held in a memory occurs. An OS memory using an OS transistor has high soft error resistance. Therefore, by mounting the OS memory, a highly reliable OS-
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be used in appropriate combination with any of the structures described in the other embodiments.
（実施の形態６）
本実施の形態においては、上述した記憶装置など、本発明の一態様に係る半導体装置を含むＣＰＵの一例について説明する。(Embodiment 6)
In this embodiment, an example of a CPU including a semiconductor device according to one embodiment of the present invention, such as the above memory device, will be described.
＜ＣＰＵの構成＞
図２０に示す半導体装置５４００は、ＣＰＵコア５４０１、パワーマネージメントユニット５４２１、及び周辺回路５４２２を有する。パワーマネージメントユニット５４２１は、パワーコントローラ（Ｐｏｗｅｒ Ｃｏｎｔｒｏｌｌｅｒ）５４０２、及びパワースイッチ（Ｐｏｗｅｒ Ｓｗｉｔｃｈ）５４０３を有する。周辺回路５４２２は、キャッシュメモリを有するキャッシュ（Ｃａｃｈｅ）５４０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）５４０５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）５４０６を有する。ＣＰＵコア５４０１は、データバス５４２３、制御装置（Ｃｏｎｔｒｏｌ Ｕｎｉｔ）５４０７、ＰＣ（プログラムカウンタ）５４０８、パイプラインレジスタ（Ｐｉｐｅｌｉｎｅ Ｒｅｇｉｓｔｅｒ）５４０９、パイプラインレジスタ５４１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）５４１１、及びレジスタファイル（Ｒｅｇｉｓｔｅｒ Ｆｉｌｅ）５４１２を有する。ＣＰＵコア５４０１と、キャッシュ５４０４等の周辺回路５４２２とのデータのやり取りは、データバス５４２３を介して行われる。<Configuration of CPU>
A
半導体装置（セル）は、パワーコントローラ５４０２、制御装置５４０７をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置５４００を提供できる。また、消費電力を低減することが可能な半導体装置５４００を提供できる。また、動作速度を向上することが可能な半導体装置５４００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置５４００を提供できる。 The semiconductor device (cell) can be applied to many logic circuits including the
半導体装置（セル）に、ｐチャネル型Ｓｉトランジスタと、先の実施の形態に記載の金属酸化物（好ましくは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタとを用い、当該半導体装置（セル）を半導体装置５４００に適用することで、小型の半導体装置５４００を提供できる。また、消費電力を低減することが可能な半導体装置５４００を提供できる。また、動作速度を向上することが可能な半導体装置５４００を提供できる。特に、Ｓｉトランジスタをｐチャネル型のみとすることで、製造コストを低く抑えることができる。 A semiconductor device (cell) includes a p-channel Si transistor and a transistor including the metal oxide described in the above embodiment (preferably, an oxide containing In, Ga, and Zn) in a channel formation region. By applying the semiconductor device (cell) to the
制御装置５４０７は、ＰＣ５４０８、パイプラインレジスタ５４０９、パイプラインレジスタ５４１０、ＡＬＵ５４１１、レジスタファイル５４１２、キャッシュ５４０４、バスインターフェース５４０５、デバッグインターフェース５４０６、及びパワーコントローラ５４０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。 The
ＡＬＵ５４１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。 The
キャッシュ５４０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ５４０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２０では図示していないが、キャッシュ５４０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。 The
パイプラインレジスタ５４０９は、命令データを一時的に記憶する機能を有するレジスタである。 The
レジスタファイル５４１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、又はＡＬＵ５４１１の演算処理の結果得られたデータなどを記憶することができる。 The
パイプラインレジスタ５４１０は、ＡＬＵ５４１１の演算処理に利用するデータ、又はＡＬＵ５４１１の演算処理の結果、得られたデータなどを一時的に記憶する機能を有するレジスタである。 The
バスインターフェース５４０５は、半導体装置５４００と半導体装置５４００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース５４０６は、デバッグの制御を行うための命令を半導体装置５４００に入力するための信号の経路としての機能を有する。 The bus interface 5405 has a function as a data path between the
パワースイッチ５４０３は、半導体装置５４００が有するパワーコントローラ５４０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、いくつかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ５４０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ５４０２は、パワースイッチ５４０３の動作を制御する機能を有する。 The
上記構成を有する半導体装置５４００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。 The
まず、ＣＰＵコア５４０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ５４０２のレジスタに設定する。次いで、ＣＰＵコア５４０１からパワーコントローラ５４０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置５４００内に含まれる各種レジスタとキャッシュ５４０４が、データの退避を開始する。次いで、半導体装置５４００が有するパワーコントローラ５４０２以外の各種回路への電源電圧の供給が、パワースイッチ５４０３により停止される。次いで、割り込み信号がパワーコントローラ５４０２に入力されることで、半導体装置５４００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ５４０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割り込み信号の入力によらずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ５４０４が、データの復帰を開始する。次いで、制御装置５４０７における命令の実行が再開される。 First, the timing at which the
このようなパワーゲーティングは、プロセッサ全体、又はプロセッサを構成する一つ、若しくは複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。 Such power gating can be performed in the entire processor, or in one or a plurality of logic circuits included in the processor. Further, power supply can be stopped even for a short time. For this reason, power consumption can be reduced with a fine granularity spatially or temporally.
パワーゲーティングを行う場合、ＣＰＵコア５４０１や周辺回路５４２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。 In the case of performing power gating, it is preferable that information held by the
ＣＰＵコア５４０１や周辺回路５４２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ。）。また、ＳＲＡＭセルがセル内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ。）。バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、金属酸化物（好ましくは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、長期間電源供給無しでも情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、短期間のデータ退避及び復帰が可能となる場合がある。 In order to save information held by the
バックアップ可能なフリップフロップ回路の例について、図２１を用いて説明する。 An example of a flip-flop circuit that can be backed up will be described with reference to FIG.
図２１に示す半導体装置５５００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置５５００は、第１の記憶回路５５０１と、第２の記憶回路５５０２と、第３の記憶回路５５０３と、読み出し回路５５０４と、を有する。半導体装置５５００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置５５００の構成例について説明するものとする。 A
第１の記憶回路５５０１は、半導体装置５５００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置５５００に電源電圧が供給されている期間において、第１の記憶回路５５０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路５５０１は、半導体装置５５００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路５５０１は、揮発性の記憶回路と呼ぶことができる。 The
第２の記憶回路５５０２は、第１の記憶回路５５０１に保持されているデータを読み込んで記憶する（あるいは退避する。）機能を有する。第３の記憶回路５５０３は、第２の記憶回路５５０２に保持されているデータを読み込んで記憶する（あるいは退避する。）機能を有する。読み出し回路５５０４は、第２の記憶回路５５０２又は第３の記憶回路５５０３に保持されたデータを読み出して第１の記憶回路５５０１に記憶する（あるいは復帰する。）機能を有する。 The
特に、第３の記憶回路５５０３は、半導体装置５５００に電源電圧が供給されてない期間においても、第２の記憶回路５５０２に保持されているデータを読み込んで記憶する（あるいは退避する。）機能を有する。 In particular, the
図２１に示すように、第２の記憶回路５５０２は、トランジスタ５５１２と、容量素子５５１９とを有する。第３の記憶回路５５０３は、トランジスタ５５１３と、トランジスタ５５１５と、容量素子５５２０とを有する。読み出し回路５５０４は、トランジスタ５５１０と、トランジスタ５５１８と、トランジスタ５５０９と、トランジスタ５５１７と、を有する。 As illustrated in FIG. 21, the
トランジスタ５５１２は、第１の記憶回路５５０１に保持されているデータに応じた電荷を、容量素子５５１９に充放電する機能を有する。トランジスタ５５１２は、第１の記憶回路５５０１に保持されているデータに応じた電荷を容量素子５５１９に対して高速に充放電できることが好ましい。具体的には、トランジスタ５５１２が、結晶性を有するシリコン（好ましくは、多結晶シリコン、さらに好ましくは、単結晶シリコン）をチャネル形成領域に含むことが好ましい。 The
トランジスタ５５１３は、容量素子５５１９に保持されている電荷に従って導通状態又は非導通状態が選択される。トランジスタ５５１５は、トランジスタ５５１３が導通状態であるときに、配線５５４４の電位に応じた電荷を容量素子５５２０に充放電する機能を有する。トランジスタ５５１５は、オフ電流が著しく小さいことが好ましい。具体的には、トランジスタ５５１５が、金属酸化物（好ましくは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが好ましい。 The conductive state or the non-conductive state of the
各素子の接続関係を具体的に説明すると、トランジスタ５５１２のソース及びドレインの一方は、第１の記憶回路５５０１に接続されている。トランジスタ５５１２のソース及びドレインの他方は、容量素子５５１９の一方の電極、トランジスタ５５１３のゲート、及びトランジスタ５５１８のゲートに接続されている。容量素子５５１９の他方の電極は、配線５５４２に接続されている。トランジスタ５５１３のソース及びドレインの一方は、配線５５４４に接続されている。トランジスタ５５１３のソース及びドレインの他方は、トランジスタ５５１５のソース及びドレインの一方に接続されている。トランジスタ５５１５のソース及びドレインの他方は、容量素子５５２０の一方の電極、及びトランジスタ５５１０のゲートに接続されている。容量素子５５２０の他方の電極は、配線５５４３に接続されている。トランジスタ５５１０のソース及びドレインの一方は、配線５５４１に接続されている。トランジスタ５５１０のソース及びドレインの他方は、トランジスタ５５１８のソース及びドレインの一方に接続されている。トランジスタ５５１８のソース及びドレインの他方は、トランジスタ５５０９のソース及びドレインの一方に接続されている。トランジスタ５５０９のソース及びドレインの他方は、トランジスタ５５１７のソース及びドレインの一方、及び第１の記憶回路５５０１に接続されている。トランジスタ５５１７のソース及びドレインの他方は、配線５５４０に接続されている。また、図２１においては、トランジスタ５５０９のゲートは、トランジスタ５５１７のゲートと接続されているが、トランジスタ５５０９のゲートは、必ずしもトランジスタ５５１７のゲートと接続されていなくてもよい。 The connection relation between the elements is specifically described. One of a source and a drain of the
トランジスタ５５１５に、先の実施の形態で例示したトランジスタを適用することができる。トランジスタ５５１５のオフ電流が小さいために、半導体装置５５００は、長期間電源供給無しに情報を保持することができる。トランジスタ５５１５のスイッチング特性が良好であるために、半導体装置５５００は、高速のバックアップとリカバリを行うことができる。 The transistor described in the above embodiment can be applied to the
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be used in appropriate combination with any of the structures described in the other embodiments.
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置の一形態を、図２２及び図２３を用いて説明する。(Embodiment 7)
In this embodiment, one embodiment of a semiconductor device according to one embodiment of the present invention will be described with reference to FIGS.
＜半導体ウエハ、チップ＞
図２２（Ａ）は、ダイシング処理が行われる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。<Semiconductor wafers and chips>
FIG. 22A is a top view of the substrate 711 before a dicing process is performed. As the substrate 711, for example, a semiconductor substrate (also referred to as a “semiconductor wafer”) can be used. On the substrate 711, a plurality of
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を、基板７１１から切り出すことができる。図２２（Ｂ）に、チップ７１５の拡大図を示す。 Each of the plurality of
また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じ得るＥＳＤ（Ｅｒｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）を緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行う。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。 Further, a conductive layer, a semiconductor layer, or the like may be provided in the
＜電子部品＞
チップ７１５を用いた電子部品の一例について、図２３（Ａ）及び図２３（Ｂ）を用いて説明する。なお、電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。<Electronic components>
An example of an electronic component using the
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と当該半導体装置以外の部品が組み合わされて完成する。 An electronic component is completed by combining the semiconductor device described in the above embodiment with components other than the semiconductor device in an assembly process (post-process).
図２３（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において、基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行う（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。 The post-process will be described with reference to the flowchart shown in FIG. In the previous step, after the semiconductor device according to one embodiment of the present invention is formed over the substrate 711, a “back surface grinding step” of grinding the back surface (the surface on which the semiconductor device or the like is not formed) of the substrate 711 is performed (Step S721). ). By reducing the thickness of the substrate 711 by grinding, the size of the electronic component can be reduced.
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、又はテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。 Next, a “dicing step” for separating the substrate 711 into a plurality of
次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、又はウェッジボンディングを用いることができる。 Next, a “wire bonding step” for electrically connecting the leads of the lead frame and the electrodes on the
ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで、電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また、水分、埃などによる電気特性の劣化（信頼性の低下）を低減させることができる。 The wire-bonded
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行う（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断及び成形加工する「成形加工工程」を行う（ステップＳ７２７）。 Next, a “lead plating step” for plating the leads of the lead frame is performed (step S726). The plating prevents the leads from rusting, so that soldering can be more reliably performed when the leads are later mounted on a printed circuit board. Next, a “forming process” of cutting and forming the lead is performed (step S727).
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行う（ステップＳ７２８）。そして、外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。 Next, a “marking step” of performing a printing process (marking) on the surface of the package is performed (step S728). Then, an electronic component is completed through an “inspection step” (step S729) for checking the quality of the external shape, the presence or absence of a malfunction, and the like.
また、完成した電子部品の斜視模式図を図２３（Ｂ）に示す。図２３（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２３（Ｂ）に示す電子部品７５０は、リード７５５及びチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。 FIG. 23B is a schematic perspective view of the completed electronic component. FIG. 23B is a schematic perspective view of a quad flat package (QFP) as an example of the electronic component. An
図２３（Ｂ）に示す電子部品７５０は、例えば、プリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで、電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。 The
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
（実施の形態８）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図２４に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。(Embodiment 8)
<Electronic equipment>
The semiconductor device according to one embodiment of the present invention can be used for various electronic devices. FIG. 24 illustrates a specific example of an electronic device using the semiconductor device according to one embodiment of the present invention.
図２４（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、及びライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。 FIG. 24A is an external view illustrating an example of an automobile. The
図２４（Ｂ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、及び操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネル及びタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。 An
図２４（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、及びポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。 A laptop
図２４（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、及び接続部２９４６等を有する。操作スイッチ２９４４及びレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。 A
図２４（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、及び表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。 FIG. 24E illustrates an example of a bangle-type information terminal. The
図２４（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。 FIG. 24F illustrates an example of a wristwatch-type information terminal. The
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定の他、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。 The display surface of the
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば、無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやり取りを行うことができる。また、入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。 In addition, the
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。 For example, a memory device using the semiconductor device of one embodiment of the present invention can hold control information of an electronic device, a control program, and the like described above for a long time. With the use of the semiconductor device according to one embodiment of the present invention, highly reliable electronic devices can be realized.
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
１０：トランジスタ、１１：トランジスタ、１２：トランジスタ、１３：トランジスタ、１００：絶縁体、１０２：絶縁体、１０５：絶縁体、１１０：絶縁体、１１２：導電体、１２０：導電体、１２０＿１：導電体、１２０＿２：導電体、１２０ａ：導電体、１２０ｂ：導電体、１３０：絶縁体、１３０＿１：絶縁体、１３０＿２：絶縁体、１３０ａ：絶縁体、１３０ｂ：絶縁体、１４０：導電体、１４０＿１：導電体、１４０＿２：導電体、１４０ａ：導電体、１４０ｂ：導電体、１４５：開口、１５０：酸化物、１５０＿１：酸化物、１５０＿２：酸化物、１５０ａ：酸化物、１５０ｂ：酸化物、１５０ｃ：酸化物、１５１：酸化物、１６０：絶縁体、１６１：絶縁体、１７０：導電体、１７１：導電体、１７５：絶縁体、１７６：絶縁体、１７８：絶縁体、１８０：絶縁体、１８５：導電体、１８５＿１：導電体、１８５＿２：導電体、１８５ａ：導電体、１８５ｂ：導電体、１９０：導電体、１９０＿１：導電体、１９０＿２：導電体、１９０ａ：導電体、１９０ｂ：導電体、１９５：導電体、１９５＿１：導電体、１９５＿２：導電体、１９５ａ：導電体、１９５ｂ：導電体、２００：導電体、２００＿１：導電体、２００＿２：導電体、２００ａ：導電体、２００ｂ：導電体、２１０：絶縁体、２１８：導電体、２４６：導電体、２４８：導電体、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、７１１：基板、７１２：回路領域、７１３：分離領域、７１４：分離線、７１５：チップ、７５０：電子部品、７５２：プリント基板、７５４：実装基板、７５５：リード、１０００：容量素子、１１００：導電体、１２００：導電体、１３００：絶縁体、１４００：ＤＯＳＲＡＭ、１４０５：コントローラ、１４１０：行回路、１４１１：デコーダ、１４１２：ワード線ドライバ回路、１４１３：列セレクタ、１４１４：センスアンプドライバ回路、１４１５：列回路、１４１６：グローバルセンスアンプアレイ、１４１７：入出力回路、１４２０：メモリセル及びセンスアンプアレイ、１４２２：メモリセルアレイ、１４２３：センスアンプアレイ、１４２５：ローカルメモリセルアレイ、１４２６：ローカルセンスアンプアレイ、１４４４：スイッチアレイ、１４４５：メモリセル、１４４６：センスアンプ、１４４７：グローバルセンスアンプ、１５００：絶縁体、１６００：ＮＯＳＲＡＭ、１６１０：メモリセルアレイ、１６１１：メモリセル、１６１２：メモリセル、１６１３：メモリセル、１６１４：メモリセル、１６４０：コントローラ、１６５０：行ドライバ、１６５１：行デコーダ、１６５２：ワード線ドライバ、１６６０：列ドライバ、１６６１：列デコーダ、１６６２：書き込みドライバ、１６６３：ＤＡＣ、１６７０：出力ドライバ、１６７１：セレクタ、１６７２：ＡＤＣ、１６７３：出力バッファ、２０００：トランジスタ、２９１０：情報端末、２９１１：筐体、２９１２：表示部、２９１３：カメラ、２９１４：スピーカ部、２９１５：操作スイッチ、２９１６：外部接続部、２９１７：マイク、２９２０：ノート型パーソナルコンピュータ、２９２１：筐体、２９２２：表示部、２９２３：キーボード、２９２４：ポインティングデバイス、２９４０：ビデオカメラ、２９４１：筐体、２９４２：筐体、２９４３：表示部、２９４４：操作スイッチ、２９４５：レンズ、２９４６：接続部、２９５０：情報端末、２９５１：筐体、２９５２：表示部、２９６０：情報端末、２９６１：筐体、２９６２：表示部、２９６３：バンド、２９６４：バックル、２９６５：操作スイッチ、２９６６：入出力端子、２９６７：アイコン、２９８０：自動車、２９８１：車体、２９８２：車輪、２９８３：ダッシュボード、２９８４：ライト、３０００：トランジスタ、３００１：配線、３００２：配線、３００３：配線、３００４：配線、３００５：配線、３１１０：ＯＳ−ＦＰＧＡ、３１１１：コントローラ、３１１２：ワードドライバ、３１１３：データドライバ、３１１５：プログラマブルエリア、３１１７：ＩＯＢ、３１１９：コア、３１２０：ＬＡＢ、３１２１：ＰＬＥ、３１２３：ＬＵＴブロック、３１２４：レジスタブロック、３１２５：セレクタ、３１２６：ＣＭ、３１２７：パワースイッチ、３１２８：ＣＭ、３１３０：ＳＡＢ、３１３１：ＳＢ、３１３３：ＰＲＳ、３１３３［０］：ＰＲＳ、３１３３［１］：ＰＲＳ、３１３５：ＣＭ、３１３７：メモリ回路、３１３７８：メモリ回路、３１４０：ＯＳ−ＦＦ、３１４０［１］：ＯＳ−ＦＦ、３１４０［２］：ＯＳ−ＦＦ、３１４１：ＦＦ、３１４２：シャドウレジスタ、３１４３：メモリ回路、３１４３Ｂ：メモリ回路、３１８８：インバータ回路、３１８９：インバータ回路、５４００：半導体装置、５４０１：ＣＰＵコア、５４０２：パワーコントローラ、５４０３：パワースイッチ、５４０４：キャッシュ、５４０５：バスインターフェース、５４０６：デバッグインターフェース、５４０７：制御装置、５４０８：ＰＣ、５４０９：パイプラインレジスタ５４１０：パイプラインレジスタ、５４１１：ＡＬＵ、５４１２：レジスタファイル、５４２１：パワーマネージメントユニット、５４２２：周辺回路、５４２３：データバス、５５００：半導体装置、５５０１：記憶回路、５５０２：記憶回路、５５０３：記憶回路、５５０４：読み出し回路、５５０９：トランジスタ、５５１０：トランジスタ、５５１２：トランジスタ、５５１３：トランジスタ、５５１５：トランジスタ、５５１７：トランジスタ、５５１８：トランジスタ、５５１９：容量素子、５５２０：容量素子、５５４０：配線、５５４１：配線、５５４２：配線、５５４３：配線
５５４４ 配線10: transistor, 11: transistor, 12: transistor, 13: transistor, 100: insulator, 102: insulator, 105: insulator, 110: insulator, 112: conductor, 120: conductor, 120_1: conductor , 120_2: conductor, 120a: conductor, 120b: conductor, 130: insulator, 130_1: insulator, 130_2: insulator, 130a: insulator, 130b: insulator, 140: conductor, 140_1: conductor 140_2: conductor, 140a: conductor, 140b: conductor, 145: opening, 150: oxide, 150_1: oxide, 150_2: oxide, 150a: oxide, 150b: oxide, 150c: oxide, 151: oxide, 160: insulator, 161: insulator, 170: conductor, 171: conductor, 175: insulator, 176: absolute Body, 178: insulator, 180: insulator, 185: conductor, 185_1: conductor, 185_2: conductor, 185a: conductor, 185b: conductor, 190: conductor, 190_1: conductor, 190_2: conductor Body, 190a: conductor, 190b: conductor, 195: conductor, 195_1: conductor, 195_2: conductor, 195a: conductor, 195b: conductor, 200: conductor, 200_1: conductor, 200_2: conductor Body, 200a: conductor, 200b: conductor, 210: insulator, 218: conductor, 246: conductor, 248: conductor, 311: substrate, 313: semiconductor region, 314a: low resistance region, 314b: low Resistance regions, 315: insulator, 316: conductor, 320: insulator, 322: insulator, 324: insulator, 326: insulator, 328: conductor, 330 Conductor, 350: insulator, 352: insulator, 354: insulator, 356: conductor, 360: insulator, 362: insulator, 364: insulator, 366: conductor, 370: insulator, 372: Insulator, 374: insulator, 376: conductor, 380: insulator, 382: insulator, 384: insulator, 386: conductor, 711: substrate, 712: circuit region, 713: isolation region, 714: minute Wire separation, 715: chip, 750: electronic component, 752: printed board, 754: mounting board, 755: lead, 1000: capacitor, 1100: conductor, 1200: conductor, 1300: insulator, 1400: DOSRAM, 1405 : Controller, 1410: row circuit, 1411: decoder, 1412: word line driver circuit, 1413: column selector, 1414: sense amplifier driver circuit Path, 1415: column circuit, 1416: global sense amplifier array, 1417: input / output circuit, 1420: memory cell and sense amplifier array, 1422: memory cell array, 1423: sense amplifier array, 1425: local memory cell array, 1426: local sense Amplifier array, 1444: Switch array, 1445: Memory cell, 1446: Sense amplifier, 1447: Global sense amplifier, 1500: Insulator, 1600: NOSRAM, 1610: Memory cell array, 1611: Memory cell, 1612: Memory cell, 1613: Memory cell, 1614: memory cell, 1640: controller, 1650: row driver, 1651: row decoder, 1652: word line driver, 1660: column driver, 1661: column decoder, 1 62: write driver, 1663: DAC, 1670: output driver, 1671: selector, 1672: ADC, 1673: output buffer, 2000: transistor, 2910: information terminal, 2911: housing, 2912: display unit, 2913: camera, 2914: speaker unit, 2915: operation switch, 2916: external connection unit, 2917: microphone, 2920: notebook type personal computer, 2921: housing, 2922: display unit, 2923: keyboard, 2924: pointing device, 2940: video camera , 2941: housing, 2942: housing, 2943: display unit, 2944: operation switch, 2945: lens, 2946: connection unit, 2950: information terminal, 2951: housing, 2952: display unit, 2960: information terminal, 2961: Housing 2962: display unit, 2963: band, 2964: buckle, 2965: operation switch, 2966: input / output terminal, 2967: icon, 2980: car, 2981: body, 2982: wheel, 2983: dashboard, 2894: light, 3000 : Transistor, 3001: wiring, 3002: wiring, 3003: wiring, 3004: wiring, 3005: wiring, 3110: OS-FPGA, 3111: controller, 3112: word driver, 3113: data driver, 3115: programmable area, 3117: IOB, 3119: core, 3120: LAB, 3121: PLE, 3123: LUT block, 3124: register block, 3125: selector, 3126: CM, 3127: power switch, 3128: CM, 3130: SAB, 3131: SB, 3133: PRS, 3133 [0]: PRS, 3133 [1]: PRS, 3135: CM, 3137: Memory circuit, 31378: Memory circuit, 3140: OS-FF, 3140 [1]: OS -FF, 3140 [2]: OS-FF, 3141: FF, 3142: shadow register, 3143: memory circuit, 3143B: memory circuit, 3188: inverter circuit, 3189: inverter circuit, 5400: semiconductor device, 5401: CPU core 5402: Power controller, 5403: Power switch, 5404: Cache, 5405: Bus interface, 5406: Debug interface, 5407: Control device, 5408: PC, 5409: Pipeline register 5410: Pipeline register, 541 : ALU, 5412: register file, 5421: power management unit, 5422: peripheral circuit, 5423: data bus, 5500: semiconductor device, 5501: storage circuit, 5502: storage circuit, 5503: storage circuit, 5504: read circuit, 5509 : Transistor, 5510: transistor, 5512: transistor, 5513: transistor, 5515: transistor, 5517: transistor, 5518: transistor, 5519: capacitor, 5520: capacitor, 5540: wiring, 5541: wiring, 5542: wiring, 5543 : Wiring 5544 Wiring
Claims (5)
前記第１の導電体上の第１の絶縁体と、
前記第１の絶縁体上の第２の導電体と、
前記第１の導電体、前記第１の絶縁体、及び前記第２の導電体の側面と接する領域を有する酸化物と、
前記酸化物上の第２の絶縁体と、
前記第２の絶縁体上の第３の導電体と、を有し、
前記第２の絶縁体は、前記酸化物を介して、前記第１の導電体、前記第１の絶縁体、及び前記第２の導電体の側面と向かい合う領域を有し、
前記第３の導電体は、前記酸化物及び前記第２の絶縁体を介して、前記第１の導電体、前記第１の絶縁体、及び前記第２の導電体の側面と向かい合う領域を有する、ことを特徴とする半導体装置。A first conductor;
A first insulator on the first conductor;
A second conductor on the first insulator;
An oxide having a region in contact with a side surface of the first conductor, the first insulator, and a side surface of the second conductor;
A second insulator on the oxide;
A third conductor on the second insulator;
The second insulator has a region opposed to a side surface of the first conductor, the first insulator, and the second conductor via the oxide,
The third conductor has a region facing a side surface of the first conductor, the first insulator, and a side surface of the second conductor via the oxide and the second insulator. And a semiconductor device.
前記第１の導電体、前記第１の絶縁体、及び前記第２の導電体は、第３の絶縁体で覆われ、
前記第３の絶縁体は、開口を有し、
前記酸化物、前記第２の絶縁体、及び前記第３の導電体は、前記開口を埋め込むように形成される、ことを特徴とする半導体装置。In claim 1,
The first conductor, the first insulator, and the second conductor are covered with a third insulator,
The third insulator has an opening,
The semiconductor device, wherein the oxide, the second insulator, and the third conductor are formed so as to fill the opening.
前記酸化物は、前記第２の導電体の上面と接する領域を有し、
前記第２の絶縁体は、前記酸化物を介して、前記第２の導電体の上面と重なる領域を有し、
前記第３の導電体は、前記酸化物及び前記第２の絶縁体を介して、前記第２の導電体の上面と重なる領域を有する、ことを特徴とする半導体装置。In claim 1,
The oxide has a region in contact with an upper surface of the second conductor,
The second insulator has a region overlapping with an upper surface of the second conductor via the oxide,
The semiconductor device, wherein the third conductor has a region overlapping with an upper surface of the second conductor with the oxide and the second insulator interposed therebetween.
前記第１の絶縁体の膜厚は、１ｎｍ以上１００ｎｍ以下である、ことを特徴とする半導体装置。In claim 1,
The semiconductor device according to claim 1, wherein a thickness of the first insulator is greater than or equal to 1 nm and less than or equal to 100 nm.
前記酸化物は、金属酸化物を含む、ことを特徴とする半導体装置。In claim 1,
The semiconductor device, wherein the oxide includes a metal oxide.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022130900A JP7441282B2 (en) | 2017-05-01 | 2022-08-19 | semiconductor equipment |
| JP2024021733A JP2024050930A (en) | 2017-05-01 | 2024-02-16 | Semiconductor Device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017091321 | 2017-05-01 | ||
| JP2017091321 | 2017-05-01 | ||
| PCT/IB2018/052825 WO2018203181A1 (en) | 2017-05-01 | 2018-04-24 | Semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022130900A Division JP7441282B2 (en) | 2017-05-01 | 2022-08-19 | semiconductor equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2018203181A1 true JPWO2018203181A1 (en) | 2020-03-12 |
| JP7128809B2 JP7128809B2 (en) | 2022-08-31 |
Family
ID=64016078
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019516298A Active JP7128809B2 (en) | 2017-05-01 | 2018-04-24 | semiconductor equipment |
| JP2022130900A Active JP7441282B2 (en) | 2017-05-01 | 2022-08-19 | semiconductor equipment |
| JP2024021733A Pending JP2024050930A (en) | 2017-05-01 | 2024-02-16 | Semiconductor Device |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022130900A Active JP7441282B2 (en) | 2017-05-01 | 2022-08-19 | semiconductor equipment |
| JP2024021733A Pending JP2024050930A (en) | 2017-05-01 | 2024-02-16 | Semiconductor Device |
Country Status (2)
| Country | Link |
|---|---|
| JP (3) | JP7128809B2 (en) |
| WO (1) | WO2018203181A1 (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230138939A1 (en) | 2021-10-28 | 2023-05-04 | Taiwan Semiconductor Manufacturing Company Limited | Vertical field effect transistors and methods for forming the same |
| WO2023157048A1 (en) * | 2022-02-15 | 2023-08-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Semiconductor device and method for manufacturing same |
| WO2023166378A1 (en) * | 2022-03-04 | 2023-09-07 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| WO2023175436A1 (en) * | 2022-03-18 | 2023-09-21 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| WO2023187543A1 (en) * | 2022-03-31 | 2023-10-05 | 株式会社半導体エネルギー研究所 | Display device |
| WO2023199153A1 (en) * | 2022-04-15 | 2023-10-19 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| WO2023203426A1 (en) * | 2022-04-19 | 2023-10-26 | 株式会社半導体エネルギー研究所 | Semiconductor device and storage device |
| WO2024057168A1 (en) * | 2022-09-16 | 2024-03-21 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| WO2024069340A1 (en) * | 2022-09-30 | 2024-04-04 | 株式会社半導体エネルギー研究所 | Semiconductor device and method for producing semiconductor device |
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| US20040245524A1 (en) * | 2003-03-19 | 2004-12-09 | Yoshiharu Hirakata | Thin film transistor and manufacturing method thereof |
| JP2005294571A (en) * | 2004-03-31 | 2005-10-20 | Sharp Corp | Field effect transistor |
| JP2013165175A (en) * | 2012-02-10 | 2013-08-22 | Osaka Univ | Thin film transistor with three-dimensional structure and manufacturing method of the same |
| JP2016115760A (en) * | 2014-12-12 | 2016-06-23 | 株式会社ジャパンディスプレイ | Semiconductor device |
-
2018
- 2018-04-24 JP JP2019516298A patent/JP7128809B2/en active Active
- 2018-04-24 WO PCT/IB2018/052825 patent/WO2018203181A1/en active Application Filing
-
2022
- 2022-08-19 JP JP2022130900A patent/JP7441282B2/en active Active
-
2024
- 2024-02-16 JP JP2024021733A patent/JP2024050930A/en active Pending
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| JP2016115760A (en) * | 2014-12-12 | 2016-06-23 | 株式会社ジャパンディスプレイ | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7441282B2 (en) | 2024-02-29 |
| WO2018203181A1 (en) | 2018-11-08 |
| JP7128809B2 (en) | 2022-08-31 |
| JP2022159517A (en) | 2022-10-17 |
| JP2024050930A (en) | 2024-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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