JPWO2018034022A1 - 半導体モジュール - Google Patents

Abstract

一形態に係る半導体モジュールは、半導体素子と、半導体素子を駆動する駆動制御部と、駆動制御部と通信可能であり、半導体素子の素子情報を記録する記憶装置と、記憶装置と駆動制御部との間の通信経路上に設けられており、通信制御信号に応じて、通信経路を通信可能状態及び通信不可状態に切り替える通信制御回路と、を含む。

Description

本開示は半導体モジュールに関する。

本出願は、2016年8月17日出願の日本出願第2016-160140号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。

半導体モジュールとして、特許文献１に記載の半導体モジュールが知られている。特許文献１に記載の半導体モジュールは、電力変換用の半導体素子と、半導体素子の制御電極を駆動する駆動回路と、駆動回路の動作を制御する制御回路と、半導体素子の特性を記憶した記憶装置とを備える。特許文献１に記載の半導体モジュールでは、記憶装置と制御回路とが通信することで、例えば半導体モジュールの動作中に半導体素子の特性を制御回路が取得し、その特性に応じて駆動回路を介して半導体素子を制御回路が駆動する。

特開２０１４―１４２３３号公報 特開２００８―１２５２４０号公報

本開示の一側面に係る半導体モジュールは、半導体素子と、上記半導体素子を駆動する駆動制御部と、上記駆動制御部と通信可能であり、上記半導体素子の素子情報を記録する記憶装置と、上記記憶装置と上記駆動制御部との間の通信経路上に設けられており、通信制御信号に応じて、上記通信経路を通信可能状態及び通信不可状態に切り替える通信制御回路と、を含む。

図１は、第１の実施形態に係る半導体モジュールの概略構成を示す模式図である。 図２は、通信制御信号を説明するための図面である。 図３は、図１に示した半導体モジュールの変形例の概略構成を示す模式図である。 図４は、第２実施形態に係る半導体モジュールの概略構成を示す模式図である。 図５は、通信制御回路とフォトカプラ部との接続関係を示す模式図である。

特許文献１に記載されている半導体モジュールのような電力用の半導体素子のスイッチング速度は速くなってきている。この場合、例えば、特許文献２で指摘されているように、大きな放射・伝導ノイズが発生する。そのため、例えば、特許文献１における記憶装置と制御回路との通信をシリアル通信の一例であるＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ−Ｃｉｒｃｕｉｔ）方式で行う場合、通信するための通信線にノイズが重畳する場合があり得る。このように、通信線にノイズが重畳すると、そのノイズを通信信号であると制御回路が誤って認識するおそれがある。制御回路がノイズを通信信号であると誤って認識した場合には、誤った特性に基づいて、制御回路が、駆動回路を介して半導体素子を駆動するため、半導体素子が誤動作する。

そこで、本開示は、半導体素子の誤動作を抑制可能な半導体モジュールを提供することを目的の１つとする。

以下、図面を参照して本開示の技術の実施形態について説明する。図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。
［実施形態の説明］
最初に、本開示の技術の実施形態の内容を列記して説明する。

一形態に係る半導体モジュールは、半導体素子と、上記半導体素子を駆動する駆動制御部と、上記駆動制御部と通信可能であり、上記半導体素子の素子情報を記録する記憶装置と、上記記憶装置と上記駆動制御部との間の通信経路上に設けられており、通信制御信号に応じて、上記通信経路を通信可能状態及び通信不可状態に切り替える通信制御回路と、を含む。

この構成では、半導体素子の素子情報が記憶されている記憶装置と、駆動制御部とが通信可能である。よって、駆動制御部は、記憶装置に記憶されている素子特性情報を参照し、半導体素子固有の素子特性に応じて半導体素子を駆動できる。その結果、半導体モジュールでは、半導体素子の特性を有効に活用できる。更に、記憶装置と駆動制御部との通信経路上に、通信制御回路が設けられており、通信制御回路は、上記記憶装置と上記駆動制御部との通信を制御する。したがって、例えば、半導体素子がスイッチング動作することで生じる放射・伝導ノイズが通信経路に重畳されても、通信制御回路が上記通信経路を通信不可状態に切り替えている場合には、駆動制御部は、通信経路に重畳されたノイズの影響を受けない。よって、正確な素子情報を参照して駆動制御部が半導体素子を駆動可能であり、結果として、半導体素子の誤動作を抑制できる。

上記通信制御回路は、上記通信制御信号に応じて、上記通信経路を通信可能状態及び通信不可状態に切り替えるスイッチング部を有してもよい。この場合、通信制御信号に応じたスイッチング部の動作により上記通信経路を通信可能状態及び通信不可状態に切り替えられる。

一形態に係る半導体モジュールは、上記通信経路上に設けられており、上記記憶装置と上記駆動制御部とを互いに絶縁するとともに、上記記憶装置と上記駆動制御部との間で双方向に信号を伝達可能な絶縁回路を更に有してもよい。

この場合、絶縁回路により、通信経路が記憶装置側と駆動制御部側とに絶縁される。そのため、記憶装置と駆動制御部とに対してそれぞれ異なる基準電位を設定可能である。

一形態に係る半導体モジュールにおいて、上記駆動制御部は、上記通信制御信号を生成する信号生成部を有し、上記通信制御信号は、上記駆動制御部から上記通信制御回路に入力されてもよい。

一形態に係る半導体モジュールは、フォトカプラ部を含み、上記通信制御信号を生成する信号生成部を有してもよい。この場合、信号生成部がフォトカプラ部を有するため、例えば、半導体モジュールの外部に配置される外部装置の基準電位に依存せずに、上記外部装置からの信号に基づいて信号生成部が通信制御信号を生成し、その通信制御信号を通信制御回路に入力可能である。

上記駆動制御部は、上記半導体素子を駆動する駆動回路と、上記駆動回路の出力である駆動電圧及び駆動電流の少なくとも一方を制御するとともに、上記記憶装置と通信可能な制御回路と、を有してもよい。

この場合、制御回路が記憶装置と通信し、記憶装置内の素子情報を参照可能である。そのため、制御回路が、参照した素子情報に基づいて駆動部を制御できる。

一形態に係る半導体モジュールにおいて、上記通信経路の上記通信不可状態においては、上記通信制御回路と上記記憶装置との間を接続する上記通信経路の第１の部分が、上記通信制御回路と上記駆動制御部との間を接続する上記通信経路の第２の部分から電気的に遮断されてもよい。

この場合、駆動制御部に電気的に接続されている通信経路の長さが第２の部分のみの長さとなり短くなるので、放射・伝導ノイズの影響により駆動制御部に接続されている通信経路が受ける電圧変動が小さくなる。従って、半導体素子の誤動作を抑制できる。
［実施形態の詳細］
本開示の技術の実施形態の具体例を、以下に図面を参照しつつ説明する。本発明はこれらの例示に限定されるものではなく、請求の範囲によって示され、請求の範囲と均等の範囲内とでのすべての変更が含まれることが意図される。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。

図１に概念的に示したように、一実施形態に係る半導体モジュール１は、半導体素子１０と、駆動制御部２０と、記憶装置３０と、通信制御回路４１，４２と、を有する。半導体モジュール１は、例えばインバータなどの電力変換回路に適用される。本実施形態において、半導体モジュール１内での通信及び半導体モジュール１と外部装置との通信には、断らない限り、Ｉ２Ｃ方式の通信インターフェースを用いているとともに、二線通信方式を採用している。

半導体素子１０はＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。半導体素子１０のドレイン及びソースのそれぞれは、半導体モジュール１の端子Ｔ１及び端子Ｔ２に接続されている。よって、端子Ｔ１及び端子Ｔ２は、半導体モジュール１のドレイン端子及びソース端子に相当する。半導体素子１０は、ゲートに駆動制御部２０から印加される駆動信号に応じて、ドレインとソースとの間を導通又は遮断する半導体スイッチング素子である。

半導体素子１０の材料は、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体である。半導体素子１０の材料の例はシリコン（Ｓｉ）でもよい。

駆動制御部２０は、駆動回路２１と、制御回路２２とを含み、半導体素子１０を駆動し制御する装置である。駆動制御部２０は、半導体モジュール１が有する電源電圧端子Ｔ３及び基準電位端子Ｔ４に電気的に接続されており、電源電圧端子Ｔ３及び基準電位端子Ｔ４間の電圧が供給される。電源電圧端子Ｔ３の電位は基準電位端子Ｔ４の電位より高いので、電源電圧端子Ｔ３及び基準電位端子Ｔ４それぞれは、高電圧用端子及び低電圧用端子でもある。

駆動回路２１及び制御回路２２は、駆動制御部２０を構成する回路であるため、駆動回路２１及び制御回路２２には、電源電圧端子Ｔ３及び基準電位端子Ｔ４から供給される同じ電圧が印加される。駆動回路２１及び制御回路２２は、一つの装置（或いは集積回路）として実装されてもよいし、別々に実装されていてもよい。駆動回路２１及び制御回路２２が別々に実装されている場合、駆動回路２１及び制御回路２２の各々が、電源電圧端子Ｔ３及び基準電位端子Ｔ４に接続されていてもよい。

駆動回路２１は、半導体素子１０のゲート（制御端子）に駆動信号を印加することにより、半導体素子１０におけるドレインとソースとの間が導通した状態と、ドレインとソースとの間が遮断された状態とを切り替えるための回路である。

制御回路２２は、駆動回路２１と接続されている。制御回路２２は、駆動回路２１の動作、すなわち、駆動回路２１から出力する駆動信号の駆動電圧、駆動電流、出力タイミングなどを制御する回路である。

制御回路２２は、半導体モジュール１の制御信号用端子Ｔ７に接続されている。制御回路２２は、半導体モジュール１の外部から制御信号用端子Ｔ７を介して入力される制御信号に応じて、駆動回路２１から半導体素子１０に出力する駆動信号の出力タイミングを制御する。

制御回路２２は、記憶装置３０と通信経路５０を介して通信可能に構成されている。制御回路２２は、記憶装置３０内に予め記憶されている半導体素子１０の素子特性情報（例えば温度に対する半導体素子１０の閾値電圧特性）に基づいて、駆動回路２１が出力する駆動信号の駆動電圧及び駆動電流の少なくとも一方を制御する。
制御回路２２は、通信制御回路４１及び通信制御回路４２に接続されている。制御回路２２は、後述する通信制御信号Ｓｓｃを制御信号出力端子ｔ１から通信制御回路４１及び通信制御回路４２に出力する。

このように駆動回路２１の制御、記憶装置３０との通信、及び通信制御信号Ｓｓｃの出力を実現するために、制御回路２２は、制御部２２Ａ、通信インターフェース２２Ｂなどを有する。制御部２２Ａの例は、ＣＰＵ又はＦＰＧＡである。制御部２２Ａが上記通信制御信号Ｓｓｃを生成する。したがって、制御回路２２、より具体的には、制御部２２Ａは、信号生成部として機能する。前述したように、通信インターフェース２２Ｂは、Ｉ２Ｃ方式の通信インターフェースであり、二線通信方式を採用している。したがって、図１に示したように、制御回路２２と記憶装置３０との間の通信経路５０は、データ用通信経路５１とクロック用通信経路５２とを含む。

記憶装置３０は、半導体モジュール１が有する電源電圧端子Ｔ５及び基準電位端子Ｔ６に電気的に接続されており、電源電圧端子Ｔ５及び基準電位端子Ｔ６から電圧を供給される。電源電圧端子Ｔ５の電位は基準電位端子Ｔ６の電位より高いので、電源電圧端子Ｔ５及び基準電位端子Ｔ６それぞれは、高電圧用端子及び低電圧用端子でもある。基準電位端子Ｔ６に入力される基準電位は、記憶装置３０においてグランドとして機能する。基準電位端子Ｔ６の電位と基準電位端子Ｔ４の電位とは同じであってもよい。図１の構成の説明では、断らない限り、基準電位端子Ｔ６の電位と基準電位端子Ｔ４の電位とは同じである。

記憶装置３０は、記憶部３１と、通信インターフェース３２と、それらを制御する制御部３３とを有する。記憶部３１は、半導体素子１０の素子特性情報を記憶している。記憶部３１は、データの書き込みのみが可能に構成されていてもよいし、不揮発的なデータの書き込み及び消去が可能に構成されていてもよい。データの書き込みのみが可能な記憶部３１の例は、ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭである。不揮発性の記憶部３１の例は、フラッシュメモリである。

記憶装置３０は、半導体モジュール１が有するデータ信号用端子Ｔ８及びクロック信号用端子Ｔ９に接続されている。記憶部３１内の半導体素子１０の素子特性情報は、通信インターフェース３２、データ信号用端子Ｔ８及びクロック信号用端子Ｔ９を介して、半導体モジュール１の外部に配置されている外部装置と記憶装置３０とが互いに通信することにより、その外部装置から記憶装置３０に書き込まれたデータである。このような素子特性情報の記憶部３１への書き込みは、通常、半導体モジュール１が製造された際に、一度実施されればよい。しかし、たとえば、半導体モジュール１が半導体素子１０を脱着可能に構成されている場合は、何らかの原因で半導体素子１０が破損した際に半導体素子１０を交換することが可能である。半導体素子１０を交換した際には、交換後の半導体素子１０の素子特性情報を、記憶部３１に書き込むことにより、新しい半導体素子１０の特性にしたがって半導体モジュール１を運用することができる。

通信インターフェース３２は、前述したように、半導体モジュール１が製造された段階で記憶すべき素子特性情報を取得するために外部装置と通信するとともに、駆動制御部２０が有する制御回路２２と通信する。通信インターフェース３２は、Ｉ２Ｃ方式の通信インターフェースである。

通信制御回路４１は、通信経路５０のうちデータ用通信経路５１上に配置されており、データ用通信経路５１を介して制御回路２２に接続されると共に、データ用通信経路５１とは別の制御用の信号経路を介して制御回路２２と接続されている。同様に、通信制御回路４２は、通信経路５０のうちクロック用通信経路５２上に配置されており、クロック用通信経路５２を介して制御回路２２に接続されると共に、クロック用通信経路５２とは別の制御用の信号経路を介して制御回路２２と接続されている。通信制御回路４１，４２は、制御用の信号経路を介して制御回路２２から入力される通信制御信号Ｓｓｃに応じて、記憶装置３０と制御回路２２との間の通信経路５０、具体的にはデータ用通信経路５１及びクロック用通信経路５２を、通信可能状態と通信不可状態との間で切り替える。

通信制御信号Ｓｓｃは電圧信号である。本実施形態では、図２に示したように、所定の電圧(又はそれ以上の電圧)の場合を通信可能状態に対応づけ、所定の電圧未満の場合を通信不可状態に対応づける。ただし、所定の電圧未満の場合を通信可能状態に対応づけ、所定の電圧（又はそれ以上）の場合を通信不可状態に対応づけてもよい。

通信制御信号Ｓｓｃが所定の電圧未満の場合、通信制御信号Ｓｓｃをアサートしていないことに対応する。以下の説明では、断らない限り、通信制御信号Ｓｓｃが出力又は入力されるとは、所定の電圧（又はそれ以上）の電圧が出力又は入力されることを意味する。

通信制御回路４１及び通信制御回路４２は、制御回路２２からの通信制御信号Ｓｓｃに応じてＯＮ／ＯＦＦするスイッチング部である。通信制御回路４１及び通信制御回路４２の例としては、トランスファゲート（トランスミッションゲート）が挙げられる。通信制御回路４１及び通信制御回路４２は、例えばアナログスイッチＩＣでもよい。本実施形態では断らない限り、通信制御回路４１及び通信制御回路４２がＯＮ状態のときが通信可能状態であり、通信制御回路４１及び通信制御回路４２がＯＦＦ状態のときが通信不可状態である。

通信制御回路４１は、制御端子４１ａと、第１端子４１ｂ及び第２端子４１ｃを有する。制御端子４１ａは、制御信号出力端子ｔ１に接続され、第１端子４１ｂは、制御回路２２のデータ信号用端子ｔ２に接続され、第２端子４１ｃは、記憶装置３０のデータ信号用端子ｔ４に接続されている。制御端子４１ａに通信制御信号Ｓｓｃが入力された場合には、第１端子４１ｂと第２端子４１ｃとの間が導通し（ＯＮ状態）、制御端子４１ａに通信制御信号Ｓｓｃが入力されていない場合には、第１端子４１ｂと第２端子４１ｃとの間は遮断されている（ＯＦＦ状態）。

同様に、通信制御回路４２は、制御端子４２ａと、第１端子４２ｂ及び第２端子４２ｃを有する。制御端子４２ａは、制御信号出力端子ｔ１と接続され、第１端子４２ｂは、制御回路２２のクロック信号用端子ｔ３に接続され、第２端子４２ｃは、記憶装置３０のクロック信号用端子ｔ５に接続されている。制御端子４２ａに通信制御信号Ｓｓｃが入力された場合には、第１端子４２ｂと第２端子４２ｃとの間が導通し（ＯＮ状態）、制御端子４２ａに通信制御信号Ｓｓｃが入力されていない場合には、第１端子４２ｂと第２端子４２ｃとの間は遮断されている（ＯＦＦ状態）。

通信制御回路４１及び通信制御回路４２の第２端子４１ｃ及び第２端子４２ｃは、更に、抵抗Ｒ１を介して電源電圧端子Ｔ３に接続されている。換言すれば、電源電圧端子Ｔ３は、抵抗Ｒ１を介して、第２端子４１ｃ及び第２端子４２ｃとデータ信号用端子ｔ４及びクロック信号用端子ｔ５との間の配線に接続されている。抵抗Ｒ１は、プルアップ抵抗として機能し、抵抗Ｒ１の値は、例えば１ｋΩ〜数ｋΩであり得る。電源電圧端子Ｔ３は、抵抗Ｒ１を介して、第１端子４１ｂ及び第１端子４２ｂとデータ信号用端子ｔ２及びクロック信号用端子ｔ３に接続されていてもよい。

半導体モジュール１では、制御回路２２が制御信号出力端子ｔ１から通信制御信号Ｓｓｃを出力すると、通信制御回路４１の第１端子４１ｂ及び第２端子４１ｃの間が導通状態に切り替えられるとともに、通信制御回路４２の第１端子４２ｂ及び第２端子４２ｃの間が導通状態に切り替えられる。すなわち、データ信号用端子ｔ２とデータ信号用端子ｔ４とが結線されるとともに、クロック信号用端子ｔ３とクロック信号用端子ｔ５とが結線される。その結果、制御回路２２と記憶装置３０とが互いに通信可能である。一方、制御回路２２が制御信号出力端子ｔ１から通信制御信号Ｓｓｃを出力していない場合、通信制御回路４１の第１端子４１ｂ及び第２端子４１ｃの間が非導通状態（遮断状態）であるとともに、通信制御回路４２の第１端子４２ｂ及び第２端子４２ｃの間が非導通状態（遮断状態）である。すなわち、データ用通信経路５１及びクロック用通信経路５２が遮断されているので、制御回路２２と記憶装置３０とは互いに通信できない。よって、通信制御回路４１及び通信制御回路４２により、通信制御信号Ｓｓｃに応じて、通信経路５０を、通信可能状態から通信不可状態に切り替えられる。

次に、半導体モジュール１の作用効果について説明する。

半導体素子１０を製造する場合、通常、複数の半導体素子１０が同じ条件で製造される。同じ条件で製造された各半導体素子１０の素子特性は同じであることが期待されるが、製造誤差といった要因で複数の半導体素子１０の素子特性にばらつきが生じる。半導体モジュール１では、半導体モジュール１に内蔵されている半導体素子１０の素子特性情報を記憶装置３０が記憶しており、記憶装置３０と制御回路２２とが通信可能である。そのため、制御回路２２が記憶装置３０内の素子特性情報を参照して、半導体素子１０の素子特性を有効に利用しながら半導体素子１０の制御が可能である。

半導体モジュール１では、通信経路５０上、具体的にはデータ用通信経路５１及びクロック用通信経路５２上に通信制御回路４１及び通信制御回路４２を備えることで、半導体素子１０及び半導体モジュール１の誤動作を防止可能である。この点について、半導体モジュール１が通信制御回路４１及び通信制御回路４２を備えない場合と比較して説明する。

半導体モジュール１が通信制御回路４１及び通信制御回路４２を備えない場合を説明する。一般に、通信線を介して２つのデバイス（本実施形態では、例えば記憶装置３０と駆動制御部２０の制御回路２２）が通信する場合、各デバイスの入力インピーダンスは高いことが知られている。特に、Ｉ２Ｃでは、規格においてオープンドレインインターフェースと規定されていることから、通信する２つのデバイスのそれぞれの受信端と各デバイスの電源電圧（Ｖｃｃ）との間に高抵抗(例えば、１ｋΩ〜数ｋΩ)を配置する。そのため、前述したように、通信線の両端のデバイスにおける入力インピーダンスは高い。

一方、半導体素子１０のスイッチング周波数が１０００ｋＨｚ〜１ＭＨｚ程度まで向上すると、通信のクロック周波数（例えば数百ｋＨｚ〜１ＭＨｚ）とスイッチング周波数とが近くなる。更に、半導体素子１０のスイッチング周波数が速くなると、大きな放射・伝導ノイズが発生することが知られている。

このように、半導体素子１０のスイッチング周波数が、クロック周波数に近づき、且つ、大きな放射・伝導ノイズが発生した状態で、前述したように、通信経路５０の両端の入力インピーダンスが高いと、上記放射・伝導ノイズが通信経路５０を構成する通信線に重畳される。このように放射・伝導ノイズが通信線に重畳されると、例えば、駆動制御部２０（具体的には、制御回路２２）が、そのノイズを記憶装置３０内の素子特性情報と誤って認識するおそれがある。このように、制御回路２２がノイズを素子特性情報であると誤って認識すると、制御回路２２が、駆動回路２１を介して誤った素子特性に応じて半導体素子１０を駆動する。その結果、半導体素子１０が誤動作をする、若しくは不適切な動作点で動作することになる。

これに対して、上記構成の半導体モジュール１は、通信制御回路４１及び通信制御回路４２を備え、通信制御回路４１及び通信制御回路４２は、通信制御信号Ｓｓｃに基づいて、駆動制御部２０の制御回路２２と記憶装置３０との間の通信を制御する。これにより、通信経路５０（データ用通信経路５１及びクロック用通信経路５２）を、通信制御回路４１及び通信制御回路４２が通信可能状態に設定した場合にのみ、制御回路２２は記憶装置３０と通信して、記憶装置３０内の素子特性情報を参照する。そのため、意図しない信号（ノイズ）を制御回路２２が参照することが抑制される。換言すれば、制御回路２２は、より確実に、正確な素子特性情報に基づいて半導体素子１０を駆動可能である。その結果、半導体素子１０の誤動作の防止が図られている。このような観点から、通信制御回路４１及び通信制御回路４２は、誤動作防止回路でもある。

放射・伝導ノイズの影響の低減を図る観点からは、通信経路５０は短い方がよい。そのため、半導体モジュール１において、制御回路２２と記憶装置３０とが近くに配置されていることが好ましい。通信制御回路４１及び通信制御回路４２は、制御回路２２の近傍に配置されていることが好ましい。

通信経路５０の通信不可状態においては、通信制御回路４１と記憶装置３０との間を接続する通信経路５０の第１の部分が、通信制御回路４１と制御回路２２との間を接続する通信経路５０の第２の部分から電気的に遮断されている。即ち、通信制御回路４１と制御回路２２との間に位置する通信経路５０の第２の部分のみが制御回路２２のデータ信号用端子ｔ２とクロック信号用端子ｔ３とに電気的に接続されている状態となる。放射・伝導ノイズの影響により、この通信経路５０の第２の部分が受ける電圧変動は、第２の部分の信号線の長さが短い程小さくなる。従って、上述のように、通信制御回路４１及び通信制御回路４２は、制御回路２２の近傍に配置されていることが好ましい。ここで「近傍に配置」とは、第２の部分の長さが短くなることにより、放射・伝導ノイズに起因する通信経路５０の第２の部分の電圧変動の大きさが、制御回路２２により信号情報であると誤認識されない程小さくなるような位置に配置することを意味する。

半導体モジュール１では、通信に有線を使用しているため、例えば無線通信を利用する場合より、半導体モジュール１の製造コストの低減が図られている。更に、通信経路５０へのノイズの影響を低減するために、例えば通信経路５０を金属板で囲う必要がない。よって、半導体モジュール１の構成は、半導体モジュール１の軽量化に資する構成である。
（変形例１−１）
図３を参照して、半導体モジュール１の変形例に係る半導体モジュール１Ａを説明する。

図３に示したように、データ用通信経路５１及びクロック用通信経路５２のそれぞれにおいて、通信制御回路４１及び通信制御回路４２と記憶装置３０との間に、絶縁回路４３及び絶縁回路４４が設けられている。この点で、半導体モジュール１Ａの構成は、図１に示した半導体モジュール１の構成と主に相違する。この相違点を中心にして、変形例に係る半導体モジュール１Ａを説明する。

絶縁回路４３及び絶縁回路４４は、絶縁キャパシタを含み、記憶装置３０と制御回路２２とを絶縁する。絶縁回路４３及び絶縁回路４４は、記憶装置３０からの信号を制御回路２２側に伝達可能であるとともに、制御回路２２からの信号を記憶装置３０に伝達可能に構成されている。よって、絶縁回路４３及び絶縁回路４４は双方向アイソレータとして機能する。絶縁回路４３及び絶縁回路４４としては、例えば絶縁キャパシタであってもよいし、絶縁キャパシタを含む集積回路、例えばＴｅｘａｓＩｎｓｔｒｕｍｅｎｔ社のＩＳＯ１５４０，ＩＳＯ１５４１等のＩＣであり得る。

絶縁回路４３の一端（記憶装置３０側の端）は、記憶装置３０のデータ信号用端子ｔ４に接続され、他端（通信制御回路４１側の端）は、通信制御回路４１の第２端子４１ｃに接続されている。同様に、絶縁回路４４の一端は、記憶装置３０のクロック信号用端子ｔ５に接続され、他端は、通信制御回路４２の第２端子４２ｃに接続されている。

絶縁回路４３及び絶縁回路４４を備える形態では、記憶装置３０のデータ信号用端子ｔ４及び絶縁回路４３の一端は抵抗Ｒ２を介して電源電圧端子Ｔ５に接続されており、クロック信号用端子ｔ５及び絶縁回路４４の一端は、抵抗Ｒ２を介して電源電圧端子Ｔ５に接続されている。換言すれば、データ信号用端子ｔ４及び絶縁回路４３の一端を接続する配線と、クロック信号用端子ｔ５及び絶縁回路４４の一端とを接続する配線のそれぞれに、電源電圧端子Ｔ５が抵抗Ｒ２を介して接続されている。抵抗Ｒ２もプルアップ抵抗として機能し、その値の例は抵抗Ｒ１の場合と同様である。

本変形例では、絶縁回路４３の他端（通信制御回路４１側の端）及び通信制御回路４１の第２端子４１ｃと、絶縁回路４４の他端（通信制御回路４２側の端）及び通信制御回路４２の第２端子４２ｃとが、抵抗Ｒ１を介して電源電圧端子Ｔ３に接続されている。

絶縁回路４３及び絶縁回路４４が双方向に信号を伝達可能であることから、半導体モジュール１Ａでは、通信制御回路４１及び通信制御回路４２によって、半導体モジュール１の場合と同様に、制御回路２２と記憶装置３０との通信を制御可能である。したがって、本変形例は、図１に示した形態の半導体モジュール１と少なくとも同様の作用効果を有する。

半導体モジュール１Ａでは、絶縁回路４３及び絶縁回路４４によって、記憶装置３０と制御回路２２との間の絶縁が図られている。そのため、駆動回路２１及び制御回路２２用のグランドとなる基準電位とは異なる基準電位を記憶装置３０に基準電位端子Ｔ６から印加できる。換言すれば、基準電位端子Ｔ４及び基準電位端子Ｔ６にそれぞれ異なる電位を印加可能である。この場合、半導体モジュール１Ａが汎用性を有し、例えばインバータ回路といった電力変換装置が有する上アーム側に好適に適用できる。
（第２実施形態）
図４は、第２実施形態に係る半導体モジュールの概念図である。図４に示した半導体モジュール１Ｂは、温度センサ６０を有する点、及び、フォトカプラ部４５とフォトカプラ部４６とを更に有する点で、図３に示した半導体モジュール１Ａの構成と主に相違する。
この相違点を中心にして半導体モジュール１Ｂについて説明する。

温度センサ６０は、電源電圧端子Ｔ３及び基準電位端子Ｔ４に接続されている。温度センサ６０は、半導体素子１０近傍に配置され、半導体素子１０近傍の温度を検出する。温度センサ６０は、半導体モジュール１Ｂが有する検出結果出力端子Ｔ１０に接続されているとともに、制御回路２２に接続されている。

検出結果出力端子Ｔ１０は、半導体モジュール１Ａの外部に配置された外部監視装置７０に接続されている。通常、外部監視装置７０の基準電位と、温度センサ６０の基準電位とは異なるため、検出結果出力端子Ｔ１０と外部監視装置７０との間には、電圧変換を伴う絶縁回路が設けられ得る。

外部監視装置７０は、ＣＰＵ及び記憶部を有するマイクロコントローラ又は特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。外部監視装置７０が有する記憶部には、半導体素子１０の素子特性情報（第２実施形態の場合は、温度特性情報）が記憶されている。外部監視装置７０は、温度センサ６０から出力された検出結果と、半導体素子１０の素子特性情報とを比較して、半導体素子１０近傍の温度に応じて、半導体素子１０の駆動条件を変更する必要性の有無を判定する。このような判定は、外部監視装置７０が有するＣＰＵが行い得る。第２実施形態では、外部監視装置７０は、定常的に制御信号を出力しており、「変更要」と外部監視装置７０が判定した場合には、制御信号の出力を停止する。換言すれば、外部監視装置７０から定常的に出力される制御信号がＨｉｇｈ信号である場合、外部監視装置７０は、「変更要」の場合には、Ｌｏｗ信号を出力する。制御信号が出力されている場合、半導体素子１０の駆動条件は変更されないため、外部監視装置７０が出力する信号は、半導体素子１０の駆動条件を維持する維持信号又は基準信号である。

外部監視装置７０は、半導体モジュール１Ｂが有する制御信号用端子Ｔ１１に接続されており、外部監視装置７０が出力した制御信号は、制御信号用端子Ｔ１１に入力される。

フォトカプラ部４５は、制御信号用端子Ｔ１１と、通信制御回路４１との間に設けられており、フォトカプラ部４６は、制御信号用端子Ｔ１１と、通信制御回路４２との間に設けられている。第２実施形態において、断らない限り、フォトカプラ部４５及びフォトカプラ部４６は、制御信号用端子Ｔ１１に入力される信号に応じて、通信制御信号Ｓｓｃを生成する信号生成部である。したがって、半導体モジュール１Ｂが有する制御回路２２は、通信制御信号Ｓｓｃを生成する機能を有さない。そのため、制御回路２２は、データ信号用端子ｔ２とクロック信号用端子ｔ３とを有していればよい。

図５は、通信制御回路４１とフォトカプラ部４５との接続関係及び通信制御回路４２とフォトカプラ部４６との接続関係を示す模式図である。図５に示した例は、外部監視装置７０に、電源電圧端子Ｔ３と基準電位端子Ｔ４間の電圧と同じ電圧が印加されている場合を想定した構成である。

フォトカプラ部４５は、発光ダイオード４５Ａと、フォトダイオード４５Ｂとを有する。同様に、フォトカプラ部４６は、発光ダイオード４６Ａと、フォトダイオード４６Ｂとを有する。

発光ダイオード４５Ａは、フォトカプラ部４５の発光素子として機能する。発光ダイオード４５Ａのアノードは、制御信号用端子Ｔ１１に接続されている。発光ダイオード４５Ａのカソードは、基準電位端子Ｔ６に抵抗Ｒ３を介して接続されている。抵抗Ｒ３の値の例は、１０ｋΩである。

フォトダイオード４５Ｂは、フォトカプラ部４５の受光素子として機能する。フォトダイオード４５Ｂのアノードは、基準電位端子Ｔ４に接続されており、フォトダイオード４５Ｂのカソードは、電源電圧端子Ｔ３に抵抗Ｒ４を介して接続されている。抵抗Ｒ４の値の例は、抵抗Ｒ１の場合と同様であり得る。フォトダイオード４５Ｂのカソードは、通信制御回路４１の制御端子４１ａにも接続されている。換言すれば、制御端子４１ａは、フォトダイオード４５Ｂのカソードと抵抗Ｒ４との間の配線に接続されている。

発光ダイオード４６Ａは、フォトカプラ部４６の発光素子として機能する。発光ダイオード４６Ａのアノードは、制御信号用端子Ｔ１１に接続されている。発光ダイオード４６Ａのカソードは、基準電位端子Ｔ６に抵抗Ｒ３を介して接続されている。

フォトダイオード４６Ｂは、フォトカプラ部４６の受光素子として機能する。フォトダイオード４６Ｂのアノードは、基準電位端子Ｔ４に接続されており、フォトダイオード４６Ｂのカソードは、電源電圧端子Ｔ３に抵抗Ｒ４を介して接続されている。フォトダイオード４６Ｂのカソードは、通信制御回路４２の制御端子４２ａにも接続されている。換言すれば、制御端子４２ａは、フォトダイオード４６Ｂのカソードと抵抗Ｒ４との間の配線に接続されている。

フォトカプラ部４５及びフォトカプラ部４６の構成では、制御信号用端子Ｔ１１に外部監視装置７０からの制御信号が入力されていない場合、発光ダイオード４５Ａ及び発光ダイオード４６Ａが発光しないので、フォトダイオード４６Ｂ及びフォトダイオード４６Ｂは非導通状態である。その結果、通信制御回路４１及び通信制御回路４２には、電源電圧端子Ｔ３に応じた電圧が入力される。換言すれば、フォトカプラ部４５及びフォトカプラ部４６から通信制御回路４１の制御端子４１ａ及び通信制御回路４２の制御端子４２ａに通信制御信号Ｓｓｃが入力される。

逆に、制御信号用端子Ｔ１１に外部監視装置７０からの制御信号が入力されている場合、発光ダイオード４５Ａ及び発光ダイオード４６Ａが発光するので、フォトダイオード４６Ｂ及びフォトダイオード４６Ｂは導通状態となり、通信制御回路４１及び通信制御回路４２には、電圧が入力されない。換言すれば、フォトカプラ部４５及びフォトカプラ部４６から通信制御回路４１の制御端子４１ａ及び通信制御回路４２の制御端子４２ａに通信制御信号Ｓｓｃは出力されない。

半導体モジュール１Ｂでは、温度センサの検出結果が外部監視装置７０に入力されると、外部監視装置７０は入力された温度センサの検出結果に応じて、制御信号の出力の有無を判断する。

外部監視装置７０が制御信号を出力している場合、フォトカプラ部４５及びフォトカプラ部４６は、通信制御信号Ｓｓｃを通信制御回路４１及び通信制御回路４２に出力しない。この場合、通信制御回路４１及び通信制御回路４２はＯＦＦ状態、すなわち、記憶装置３０と制御回路２２とが通信不可状態である。

一方、外部監視装置７０が制御信号の出力を停止した場合、フォトカプラ部４５及びフォトカプラ部４６は、通信制御信号Ｓｓｃを通信制御回路４１及び通信制御回路４２に出力する。この場合、通信制御回路４１及び通信制御回路４２はＯＮ状態、すなわち、記憶装置３０と制御回路２２とが通信可能状態になる。

このように、半導体モジュール１Ｂでは、外部監視装置７０からの制御信号の状態に応じて、フォトカプラ部４５及びフォトカプラ部４６が、通信制御信号Ｓｓｃを生成する。その通信制御信号Ｓｓｃに応じて通信制御回路４１及び通信制御回路４２によるデータ用通信経路５１及びクロック用通信経路５２の通信可能状態及び通信不可状態が制御される。そのため、半導体モジュール１Ｂは、半導体モジュール１Ａと少なくとも同様の作用効果を有する。

半導体モジュール１Ｂでは、温度センサ６０の検出結果に応じて、半導体素子１０の駆動条件の変更要の場合のみ、制御回路２２が記憶装置３０内の素子特性情報を参照する。このように、制御回路２２が記憶装置３０内の素子特性情報を参照することで、温度センサ６０から制御回路２２に入力される半導体素子１０近傍の温度に応じた駆動条件で駆動回路２１を制御できる。これにより、半導体素子１０をその周囲の温度に最適な条件で駆動できるので、半導体素子１０の誤動作を防止可能であるとともに、半導体素子１０の性能を有効に活用できる。

半導体モジュール１Ｂでは、外部監視装置７０からの制御信号は、フォトカプラ部４５及びフォトカプラ部４６に入力される。フォトカプラ部４５及びフォトカプラ部４６は、入力された制御信号に応じて通信制御信号Ｓｓｃを生成し、通信制御回路４１及び通信制御回路４２に入力する。そのため、外部監視装置７０の基準電位と、制御回路２２の基準電位とが異なっていても、通信制御信号Ｓｓｃを通信制御回路４１及び通信制御回路４２に適切に入力可能である。

制御信号用端子Ｔ１１を介して、半導体モジュール１Ｂの外部からの制御信号に応じてフォトカプラ部４５及びフォトカプラ部４６が生成した通信制御信号Ｓｓｃを通信制御回路４１及び通信制御回路４２に入力する形態では、制御信号用端子Ｔ１１の近傍に、通信制御回路４１、通信制御回路４２及び制御回路２２が配置されていてもよい。

半導体モジュール１Ｂは、例えば、電力変換回路において、下アームに用いられてもよいし、上アームに用いられてもよい。
（変形例２−１）
第２実施形態では、フォトカプラ部４５及びフォトカプラ部４６それぞれが信号生成部である形態を説明した。しかしながら、各信号生成部は、フォトカプラ部４５及びフォトカプラ部４６とともに、信号反転回路を含んでもよい。説明の便宜のため、フォトカプラ部４５と信号反転回路とを含む信号生成部を第１信号生成部と称し、フォトカプラ部４６と信号反転回路とを含む信号生成部を第２信号生成部と称す。

第１信号生成部が有する信号反転回路は、フォトダイオード４５Ｂのカソードと通信制御回路４１の制御端子４１ａとの間に設けられており、フォトダイオード４５Ｂのカソードの電圧状態を反転して制御端子４１ａに入力する。同様に、第２信号生成部が有する信号反転回路は、フォトダイオード４６Ｂのカソードと通信制御回路４２の制御端子４２ａとの間に設けられており、フォトダイオード４６Ｂのカソードの電圧状態を反転して制御端子４２ａに入力する。したがって、第１及び第２信号生成部は、制御信号用端子Ｔ１１に入力される制御信号の電圧状態と同じ電圧状態の通信制御信号Ｓｓｃを生成し、通信制御回路４１及び通信制御回路４２に入力する。よって、変形例２−１では、外部監視装置７０は、半導体素子１０の駆動条件の「変更要」と判断した場合に、制御信号を出力し、「変更不要」と判断した場合には、制御信号を出力しない。
（変形例２−２）
半導体モジュール１Ｂが有するフォトカプラ部４５及びフォトカプラ部４６が有する受光素子はフォトダイオードに限定されず、例えばフォトトランジスタでもよい。通信制御信号Ｓｓｃの生成に、温度センサ６０の検出結果を用いなくてもよい。

本開示によれば、半導体素子の誤動作を抑制可能な半導体モジュールを提供可能である。

以上、本開示の技術の実施形態及びその変形例について説明したが、本発明は、これまで説明した種々の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。

例えば、第１実施形態においても、制御回路２２が有する制御信号出力端子ｔ１と、通信制御回路４１及び通信制御回路４２との間に、信号生成部として機能するフォトカプラ部４５及びフォトカプラ部４６が設けられていてもよい。この場合、フォトカプラ部４５及びフォトカプラ部４６が有する発光ダイオード４５Ａ及び発光ダイオード４６Ａのアノードを制御信号出力端子ｔ１に接続し、発光ダイオード４５Ａ及び発光ダイオード４６Ａのカソードを基準電位端子Ｔ４に接続すればよい。なお、フォトダイオード４５Ｂと、電源電圧端子Ｔ３、基準電位端子Ｔ４及び通信制御回路４１との接続関係、並びに、フォトダイオード４６Ｂと、電源電圧端子Ｔ３、基準電位端子Ｔ４及び通信制御回路４２との接続関係は、第２実施形態と同様である。この形態では、制御回路２２は、第２実施形態で説明した外部監視装置７０が制御信号を出力する条件と同じ条件で制御信号を制御信号出力端子ｔ１から出力すればよい。すなわち、制御回路２２が記憶装置３０と通信しない場合には、制御信号を出力しておき、制御回路２２が記憶装置３０と通信する場合に制御信号の出力を停止すればよい。

第１実施形態において、制御回路２２が有する制御信号出力端子ｔ１と、通信制御回路４１及び通信制御回路４２との間に、第２実施形態の変形例２−１で説明した第１信号生成部及び第２信号生成部が設けられてもよい。この場合、フォトカプラ部４５及びフォトカプラ部４６が有する発光ダイオード４５Ａ及び発光ダイオード４６Ａのアノードを制御信号出力端子ｔ１に接続し、発光ダイオード４５Ａ及び発光ダイオード４６Ａのカソードを基準電位端子Ｔ４に接続すればよい。なお、フォトダイオード４５Ｂと、電源電圧端子Ｔ３、基準電位端子Ｔ４及び通信制御回路４１との接続関係、並びに、フォトダイオード４６Ｂと、電源電圧端子Ｔ３、基準電位端子Ｔ４及び通信制御回路４２との接続関係は、第２実施形態と同様である。この形態では、制御回路２２は、第１実施形態で説明した通信制御信号Ｓｓｃと同様の電圧状態の信号を制御信号出力端子ｔ１から出力すればよい。

半導体モジュールは、複数の半導体素子と、複数の半導体素子のそれぞれに対した複数の駆動回路とを有し、記憶装置は、各半導体素子の素子特性情報を記憶しておいてもよい。この場合、例えば、駆動制御部は、複数の駆動回路に対して一つの制御回路を有してもよいし、複数の駆動回路にそれぞれ対応した複数の制御回路を有してもよい。駆動制御部が、複数の駆動回路に対して一つの制御回路を有する場合には、複数の駆動回路はそれぞれ通信インターフェースを有し、制御回路と通信することで、制御回路は、各駆動回路を制御し得る。

半導体モジュールが有する半導体スイッチング素子としての半導体素子は、ＭＯＳＦＥＴ以外のトランジスタであってもよく、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）でもよい。

記憶装置及び制御回路が有する通信インターフェースは、Ｉ２Ｃ方式に限定されない。更に、記憶装置及び制御回路とは、例えば三線式通信インターフェースを有してもよい。通信経路は、半導体モジュールが採用している通信インターフェースに応じた構成でよい。

図１及び図３に示したように、制御回路から通信制御信号を出力する構成は、例えば、通信インターフェース部分を、内部で生成する信号を元に、Ｈｉｇｈ−Ｚに設定したり、ＣＭＯＳ入力インターフェースに変えることでも実現できる。

これまでの説明では、通信制御回路は、スイッチング部として説明したが、通信制御回路は、スイッチング部を有していれば、他の要素を含んでいてもよい。

１，１Ａ，１Ｂ…半導体モジュール、１０…半導体素子、２０…駆動制御部、２１…駆動回路、２２…制御回路、２２Ａ…制御部（信号生成部）、３０…記憶装置、４１，４２…通信制御回路（スイッチング部）、４５，４６…フォトカプラ部（信号生成部）、５０…通信経路、５１…データ用通信経路、５２…クロック用通信経路。

Claims (7)

1. 半導体素子と、
   前記半導体素子を駆動する駆動制御部と、
   前記駆動制御部と通信可能であり、前記半導体素子の素子情報を記録する記憶装置と、
   前記記憶装置と前記駆動制御部との間の通信経路上に設けられており、通信制御信号に応じて、前記通信経路を通信可能状態及び通信不可状態に切り替える通信制御回路と、
   を含む、半導体モジュール。
2. 前記通信制御回路は、前記通信制御信号に応じて、前記通信経路を通信可能状態及び通信不可状態に切り替えるスイッチング部を有する、
   請求項１に記載の半導体モジュール。
3. 前記通信経路上に設けられており、前記記憶装置と前記駆動制御部とを互いに絶縁するとともに、前記記憶装置と前記駆動制御部との間で双方向に信号を伝達可能な絶縁回路を更に有する、
   請求項１又は請求項２に記載の半導体モジュール。
4. 前記駆動制御部は、前記通信制御信号を生成する信号生成部を有し、前記通信制御信号は、前記駆動制御部から前記通信制御回路に入力される、
   請求項１〜請求項３のいずれか１項に記載の半導体モジュール。
5. フォトカプラ部を含み、前記通信制御信号を生成する信号生成部を有する、
   請求項１〜請求項３のいずれか１項に記載の半導体モジュール。
6. 前記駆動制御部は、
   前記半導体素子を駆動する駆動回路と、
   前記駆動回路の出力である駆動電圧及び駆動電流の少なくとも一方を制御するとともに、前記記憶装置と通信可能な制御回路と、
   を有する、
   請求項１〜請求項５のいずれか１項に記載の半導体モジュール。
7. 前記通信経路の前記通信不可状態においては、前記通信制御回路と前記記憶装置との間を接続する前記通信経路の第１の部分が、前記通信制御回路と前記駆動制御部との間を接続する前記通信経路の第２の部分から電気的に遮断されている、
   請求項１〜請求項６のいずれか１項に記載の半導体モジュール。

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