JPWO2018008147A1 - Image processing apparatus and display unit - Google Patents
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Abstract
第1の映像出力装置(1)から入力された第1の同期信号の位相と第2の映像出力装置(2)から入力された第2の同期信号の位相とに基づいて、第1の表示装置(5)に対する第1の駆動信号の出力タイミングについての第1の遅延量および第2の表示装置(6)に対する第2の駆動信号の出力タイミングについての第2の遅延量を決定する位相調整部(101)と、決定した第1の遅延量に基づいて第1の駆動信号の出力タイミングを制御し、決定した第2の遅延量に基づいて第2の駆動信号の出力タイミングを制御する遅延部とを備える。Based on the phase of the first synchronization signal input from the first video output device (1) and the phase of the second synchronization signal input from the second video output device (2), the first display Phase adjustment for determining a first delay amount for the output timing of the first drive signal to the device (5) and a second delay amount for the output timing of the second drive signal to the second display device (6) And a delay for controlling the output timing of the first drive signal based on the determined first delay amount and the output timing of the second drive signal based on the determined second delay amount. A part.
Description
この発明は、映像情報を表示する技術に関するものである。 The present invention relates to a technique for displaying video information.
従来、複数の表示装置に映像情報を表示する場合に、映像出力装置から出力される映像データのフレームを開始するタイミングをずらすことで複数の表示装置の駆動タイミングをずらし、複数の表示装置の駆動電力のピーク値を低減させる技術が提案されている。
例えば、特許文献1に開示された画像処理装置では、1つの映像出力装置から出力する映像データを水平方向に複数の領域に分割し、分割した複数の同期信号および複数の映像データを遅延させ、各表示装置に入力させる段階で同期信号および映像データのタイミングをずらしている。Conventionally, when video information is displayed on a plurality of display devices, the drive timing of the plurality of display devices is shifted by shifting the timing of starting a frame of video data output from the video output device, thereby driving the plurality of display devices. A technique for reducing the peak value of electric power has been proposed.
For example, in the image processing device disclosed in
近年では、例えば車両の車室内には複数の表示装置が搭載され、各表示装置には1つの映像出力装置から映像データが出力される場合に限られず、複数の映像出力装置から複数の映像データが出力される場合も多い。上述した特許文献1に記載された技術では、1つの映像出力装置から複数の表示装置に映像データが出力される場合には適応可能であるが、複数の映像出力装置から出力された映像データを複数の表示装置に出力する場合には適応できなかった。これは、複数の映像出力装置から出力された複数の映像データが同一のタイミングの同期信号であったとしても、原発振の誤差により、表示装置に入力される際の同期信号が時間の経過と共にずれるためである。このように、上述した特許文献1に記載された技術では、複数の映像出力装置から出力された複数の映像データを複数の表示装置に表示させる場合には、表示装置の駆動電力のピーク値を低減させることが困難であるという課題があった。
In recent years, for example, a plurality of display devices are mounted in a passenger compartment of a vehicle, and each display device is not limited to a case where video data is output from one video output device, but a plurality of video data from a plurality of video output devices. Is often output. The technique described in
この発明は、上記のような課題を解決するためになされたもので、複数の映像出力装置から出力された複数の映像データを複数の表示部に表示させる場合に、複数の表示部の駆動電力のピーク値を低減させることを目的とする。 The present invention has been made in order to solve the above-described problems. When a plurality of video data output from a plurality of video output devices are displayed on a plurality of display units, the driving power of the plurality of display units is provided. It aims at reducing the peak value of.
この発明に係る画像処理装置は、第1の映像出力装置から入力された第1の同期信号の位相と第2の映像出力装置から入力された第2の同期信号の位相とに基づいて、第1の表示部に対する第1の駆動信号の出力タイミングについての第1の遅延量および第2の表示部に対する第2の駆動信号の出力タイミングについての第2の遅延量を決定する位相調整部と、位相調整部が決定した第1の遅延量に基づいて第1の駆動信号の出力タイミングを制御し、位相調整部が決定した第2の遅延量に基づいて第2の駆動信号の出力タイミングを制御する遅延部とを備えるものである。 The image processing device according to the present invention is based on the phase of the first synchronization signal input from the first video output device and the phase of the second synchronization signal input from the second video output device. A phase adjustment unit for determining a first delay amount for the output timing of the first drive signal for one display unit and a second delay amount for the output timing of the second drive signal for the second display unit; The output timing of the first drive signal is controlled based on the first delay amount determined by the phase adjustment unit, and the output timing of the second drive signal is controlled based on the second delay amount determined by the phase adjustment unit. And a delay unit.
この発明によれば、複数の映像出力装置から出力された複数の映像データを複数の表示部に表示させる場合にも、各表示部の駆動タイミングが重なるのを回避することができる。これにより、複数の表示部の駆動電力のピーク値を低減させることができる。 According to the present invention, even when a plurality of video data output from a plurality of video output devices are displayed on a plurality of display units, it is possible to avoid overlapping of drive timings of the respective display units. Thereby, the peak value of the drive electric power of a some display part can be reduced.
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態1.
図1は、実施の形態1に係る画像処理装置を備えた表示システムの構成を示すブロック図である。ここでは、特に車両に搭載された表示システムを例として示している。
表示システムは、第1の映像出力装置1、第2の映像出力装置2、画像処理装置3、制御装置4、第1の表示装置(本発明の「第1の表示部」に対応する)5、第2の表示装置(本発明の「第2の表示部」に対応する)6および電源回路7で構成される。
第1の映像出力装置1は、例えばインストルメントクラスターユニット(ICU)で構成され、車両の車速を示すスピードメータ、車両の状態を示す各種情報を表示するための第1の映像データおよび第1の同期信号を出力する。第2の映像出力装置2は、例えばヘッドユニット(HU)で構成され、車両に搭載されたナビゲーション装置およびオーディオ装置の情報を表示するための第2の映像データおよび第2の同期信号を出力する。Hereinafter, in order to explain the present invention in more detail, modes for carrying out the present invention will be described with reference to the accompanying drawings.
FIG. 1 is a block diagram illustrating a configuration of a display system including an image processing apparatus according to the first embodiment. Here, a display system mounted on a vehicle is shown as an example.
The display system includes a first
The first
画像処理装置3は、第1および第2の映像出力装置1,2から出力された第1および第2の同期信号と、当該第1および第2の同期信号とそれぞれ同期した第1および第2の映像データの入力を受け付け、第1および第2の表示装置5,6に表示させる表示データおよび駆動信号を生成するタイミングコントローラである。制御装置4は、CAN(Controller Area Network)等の車内ネットワークによって互いに接続された第1の映像出力装置1、第2の映像出力装置2および画像処理装置3を制御する。第1の表示装置5は、例えばスピードメータおよび車両の各種情報を表示するためのインストルメントクラスタである。第2の表示装置6は、例えばナビゲーション装置およびオーディオ装置などの情報を表示するCID(Center Information Display)である。電源回路7は、第1および第2の表示装置5,6に駆動電流を供給する。
The image processing apparatus 3 includes the first and second synchronization signals output from the first and second
図1において、画像処理装置3、制御装置4、第1の表示装置5、第2の表示装置6および電源回路7は、ディスプレイユニット8を構成する。なお、電源回路7は、ディスプレイユニット8の外部に設けられていてもよい。
In FIG. 1, an image processing device 3, a control device 4, a
図1で示した第1の映像出力装置1から出力される第1の映像データと、第2の映像出力装置2から出力される第2の映像データとの、解像度、同期周波数、タイミング等のフォーマットは、例えば同一であるとする。一方で、第1および第2の映像出力装置1,2は、それぞれ内部に保有する基準クロック元の水晶振動子が異なることから、原発振に誤差が生じるため、同期信号の位相差が時間と共にずれる場合ある。そこで、画像処理装置3は、この同期信号の位相差のずれを考慮して、第1および第2の表示装置5,6に出力する表示データおよび駆動信号を生成する。
The resolution, synchronization frequency, timing, etc. of the first video data output from the first
なお、図1では、2つの映像出力装置、2つの表示装置を備えた表示システムを示したが、映像出力装置および表示装置の設置数はこれに限定されるものではなく、それぞれ2つ以上でもよい。これは、以下で示す全ての実施例において同様である。 Although FIG. 1 shows a display system including two video output devices and two display devices, the number of video output devices and display devices is not limited to this. Good. This is the same in all examples shown below.
次に、画像処理装置3の詳細について説明する。
図2は、実施の形態1に係る画像処理装置3の構成を示すブロック図である。
画像処理装置3は、位相調整部101、第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104、第2の同期遅延部105、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109を備える。
図1で示したとおり、画像処理装置3は、上述した第1および第2の映像出力装置1,2、第1および第2の表示装置5,6、に接続されている。また、第1および第2の映像出力装置1,2から画像処理装置3に対して第1および第2の同期信号と、当該第1および第2の同期信号とそれぞれ同期した第1および第2の映像データが入力される。なお、図2では制御装置4の記載を省略している。Next, details of the image processing apparatus 3 will be described.
FIG. 2 is a block diagram illustrating a configuration of the image processing apparatus 3 according to the first embodiment.
The image processing apparatus 3 includes a
As shown in FIG. 1, the image processing device 3 is connected to the first and second
位相調整部101は、第1の映像出力装置1から入力された第1の同期信号と、第2の映像出力装置2から出力された第2の同期信号とを用いて、第1の遅延量および第2の遅延量を算出する。
第1の映像遅延部102は、第1の映像出力装置1から第1の映像データが入力されると、位相調整部101から入力される第1の遅延量だけタイミングを遅らせて、第1の映像処理部106に出力する。第1の同期遅延部103は、第1の映像出力装置1から第1の同期信号が入力されると、位相調整部101から入力される第1の遅延量だけタイミングを遅らせて、第1の駆動信号生成部107に出力する。
この実施の形態1では、第1の映像データと第1の同期信号との同期関係も崩れないように、第1の映像データに対しても出力するタイミングの調整を行っている。The
When the first video data is input from the first
In the first embodiment, the output timing of the first video data is adjusted so that the synchronization relationship between the first video data and the first synchronization signal is not lost.
第2の映像遅延部104は、第2の映像出力装置2から第2の映像データが入力されると、位相調整部101から入力される第2の遅延量だけタイミングを遅らせて、第2の映像処理部108に出力する。第2の同期遅延部105は、第2の映像出力装置2から第2の同期信号が入力されると、位相調整部101から入力される第2の遅延量だけタイミングを遅らせて、第2の駆動信号生成部109に出力する。
この実施の形態1では、第2の映像データと第2の同期信号との同期関係も崩れないように、第2の映像データに対しても出力するタイミングの調整を行っている。When the second video data is input from the second
In the first embodiment, the output timing of the second video data is adjusted so that the synchronization relationship between the second video data and the second synchronization signal is not lost.
第1の映像処理部106は、第1の映像遅延部102から入力される第1の映像データと、第1の同期遅延部103から入力される第1の同期信号とから、第1の表示装置5に表示するための第1の表示データを生成する。第1の駆動信号生成部107は、第1の同期遅延部103から入力される第1の同期信号に基づいて、第1の表示装置5を駆動するための第1の駆動信号を生成する。画像処理装置3に接続された第1の表示装置5は、第1の駆動信号生成部107から入力される第1の駆動信号に従って駆動され、第1の映像処理部106から入力される第1の表示データを表示する。
The first
第2の映像処理部108は、第2の映像遅延部104から入力される第2の映像データと、第2の同期遅延部105から入力される第2の同期信号とから、第2の表示装置6に表示するための第2の表示データを生成する。第2の駆動信号生成部109は、第2の同期遅延部105から入力される第2の同期信号に基づいて、第2の表示装置6を駆動するための第2の駆動信号を生成する。画像処理装置3に接続された第2の表示装置6は、第2の駆動信号生成部109から入力される第2の駆動信号に従って駆動され、第2の映像処理部108から入力される第2の表示データを表示する。
The second
なお、図2で示した第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104および第2の同期遅延部105が遅延部を構成する。また、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109が信号処理部を構成する。
Note that the first
次に、画像処理装置3のハードウェア構成例を説明する。
図3A、図3Bは、実施の形態1による画像処理装置3のハードウェア構成例を示す図である。
画像処理装置3における、位相調整部101、第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104、第2の同期遅延部105、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109は、図3Aに示すように専用のハードウェアである処理回路100aであってもよいし、図3Bに示すようにメモリ100cに格納されているプログラムを実行するプロセッサ100bであってもよい。Next, a hardware configuration example of the image processing apparatus 3 will be described.
3A and 3B are diagrams illustrating a hardware configuration example of the image processing apparatus 3 according to the first embodiment.
In the image processing device 3, the
図3Aに示すように、位相調整部101、第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104、第2の同期遅延部105、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109が専用のハードウェアである場合、処理回路100aは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ASIC(Application Specific Integrated Circuit),FPGA(Field-programmable Gate Array)、またはこれらを組み合わせたものが該当する。位相調整部101、第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104、第2の同期遅延部105、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109の各部の機能それぞれを処理回路で実現してもよいし、各部の機能をまとめて1つの処理回路で実現してもよい。
As shown in FIG. 3A, the
図3Bに示すように、位相調整部101、第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104、第2の同期遅延部105、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109がプロセッサ100bである場合、各部の機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ100cに格納される。プロセッサ100bは、メモリ100cに記憶されたプログラムを読み出して実行することにより、位相調整部101、第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104、第2の同期遅延部105、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109の各機能を実現する。即ち、位相調整部101、第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104、第2の同期遅延部105、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109は、プロセッサ100bにより実行されるときに、後述する図4に示す各ステップが結果的に実行されることになるプログラムを格納するためのメモリ100cを備える。また、これらのプログラムは、位相調整部101、第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104、第2の同期遅延部105、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109の手順または方法をコンピュータに実行させるものであるともいえる。
As shown in FIG. 3B, the
ここで、プロセッサ100bとは、例えば、CPU(Central Processing Unit)、処理装置、演算装置、プロセッサ、マイクロプロセッサ、マイクロコンピュータ、またはDSP(Digital Signal Processor)などのことである。
メモリ100cは、例えば、RAM(Random Access Memory)、ROM(Read Only Memory)、フラッシュメモリ、EPROM(Erasable Programmable ROM)、EEPROM(Electrically EPROM)等の不揮発性または揮発性の半導体メモリであってもよいし、ハードディスク、フレキシブルディスク等の磁気ディスクであってもよいし、ミニディスク、CD(Compact Disc)、DVD(Digital Versatile Disc)等の光ディスクであってもよい。Here, the
The
なお、位相調整部101、第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104、第2の同期遅延部105、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109の各機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、画像処理装置3における処理回路100aは、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。
The
次に、画像処理装置3の動作について説明する。
図4は、実施の形態1に係る画像処理装置3の動作を示すフローチャートである。
図4では、画像処理装置3に第1の映像出力装置1および第2の映像出力装置2から、2つの映像データと2つの同期信号が入力される場合を例に説明を行う。なお、図4のフローチャートは、画像処理装置3に接続する映像出力装置の数に応じて、適宜変更して適用可能である。Next, the operation of the image processing apparatus 3 will be described.
FIG. 4 is a flowchart showing the operation of the image processing apparatus 3 according to the first embodiment.
In FIG. 4, the case where two video data and two synchronization signals are input to the image processing device 3 from the first
画像処理装置3の位相調整部101は、第1の映像出力装置1から第1の同期信号が入力されると(ステップST1)、第2の映像出力装置2から、第1の同期信号が入力された直前の第2の同期信号、または第1の同期信号と同時に入力された第2の同期信号を取得する(ステップST2)。位相調整部101は、ステップST1で入力された第1の同期信号と、ステップST2で取得された第2の同期信号との位相差を検出する(ステップST3)。位相調整部101は、ステップST3で検出した位相差と、第1の表示装置5および第2の表示装置6にそれぞれ設定された遅れ時間とから、第1の遅延量の初期値および第2の遅延量の初期値を算出する(ステップST4)。
ここで遅れ時間とは、第1の表示装置5および第2の表示装置6に駆動信号が入力されてから、当該駆動信号によって第1の表示装置5および第2の表示装置6が駆動するまでに要する時間であり、表示装置毎に予め定まっている時間である。なお、遅れ時間を考慮する方が、第1の表示装置5および第2の表示装置6に駆動信号が出力されるタイミングを正確に制御することができるが、位相調整部101は、検出した位相差のみに基づいて遅延量の初期値を算出する構成としてもよい。When the first synchronization signal is input from the first video output device 1 (step ST1), the
Here, the delay time is from when a drive signal is input to the
位相調整部101は、ステップST4で算出した第1の遅延量の初期値を適用した場合の第1の駆動信号の駆動タイミングと、第2の遅延量の初期値を適用した場合の第2の駆動信号の駆動タイミングが、予め設定した時間以上離れているか否か判定を行う(ステップST5)。予め設定した時間以上離れている場合(ステップST5;YES)、位相調整部101はステップST4で算出した第1の遅延量の初期値を第1の映像遅延部102および第1の同期遅延部103に出力し、第2の遅延量の初期値を第2の映像遅延部104および第2の同期遅延部105に出力する(ステップST6)。
The
一方、予め設定した時間以上離れていない場合(ステップST5;NO)、位相調整部101は第1の駆動信号の駆動タイミングと、第2の駆動信号の駆動タイミングとが予め設定した時間以上離れるように、ステップST4で算出した第1の遅延量の初期値または第2の遅延量の初期値の少なくともいずれか一方を調整する(ステップST7)。位相調整部101は、ステップST7で調整した第1の遅延量を第1の映像遅延部102および第1の同期遅延部103に出力し、調整した第2の遅延量を第2の映像遅延部104および第2の同期遅延部105に出力する(ステップST8)。
On the other hand, when the time is not longer than the preset time (step ST5; NO), the
第1の映像遅延部102は、第1の映像出力装置1から入力された第1の映像データの第1の映像処理部106への出力タイミングを、ステップST6またはステップST8で入力された第1の遅延量を用いて遅延させる(ステップST9)。同様に、ステップST9として、第2の映像遅延部104は、第2の映像出力装置2から入力された第2の映像データの第2の映像処理部108への出力タイミングを、ステップST6またはステップST8で入力された第2の遅延量を用いて遅延させる。
The first
第1の同期遅延部103は、ステップST1で入力された第1の同期信号の第1の駆動信号生成部107への出力タイミングを、ステップST6またはステップST8で入力された第1の遅延量を用いて遅延させる(ステップST10)。同様に、ステップST10として、第2の同期遅延部105は、ステップST1で入力された第2の同期信号の第2の駆動信号生成部109への出力タイミングを、ステップST6またはステップST8で入力された第2の遅延量を用いて遅延させる
The first
第1の映像処理部106は、ステップST9で入力された第1の映像データと、ステップST10で入力された第1の同期信号とを用いて、第1の表示装置5に映像データを表示させるための第1の表示データを生成し、第1の表示装置5に出力する(ステップST11)。同様に、ステップST11として、第2の映像処理部108は、ステップST9で入力された第2の映像データと、ステップST10で入力された第2の同期信号とを用いて、第2の表示装置6に映像データを表示させるための第2の表示データを生成し、第2の表示装置6に出力する。
The first
第1の駆動信号生成部107は、ステップST10で入力された第1の同期信号を用いて、第1の表示装置5に映像データを表示させるための第1の駆動信号を生成し、第1の表示装置5に出力する(ステップST12)。同様に、ステップST12として、第2の駆動信号生成部109は、ステップST10で入力された第2の同期信号を用いて、第2の表示装置6に映像データを表示させるための第2の駆動信号を生成し、第2の表示装置6に出力する。以上で、処理を終了する。
The first drive
次に、画像処理装置3による遅延処理によって複数の表示装置の駆動電力のピーク値がどのように抑制されるかについて、タイミングチャートを参照しながら説明する。
まず、図5に、画像処理装置3による遅延処理を適用しない場合の、第1の表示装置5および第2の表示装置6の駆動タイミングおよび駆動電力を示すタイミングチャートを示す。
図5では、上から順に、第1の水平同期信号、第1の映像データ、第2の水平同期信号、第2の映像データ、第1の駆動信号、第1の表示データ、第2の駆動信号、第2の表示データおよび第1および第2の表示装置5,6の駆動電力のタイミングチャートを図示している。Next, how the peak value of the driving power of the plurality of display devices is suppressed by the delay processing by the image processing device 3 will be described with reference to a timing chart.
First, FIG. 5 shows a timing chart showing drive timing and drive power of the
In FIG. 5, in order from the top, the first horizontal synchronization signal, the first video data, the second horizontal synchronization signal, the second video data, the first drive signal, the first display data, and the second drive. A timing chart of signals, second display data, and driving power of the first and
図5において、第1の水平同期信号のタイミングPaと第2の水平同期信号のタイミングPbが同一である。図5の例は、画像処理装置3による遅延処理を行っていないことから、第1の駆動信号の駆動位置Qaと、第2の駆動信号の駆動位置Qbも同一である。これにより、第1の表示装置5と第2の表示装置6の駆動タイミングも同一となり、同一のタイミングで第1の表示データと第2の表示データが表示される。この結果、第1および第2の表示装置5,6の駆動電力のピークが位置Rで重なる。
In FIG. 5, the timing Pa of the first horizontal synchronizing signal and the timing Pb of the second horizontal synchronizing signal are the same. In the example of FIG. 5, since the delay processing by the image processing device 3 is not performed, the drive position Qa of the first drive signal and the drive position Qb of the second drive signal are the same. Thereby, the drive timings of the
次に、画像処理装置3による遅延処理が行われた場合の第1の表示装置5および第2の表示装置6の駆動タイミングおよび駆動電力を示すタイミングチャートを図6に示す。
図6では、上から順に、第1の水平同期信号、第1の映像データ、第2の水平同期信号、第2の映像データ、遅延させた第1の水平同期信号、遅延させた第1の映像データ、遅延させた第2の水平同期信号、遅延させた第2の映像データ、第1の駆動信号、第1の表示データ、第2の駆動信号、第2の表示データおよび第1および第2の表示装置5,6の駆動電力のタイミングチャートを図示している。Next, FIG. 6 shows a timing chart showing the drive timing and drive power of the
In FIG. 6, in order from the top, the first horizontal synchronization signal, the first video data, the second horizontal synchronization signal, the second video data, the delayed first horizontal synchronization signal, and the delayed first Video data, delayed second horizontal synchronization signal, delayed second video data, first drive signal, first display data, second drive signal, second display data, and first and first 2 is a timing chart of drive power of the
第1の水平同期信号のタイミングPaと、第2の水平同期信号のタイミングPbが同一であり、第1の映像データと第2の映像データの表示タイミングも同一である。位相調整部101は、検出した第1の水平同期信号と第2の水平同期信号の位相差と、第1の表示装置5および第2の表示装置6の遅れ時間とに基づいて、第1の駆動信号および第2の駆動信号が出力されるタイミングを推定する。図6の例では、位相調整部101は、推定した第1の駆動信号および第2の駆動信号のタイミングに基づいて、第1の駆動信号および第2の駆動信号のタイミングが所定時間以上離れないと判断する。位相調整部101は、第1の駆動信号と第2の駆動信号が所定時間以上離れるように第1の遅延量および第2の遅延量を調整する。
The timing Pa of the first horizontal synchronization signal and the timing Pb of the second horizontal synchronization signal are the same, and the display timings of the first video data and the second video data are also the same. Based on the detected phase difference between the first horizontal synchronization signal and the second horizontal synchronization signal, and the delay times of the
調整した第1の遅延量および調整した第2の遅延量を用いて遅延させた平同期信号および映像データが、図6で示した遅延させた第1の水平同期信号、遅延させた第1の映像データ、遅延させた第2の水平同期信号、遅延させた第2の映像データである。図6の例では、第2の水平同期信号および第2の映像データの出力タイミングを、第2の遅延量だけ遅延させている。遅延させた第2の水平同期信号の出力タイミングは、タイミングPbから、タイミングPcに遅延している。これにより、第1の駆動信号の駆動位置Qaと、第2の駆動信号の駆動位置Qcが離れ、第1の表示装置5の駆動電力のピークが位置Raとなり、第2の表示装置6の駆動電力のピークが位置Rbとなる。このように、第1および第2の表示装置5,6の駆動電力のピーク位置が離れ、駆動電力のピーク値が抑制される。
The flat sync signal and video data delayed by using the adjusted first delay amount and the adjusted second delay amount are the same as the delayed first horizontal sync signal and delayed first shown in FIG. The video data, the delayed second horizontal synchronization signal, and the delayed second video data. In the example of FIG. 6, the output timing of the second horizontal synchronization signal and the second video data is delayed by a second delay amount. The output timing of the delayed second horizontal synchronization signal is delayed from timing Pb to timing Pc. As a result, the drive position Qa of the first drive signal and the drive position Qc of the second drive signal are separated from each other, the peak of the drive power of the
位相調整部101が、複数の水平同期信号の位相差が予め設定された時間以上離れているか否かの判断において、予め設定される時間は、例えば画像処理装置3に入力される映像データの数に基づいて決定される。図2に示したように、画像処理装置3に第1の映像データと第2の映像データの2つの映像データが入力される場合、一方の映像データの水平同期信号の水平周期の1/2の間隔で、第1の水平同期信号と第2の水平同期信号とが交互に出力されるのが望ましい。具体的には、図6のタイミングチャートで示したが、第2の水平同期信号のタイミングPcは、第1の水平同期信号のタイミングPaの水平周期Tの約1/2周期の位置で出力されるタイミングが望ましい。よって、位相調整部101に予め設定される時間は、このタイミングに基づいて設定される。
When the
また、画像処理装置3に3つの映像データが入力される場合、いずれか1つの映像データの水平同期信号の水平周期の約1/3周期の間隔で、3つの水平同期信号がそれぞれ順番に出力されるのが望ましい。位相調整部101に予め設定される時間は、このタイミングに基づいて設定される。
なお、表示装置の構成によって駆動電力のピークが異なることもあるため、予め設定される時間は、水平周期に基づいて所定の許容範囲を設けて設定されるのが望ましい。また、所定の許容範囲としては、ディスプレイユニット8として第1および第2の表示装置5,6の駆動電力のピークの重なりが許容される程度に応じて設定される。In addition, when three video data are input to the image processing device 3, three horizontal sync signals are sequentially output at intervals of about 1/3 of the horizontal cycle of the horizontal sync signal of any one video data. It is desirable to be done. The time set in advance in the
Since the peak of the driving power may vary depending on the configuration of the display device, it is desirable that the preset time is set with a predetermined allowable range based on the horizontal period. Further, the predetermined allowable range is set according to the degree to which the overlapping of the driving power peaks of the first and
次に、第1の表示装置5および第2の表示装置6が液晶ディスプレイである場合について、説明する。
液晶ディスプレイに映像データを表示する際に、制御基準となる信号には、液晶ディスプレイの液晶パネルの水平方向の同期を取るための水平同期信号と、液晶パネルの垂直方向の同期を取るための基準信号として用いられる垂直同期信号、映像データの入力が有効である期間を示すデータイネーブル信号等が含まれている。
また、液晶ディスプレイの表示制御では、垂直同期信号において次の書き替え周期へ移行する間隙時間である垂直ブランキング期間を設けている。画像処理装置3は、この垂直ブランキング期間中に位相調整部101が映像データの遅延処理および同期信号の遅延処理を行う。Next, the case where the
When displaying video data on a liquid crystal display, the control reference signal includes a horizontal synchronization signal for synchronizing the liquid crystal panel of the liquid crystal display in the horizontal direction and a reference for synchronizing the liquid crystal panel in the vertical direction. A vertical synchronization signal used as a signal, a data enable signal indicating a period during which video data input is valid, and the like are included.
Further, in the display control of the liquid crystal display, a vertical blanking period which is a gap time for shifting to the next rewriting cycle in the vertical synchronization signal is provided. In the image processing apparatus 3, the
また、液晶ディスプレイに映像データを表示する場合、液晶ディスプレイの焼き付きを防ぐ目的で、基準電位に対する正の電圧(以下、正の電圧と記載する)と基準電位に対する負の電圧(以下、負の電圧と記載する)を交互に掛ける交流を印加している。この電圧の交流印加周期において、正の電圧を掛ける周期を1つの交流印加周期とし、同様に負の電圧を掛ける交流印加周期を1つの交流印加周期とした場合、偶数回の交流印加周期毎に、垂直ブランキング期間中に映像データの遅延処理および同期信号の遅延処理を行う。 In addition, when displaying video data on a liquid crystal display, a positive voltage with respect to the reference potential (hereinafter referred to as a positive voltage) and a negative voltage with respect to the reference potential (hereinafter referred to as a negative voltage) for the purpose of preventing burn-in of the liquid crystal display. AC is applied alternately. In the AC application cycle of this voltage, when a cycle in which a positive voltage is applied is one AC application cycle, and an AC application cycle in which a negative voltage is applied is also one AC application cycle, every even number of AC application cycles During the vertical blanking period, video data delay processing and synchronization signal delay processing are performed.
以上のように、この実施の形態1によれば、第1の映像出力装置1から入力された第1の同期信号の位相と第2の映像出力装置2から入力された第2の同期信号の位相とに基づいて、第1の表示装置5に対する第1の駆動信号の出力タイミングについての第1の遅延量および第2の表示装置6に対する第2の駆動信号の出力タイミングについての第2の遅延量を決定する位相調整部101と、決定した第1の遅延量に基づいて第1の駆動信号の出力タイミングを制御する第1の同期遅延部103と、決定した第2の遅延量に基づいて第2の駆動信号の出力タイミングを制御する第2の同期遅延部105とを備えるように構成したので、複数の映像出力装置から出力された複数の映像データを複数の表示装置に表示させる場合にも、各表示装置の駆動タイミングが重なるのを回避することができる。これにより、複数の表示装置の駆動電力のピーク値を低減させることができる。
As described above, according to the first embodiment, the phase of the first synchronization signal input from the first
これにより、画像処理装置は、映像出力装置から出力された映像データを一時的に保持するラインメモリのみを用いた構成で遅延処理を行うことができる。即ち、画像処理装置は、フレームメモリを備える必要がなく、画像処理装置の回路規模が増大して製品コストが高価になるのを抑制することができる。 Thus, the image processing apparatus can perform the delay process with a configuration using only the line memory that temporarily holds the video data output from the video output apparatus. That is, the image processing apparatus does not need to include a frame memory, and can suppress an increase in the circuit scale of the image processing apparatus and an increase in product cost.
さらに、表示装置の駆動電力のピーク値を低減させることにより、ディスプレイユニットの電源回路の回路構成の簡略化、ディスプレイユニットのEMC(Electro-Magnetic Compatibility)レベルの低減、ディスプレイユニットの配線パターンの簡略化による基板面積の縮小化および重量の軽量化等を実現することができる。 Furthermore, by reducing the peak value of the driving power of the display device, the circuit configuration of the power circuit of the display unit is simplified, the EMC (Electro-Magnetic Compatibility) level of the display unit is reduced, and the wiring pattern of the display unit is simplified. Thus, it is possible to reduce the substrate area and weight.
また、この実施の形態1によれば、位相調整部101が、第1の同期信号と第2の同期信号との位相差を検出し、検出した当該位相差に基づいて、第1の遅延量および第2の遅延量を決定するように構成したので、各表示装置の駆動タイミングが重なるのを回避し、複数の表示装置の駆動電力のピーク値を低減させることができる。
Further, according to the first embodiment, the
また、この実施の形態1によれば、位相調整部101が、第1の同期信号と第2の同期信号のいずれか一方の同期信号の周期に基づいて閾値を設定し、位相差が設定した閾値以上であるか否かに基づいて、第1の遅延量および第2の遅延量を決定するように構成したので、各表示装置の駆動タイミングを所定量離すことができ、各表示装置の駆動タイミングが重なるのを回避させることができる。
Further, according to the first embodiment, the
また、この実施の形態1によれば、第1および第2の表示装置5,6が液晶ディスプレイである場合に、位相調整部101が、液晶ディスプレイに印加される正の電圧の交流印加周期と負の電圧の交流印加周期とをそれぞれ1つの交流印加周期として正の電圧と負の電圧を交互に印加する場合に、偶数回の交流印加周期毎に第1の駆動信号の出力タイミングおよび第2の駆動信号の出力タイミングを制御する、第1の遅延量および第2の遅延量を決定するように構成したので、液晶ディスプレイの焼き付きを防ぎ、且つ各表示装置の駆動タイミングが重なるのを回避させることができる。
In addition, according to the first embodiment, when the first and
実施の形態2.
この実施の形態2では、駆動信号に遅延処理を行う構成を示す。
図7は、実施の形態2に係る画像処理装置3aの構成を示すブロック図である。
実施の形態2に係る画像処理装置3aは、図2で示した実施の形態1の画像処理装置3の第1の映像遅延部102、第1の同期遅延部103、第2の映像遅延部104、第2の同期遅延部105、第1の映像処理部106、第1の駆動信号生成部107、第2の映像処理部108および第2の駆動信号生成部109に替えて、第1の映像処理部106a、第1の駆動信号生成部107a、第2の映像処理部108a、第2の駆動信号生成部109a、第1の駆動遅延部110および第2の駆動遅延部111を設けて構成している。
以下では、実施の形態1に係る画像処理装置3の構成要素と同一または相当する部分には、実施の形態1で使用した符号と同一の符号を付して説明を省略または簡略化する。
In the second embodiment, a configuration in which a delay process is performed on a drive signal is shown.
FIG. 7 is a block diagram showing a configuration of the image processing apparatus 3a according to the second embodiment.
The image processing device 3a according to the second embodiment includes a first
In the following, the same or corresponding parts as the components of the image processing apparatus 3 according to the first embodiment are denoted by the same reference numerals as those used in the first embodiment, and description thereof is omitted or simplified.
第1の映像処理部106aは、第1の映像出力装置1から入力された第1の映像データおよび第1の同期信号とから、第1の表示装置5に表示するための第1の表示データを生成する。第1の駆動信号生成部107aは、第1の映像出力装置1から入力された第1の同期信号から、第1の表示装置5を駆動するための第1の駆動信号を生成する。第2の映像処理部108aは、第2の映像出力装置2から出力された第1の映像データおよび第2の同期信号とから、第2の表示装置6に表示するための第2の表示データを生成する。第2の駆動信号生成部109aは、第2の映像出力装置2から出力された第2の同期信号から、第2の表示装置6を駆動するための第2の駆動信号を生成する。
The first
位相調整部101は、実施の形態1と同一の処理を行い、第1の遅延量および第2の遅延量を算出する。第1の駆動遅延部110は、第1の駆動信号生成部107aが生成した第1の駆動信号が入力されると、位相調整部101から入力される第1の遅延量だけタイミングを遅らせて第1の表示装置5に出力する。第2の駆動遅延部111は、第2の駆動信号生成部109aが生成した第2の駆動信号が入力されると、位相調整部101から入力される第2の遅延量だけタイミングを遅らせて第2の表示装置6に出力する。
The
画像処理装置3に接続された第1の表示装置5は、第1の駆動遅延部110から入力される遅延された第1の駆動信号に従って駆動され、第1の映像処理部106aから入力される第1の表示データを表示する。画像処理装置3に接続された第2の表示装置6は、第2の駆動遅延部111から入力される遅延された第2の駆動信号に従って駆動され、第2の映像処理部108aから入力される第2の表示データを表示する。
The
なお、図7で示した第1の映像処理部106a、第1の駆動信号生成部107a、第2の映像処理部108aおよび第2の駆動信号生成部107aが信号処理部を構成する。また、第1の駆動遅延部110および第2の駆動遅延部111が遅延部を構成する。
The first
次に、画像処理装置3aのハードウェア構成例を説明する。なお、実施の形態2の画像処理装置3aのハードウェア構成例を示す図は、実施の形態1で示した図3Aおよび図3Bと同一であることから、図示を省略する。
画像処理装置3aにおける、位相調整部101、第1の映像処理部106a、第1の駆動信号生成部107a、第2の映像処理部108a、第2の駆動信号生成部109a、第1の駆動遅延部110および第2の駆動遅延部111は、図3Aに示すように専用のハードウェアである処理回路100aであってもよいし、図3Bに示すようにメモリ100cに格納されているプログラムを実行するプロセッサ100bであってもよい。Next, a hardware configuration example of the image processing apparatus 3a will be described. The hardware configuration example of the image processing apparatus 3a according to the second embodiment is the same as that illustrated in FIGS. 3A and 3B according to the first embodiment, and thus the illustration thereof is omitted.
In the image processing apparatus 3a, the
図3Aに示すように、位相調整部101、第1の映像処理部106a、第1の駆動信号生成部107a、第2の映像処理部108a、第2の駆動信号生成部109a、第1の駆動遅延部110および第2の駆動遅延部111が専用のハードウェアである場合、処理回路100aは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ASIC、またはこれらを組み合わせたものが該当する。位相調整部101、第1の映像処理部106a、第1の駆動信号生成部107a、第2の映像処理部108a、第2の駆動信号生成部109a、第1の駆動遅延部110および第2の駆動遅延部111の各部の機能それぞれを処理回路で実現してもよいし、各部の機能をまとめて1つの処理回路で実現してもよい。
As shown in FIG. 3A, the
図3Bに示すように、位相調整部101、第1の映像処理部106a、第1の駆動信号生成部107a、第2の映像処理部108a、第2の駆動信号生成部109a、第1の駆動遅延部110および第2の駆動遅延部111がプロセッサ100bである場合、各部の機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ100cに格納される。プロセッサ100bは、メモリ100cに記憶されたプログラムを読み出して実行することにより、位相調整部101、第1の映像処理部106a、第1の駆動信号生成部107a、第2の映像処理部108a、第2の駆動信号生成部109a、第1の駆動遅延部110および第2の駆動遅延部111の各機能を実現する。即ち、位相調整部101、第1の映像処理部106a、第1の駆動信号生成部107a、第2の映像処理部108a、第2の駆動信号生成部109a、第1の駆動遅延部110および第2の駆動遅延部111は、プロセッサ100bにより実行されるときに、後述する図8に示す各ステップが結果的に実行されることになるプログラムを格納するためのメモリ100cを備える。また、これらのプログラムは、位相調整部101、第1の映像処理部106a、第1の駆動信号生成部107a、第2の映像処理部108a、第2の駆動信号生成部109a、第1の駆動遅延部110および第2の駆動遅延部111の手順または方法をコンピュータに実行させるものであるともいえる。
As shown in FIG. 3B, the
なお、位相調整部101、第1の映像処理部106a、第1の駆動信号生成部107a、第2の映像処理部108a、第2の駆動信号生成部109a、第1の駆動遅延部110および第2の駆動遅延部111の各機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、画像処理装置3における処理回路100aは、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。
The
次に、画像処理装置3aの動作について説明する。
図8は、実施の形態2に係る画像処理装置3aの動作を示すフローチャートである。図8において、図4で示した実施の形態1のフローチャートと同一のステップには同一の符号を付し、説明を省略する。
図8では、画像処理装置3aに第1の映像出力装置1および第2の映像出力装置2から、2つの映像データと2つの同期信号が入力される場合を例に説明を行う。なお、図8のフローチャートは、画像処理装置3aに接続する映像出力装置の数に応じて、適宜変更して適用可能である。Next, the operation of the image processing apparatus 3a will be described.
FIG. 8 is a flowchart showing the operation of the image processing apparatus 3a according to the second embodiment. In FIG. 8, the same steps as those in the flowchart of the first embodiment shown in FIG.
In FIG. 8, the case where two video data and two synchronization signals are input from the first
第1の映像出力装置1から第1の映像データおよび第1の同期信号、第2の映像出力装置2から第2の映像データおよび第2の同期信号が入力されると(ステップST21)、第1の映像処理部106aは、ステップST21で入力された第1の映像データおよび第1の同期信号から、第1の表示データを生成し、第1の表示装置5に出力する(ステップST22)。同様に、ステップST22として、第2の映像処理部108aは、第2の映像データおよび第2の同期信号から、第2の表示データを生成し、第2の表示装置6に出力する。
When the first video data and the first synchronization signal are input from the first
第1の駆動信号生成部107aは、ステップST21で入力された第1の同期信号から第1の駆動信号を生成する(ステップST23)。同様に、ステップST23として、第2の駆動信号生成部109aは、第2の同期信号から第2の駆動信号を生成する。一方で、位相調整部101は、ステップST21で入力された第1の同期信号と、当該第1の同期信号の直前に入力された第2の同期信号、または当該第1の同期信号と同時に入力された第2の同期信号を取得する(ステップST24)。位相調整部101は、取得した第1の同期信号と第2の同期信号との位相差を検出する(ステップST3)。位相調整部101は、ステップST3で検出した位相差と、第1の表示装置5および第2の表示装置6にそれぞれ設定された遅れ時間とから、第1の遅延量の初期値および第2の遅延量の初期値を算出する(ステップST4)。
The first drive
位相調整部101は、ステップST4で算出した第1の遅延量の初期値に基づく第1の駆動信号の駆動タイミングと、第2の遅延量の初期値に基づく第2の駆動信号の駆動タイミングが、予め設定した時間以上離れているか否か判定を行う(ステップST5)。予め設定した時間以上離れている場合(ステップST5;YES)、ステップST4で算出した第1の遅延量の初期値を第1の駆動遅延部110に出力し、第2の遅延量の初期値を第2の駆動遅延部111に出力する(ステップST6)。
The
一方、予め設定した時間以上離れていないと判定した場合(ステップST5;NO)、位相調整部101は、ステップST4で算出した第1の遅延量の初期値または第2の遅延量の初期値の少なくともいずれか一方を調整する(ステップST7)。位相調整部101は、ステップST7で調整した第1の遅延量を第1の駆動遅延部110に出力し、調整した第2の遅延量を第2の駆動遅延部111に出力する(ステップST8)。
On the other hand, when it is determined that the distance is not longer than the preset time (step ST5; NO), the
第1の駆動遅延部110は、ステップST23で生成された第1の駆動信号の第1の表示装置5への出力タイミングを、ステップST6またはステップST8で入力された第1の遅延量を用いて遅延させる(ステップST25)。同様に、ステップST25として、第2の駆動遅延部111は、ステップST23で生成された第2の駆動信号の第2の表示装置6への出力タイミングを、ステップST6またはステップST8で入力された第2の遅延量を用いて遅延させる。以上で処理を終了する。
The first
次に、画像処理装置3aによる遅延処理が行われた場合の第1の表示装置5および第2の表示装置6の駆動タイミングおよび駆動電力を示すタイミングチャートを図9に示す。
図9では、上から順に、第1の水平同期信号、第1の映像データ、第2の水平同期信号、第2の映像データ、第1の駆動信号、第1の表示データ、第2の駆動信号、第2の表示データ、遅延させた第1の駆動信号、第1の表示データ、遅延させた第2の駆動信号、第2の表示データおよび第1および第2の表示装置の駆動電力のタイミングチャートを図示している。Next, FIG. 9 shows a timing chart showing the drive timing and drive power of the
In FIG. 9, in order from the top, the first horizontal synchronization signal, the first video data, the second horizontal synchronization signal, the second video data, the first drive signal, the first display data, and the second drive. Signal, second display data, delayed first drive signal, first display data, delayed second drive signal, second display data, and drive power of the first and second display devices. A timing chart is illustrated.
図9に示すように、第1の水平同期信号のタイミングPaと、第2の水平同期信号のタイミングPbが同一であり、第1の映像データと第2の映像データの表示タイミングも同一である。位相調整部101は、検出した第1の水平同期信号と第2の水平同期信号の位相差と、第1の表示装置5および第2の表示装置6の遅れ時間とに基づいて、第1の駆動信号および第2の駆動信号が出力されるタイミングを推定する。図9の例では、位相調整部101は、推定した第1の駆動信号および第2の駆動信号のタイミングに基づいて、第1の駆動信号および第2の駆動信号のタイミングが所定時間以上離れないと判断する。そこで、位相調整部101は、第1の駆動信号と第2の駆動信号が所定時間以上離れるように第1の遅延量および第2の遅延量を調整する。
As shown in FIG. 9, the timing Pa of the first horizontal synchronization signal and the timing Pb of the second horizontal synchronization signal are the same, and the display timings of the first video data and the second video data are also the same. . Based on the detected phase difference between the first horizontal synchronization signal and the second horizontal synchronization signal, and the delay times of the
調整した第1の遅延量および調整した第2の遅延量で出力タイミングを遅延させた駆動信号が、図9で示した遅延させた第1の駆動信号および遅延させた第2の駆動信号である。図9の例では、遅延させた第2の駆動信号の出力タイミングが駆動位置Sbから駆動位置Scに遅延している。これにより、第1の駆動信号の駆動位置Saと遅延させた第2の駆動信号の駆動位置Scとが離れ、第1の表示装置5の駆動電力のピークが位置Raとなり、第2の表示装置6の駆動電力のピークが位置Rbとなる。このように、2つの表示装置の駆動電力のピーク位置が離れ、駆動電力のピーク値が抑制される。
The drive signal whose output timing is delayed by the adjusted first delay amount and the adjusted second delay amount is the delayed first drive signal and the delayed second drive signal shown in FIG. . In the example of FIG. 9, the output timing of the delayed second drive signal is delayed from the drive position Sb to the drive position Sc. As a result, the driving position Sa of the first driving signal and the driving position Sc of the delayed second driving signal are separated, and the peak of the driving power of the
なお、図9に示したように、画像処理装置3aの構成では、第1の表示データと第2の表示データの出力タイミングは遅延させない。また、一般的に、表示装置の駆動信号は、次の表示データを出力するよりも前に出力する必要があるため、図9で示したブランキング期間内において駆動信号の出力タイミングを遅延させる。そのため、実施の形態2の構成では、駆動信号の出力タイミングの調整範囲はブランキング期間に限定されるものになるが、映像データのフォーマットとしてブランキング期間が十分長く設定されている場合には、表示データの出力タイミングを遅延させるための処理回路を設ける必要がないため、回路規模が縮小される。 As shown in FIG. 9, in the configuration of the image processing apparatus 3a, the output timings of the first display data and the second display data are not delayed. In general, since the drive signal of the display device needs to be output before the next display data is output, the output timing of the drive signal is delayed within the blanking period shown in FIG. Therefore, in the configuration of the second embodiment, the adjustment range of the output timing of the drive signal is limited to the blanking period, but when the blanking period is set sufficiently long as the video data format, Since it is not necessary to provide a processing circuit for delaying the output timing of display data, the circuit scale is reduced.
以上のように、この実施の形態2によれば、第1の映像出力装置1から入力された第1の同期信号の位相と第2の映像出力装置2から入力された第2の同期信号の位相とに基づいて、第1の表示装置5に対する第1の駆動信号の出力タイミングについての第1の遅延量および第2の表示装置6に対する第2の駆動信号の出力タイミングについての第2の遅延量を決定する位相調整部101と、決定した第1の遅延量に基づいて第1の駆動信号の出力タイミングを制御する第1の駆動遅延部110と、決定した第2の遅延量に基づいて第2の駆動信号の出力タイミングを制御する第2の駆動遅延部111とを備えるように構成したので、複数の映像出力装置から出力された複数の映像データを複数の表示装置に表示させる場合にも、各表示装置の駆動タイミングが重なるのを回避することができる。これにより、複数の表示装置の駆動電力のピーク値を低減させることができる。
As described above, according to the second embodiment, the phase of the first synchronization signal input from the first
また、この実施の形態2によれば、第1の同期信号が入力されると第1の駆動信号を生成する第1の駆動信号生成部107aと、第2の同期信号が入力されると第2の駆動信号を生成する第2の駆動信号生成部109aとを備え、第1の駆動遅延部110は、第1の駆動信号生成部107aが生成した第1の駆動信号を第1の遅延量に基づいて第1の表示装置5に出力し、第2の駆動遅延部111は、第2の駆動信号生成部109aが生成した第2の駆動信号を第2の遅延量に基づいて第2の表示装置6に出力するように構成したので、駆動信号を遅延させるための処理回路のみを設けて構成すればよく、回路規模を縮小させることができる。
Further, according to the second embodiment, the first drive
なお、実施の形態2においても、画像処理装置3a、制御装置4、第1の表示装置5、第2の表示装置6および電源回路7は、ディスプレイユニットを構成する。
In the second embodiment, the image processing device 3a, the control device 4, the
なお、上述した実施の形態2では、第1および第2の駆動信号生成部107a,109aと、第1および第2の駆動遅延部110,111とを備える構成を示したが、第1および第2の駆動信号生成部107a,109aにおいて同期信号から駆動信号を生成する際に、位相調整部101から入力される遅延量を考慮して出力タイミングを調整する構成としてもよい。この場合、第1および第2の駆動遅延部110,111の構成は不要となる。
In the second embodiment described above, the configuration including the first and second drive
また、上述した実施の形態1および実施の形態2では、複数の映像出力装置から出力された複数の映像データを複数の表示装置に表示させる場合を例に示したが、複数の映像出力装置から出力された複数の映像データを1つの表示装置の複数の画像表示部(本発明の「表示部」に対応する)に表示させる場合にも適用することが可能である。その例を、図10に示す。図10では、4つの映像出力装置1a,1b,1c,1dから出力された4つの映像データを、画像処理装置3を介して、1つの表示装置5aの第1の画像表示部5b、第2の画像表示部5c、第3の画像表示部5dおよび第4の画像表示部5eにそれぞれ表示させる場合を示している。第1の画像表示部5b、第2の画像表示部5c、第3の画像表示部5dおよび第4の画像表示部5eは、それぞれ個別の駆動信号により駆動する。
In the first embodiment and the second embodiment described above, the case where a plurality of video data output from a plurality of video output devices is displayed on a plurality of display devices is described as an example. The present invention can also be applied to a case where a plurality of output video data are displayed on a plurality of image display units (corresponding to the “display unit” of the present invention) of one display device. An example is shown in FIG. In FIG. 10, the four video data output from the four
図10で示した、画像処理装置3、制御装置4(図示しない)、表示装置5aおよび電源回路7は、ディスプレイユニットを構成する。また、図10において、実施の形態1で示した画像処理装置3を、実施の形態2で示した画像処理装置3aに置き換えて構成することも可能である。
The image processing device 3, the control device 4 (not shown), the display device 5a, and the
なお、上述した実施の形態1および実施の形態2において、水平同期信号を基準に駆動信号を生成する構成を示したが、映像データの入力が有効である期間を示すデータイネーブル信号を基準に駆動信号を生成するように構成してもよい。 In the first embodiment and the second embodiment described above, the configuration in which the drive signal is generated based on the horizontal synchronization signal has been described. However, the drive is performed based on the data enable signal that indicates the period during which video data input is valid. You may comprise so that a signal may be produced | generated.
上記以外にも、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。 In addition to the above, within the scope of the present invention, the present invention can be freely combined with each embodiment, modified any component of each embodiment, or omitted any component in each embodiment. Is possible.
この発明に係る画像処理装置は、複数の映像出力装置から出力された複数の映像データを複数の表示装置に表示させる場合にも、各表示装置の駆動タイミングが重なるのを回避することが可能なため、ディスプレイユニット等に適用し、コストの削減を実現することができる。 The image processing apparatus according to the present invention can avoid overlapping of the drive timings of the respective display devices even when the plurality of video data output from the plurality of video output devices are displayed on the plurality of display devices. Therefore, it can be applied to a display unit and the like, and cost reduction can be realized.
1 第1の映像出力装置、1a,1b,1c,1d 映像出力装置、2 第2の映像出力装置、3 画像処理装置、4 制御装置、5 第1の表示装置、5a 表示装置、5b 第1の画像表示部、5c 第2の画像表示部、5d 第3の画像表示部、5e 第4の画像表示部、6 第2の表示装置、7 電源回路、8 ディスプレイユニット、101 位相調整部、102 第1の映像遅延部、103 第1の同期遅延部、104 第2の映像遅延部、105 第2の同期遅延部、106,106a 第1の映像処理部、107,107a 第1の駆動信号生成部、108,108a 第2の映像処理部、109,109a 第2の駆動信号生成部、110 第1の駆動遅延部、111 第2の駆動遅延部。
DESCRIPTION OF
Claims (8)
前記位相調整部が決定した前記第1の遅延量に基づいて前記第1の駆動信号の出力タイミングを制御し、前記位相調整部が決定した前記第2の遅延量に基づいて前記第2の駆動信号の出力タイミングを制御する遅延部とを備えた画像処理装置。First driving for the first display unit based on the phase of the first synchronization signal input from the first video output device and the phase of the second synchronization signal input from the second video output device A phase adjustment unit for determining a first delay amount for the output timing of the signal and a second delay amount for the output timing of the second drive signal for the second display unit;
The output timing of the first drive signal is controlled based on the first delay amount determined by the phase adjustment unit, and the second drive is performed based on the second delay amount determined by the phase adjustment unit. An image processing apparatus comprising: a delay unit that controls signal output timing.
前記位相調整部は、前記液晶ディスプレイに印加される正の電圧の交流印加周期と負の電圧の交流印加周期とをそれぞれ1つの交流印加周期として正の電圧と負の電圧が交互に印加される場合に、偶数回の前記交流印加周期毎に前記第1の駆動信号の出力タイミングおよび前記第2の駆動信号の出力タイミングを制御する、前記第1の遅延量および前記第2の遅延量を決定することを特徴とする請求項1記載の画像処理装置。When the first display unit and the second display unit are liquid crystal displays,
The phase adjustment unit alternately applies a positive voltage and a negative voltage with an AC application cycle of a positive voltage applied to the liquid crystal display and an AC application cycle of a negative voltage as one AC application cycle. In this case, the first delay amount and the second delay amount are controlled to control the output timing of the first drive signal and the output timing of the second drive signal every even number of the AC application cycles. The image processing apparatus according to claim 1, wherein:
前記遅延部は、前記第1の映像出力装置から入力された前記第1の同期信号を前記第1の遅延量に基づいて前記信号処理部に出力し、前記第2の映像出力装置から入力された前記第2の同期信号を、前記第2の遅延量に基づいて前記信号処理部に出力することを特徴とする請求項1記載の画像処理装置。A signal processing unit that generates the first drive signal when the first synchronization signal is input, and generates the second drive signal when the second synchronization signal is input;
The delay unit outputs the first synchronization signal input from the first video output device to the signal processing unit based on the first delay amount, and is input from the second video output device. The image processing apparatus according to claim 1, wherein the second synchronization signal is output to the signal processing unit based on the second delay amount.
前記遅延部は、前記信号処理部が生成した前記第1の駆動信号を前記第1の遅延量に基づいて前記第1の表示部に出力し、前記信号処理部が生成した第2の駆動信号を前記第2の遅延量に基づいて前記第2の表示部に出力することを特徴とする請求項1記載の画像処理装置。A signal processing unit that generates the first drive signal when the first synchronization signal is input, and generates the second drive signal when the second synchronization signal is input;
The delay unit outputs the first driving signal generated by the signal processing unit to the first display unit based on the first delay amount, and the second driving signal generated by the signal processing unit. The image processing apparatus according to claim 1, wherein the image processing apparatus outputs to the second display unit based on the second delay amount.
第1の映像出力装置から入力された第1の同期信号の位相と第2の映像出力装置から入力された第2の同期信号の位相とに基づいて、前記表示装置に対する第1の駆動信号の出力タイミングについての第1の遅延量および前記表示装置に対する第2の駆動信号の出力タイミングについての第2の遅延量を決定する位相調整部と、前記位相調整部が決定した前記第1の遅延量に基づいて前記第1の駆動信号の出力タイミングを制御し、前記位相調整部が決定した前記第2の遅延量に基づいて前記第2の駆動信号の出力タイミングを制御する遅延部とを有する画像処理装置とを備えたディスプレイユニット。A display device;
Based on the phase of the first synchronization signal input from the first video output device and the phase of the second synchronization signal input from the second video output device, the first drive signal of the display device A phase adjustment unit for determining a first delay amount for the output timing and a second delay amount for the output timing of the second drive signal to the display device; and the first delay amount determined by the phase adjustment unit. A delay unit that controls the output timing of the first drive signal based on the second delay amount and controls the output timing of the second drive signal based on the second delay amount determined by the phase adjustment unit. A display unit comprising a processing device.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2016/070286 WO2018008147A1 (en) | 2016-07-08 | 2016-07-08 | Image processing device and display unit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2018008147A1 true JPWO2018008147A1 (en) | 2018-10-25 |
JP6744052B2 JP6744052B2 (en) | 2020-08-19 |
Family
ID=60912388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018525912A Active JP6744052B2 (en) | 2016-07-08 | 2016-07-08 | Image processing device and display unit |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6744052B2 (en) |
WO (1) | WO2018008147A1 (en) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0573010A (en) * | 1991-09-18 | 1993-03-26 | Fujitsu Ltd | Synchronizing signal delay adjusting system |
JP5106893B2 (en) * | 2007-03-20 | 2012-12-26 | 三菱電機株式会社 | Display device |
GB2499912B (en) * | 2010-12-10 | 2017-07-26 | Mitsubishi Electric Corp | Multi-screen display system |
JP5805770B2 (en) * | 2011-08-12 | 2015-11-10 | シャープ株式会社 | Display device |
JP2015203851A (en) * | 2014-04-16 | 2015-11-16 | セイコーエプソン株式会社 | Image processing apparatus and display device |
-
2016
- 2016-07-08 JP JP2018525912A patent/JP6744052B2/en active Active
- 2016-07-08 WO PCT/JP2016/070286 patent/WO2018008147A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2018008147A1 (en) | 2018-01-11 |
JP6744052B2 (en) | 2020-08-19 |
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