JPWO2017150468A1 - 撮像素子、撮像装置および容量装置 - Google Patents
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Abstract
Description
本発明の第2の態様によると、撮像素子は、入射光に基づく画素信号を生成する画素と、前記画素信号が入力される第1入力部と、一定の割合で電圧が変化する第1基準信号が入力される第2入力部と、前記画素信号と前記第1基準信号とにより生成される出力信号を出力する出力部と、前記第1入力部と前記出力部との間に配置される第1容量と、前記第2入力部と前記出力部との間に配置される第2容量と、前記第1容量及び前記第2容量のいずれか一方と並列に接続される第3容量と、を備える。
本発明の第3の態様によると、撮像素子は、入射光を電荷に変換する光電変換部と、第1容量と第2容量と前記第1容量及び前記第2容量のいずれか一方と並列に接続される第3容量とを有し、前記光電変換部からの信号と第1基準信号とにより生成される出力信号を出力する容量部と、前記容量部から出力される前記出力信号と第2基準信号とを比較する比較部と、を備え、前記容量部は、前記第3容量が前記第1容量と並列に接続された場合と前記第3容量が前記第2容量と並列に接続された場合とで異なる信号レベルの前記出力信号を出力する。
本発明の第4の態様によると、撮像装置は、第1〜3のいずれか一態様の撮像素子と、前記入射光に基づく画素信号に基づいて画像データを生成する画像生成部と、を備える。
本発明の第5の態様によると、容量装置は、第1信号が入力される第1入力部と、第2信号が入力される第2入力部と、前記第1信号と前記第2信号とにより生成される出力信号を出力する出力部と、前記第1入力部と前記出力部との間に接続される第1容量と、前記第2入力部と前記出力部との間に接続される第2容量と、前記第1容量及び前記第2容量のいずれか一方と並列に接続される第3容量と、を備える。
図1は、第1の実施の形態に係る撮像装置の構成を示すブロック図である。撮像装置1は、撮影光学系2、撮像素子3、および制御部4を備える。撮像装置1は、例えばカメラである。撮影光学系2は、撮像素子3上に被写体像を結像する。撮像素子3は、撮影光学系2により形成された被写体像を撮像して画像信号を生成する。撮像素子3は、例えばCMOSイメージセンサである。制御部4は、撮像素子3の動作を制御するための制御信号を撮像素子3に出力する。また、制御部4は、撮像素子3から出力された画像信号に対して各種の画像処理を施し、画像データを生成する画像生成部として機能する。なお、撮影光学系2は、撮像装置1から着脱可能にしてもよい。
ΔVx=ΔVin×(C0+C2)/[(C0+C2)+Cr] ・・・(1)
Sin=ΔVx/ΔVin=(C0+C2)/[(C0+C2)+Cr] ・・・(2)
ΔVx=ΔVr×Cr/[(C0+C2)+Cr] ・・・(3)
Sr=ΔVx/ΔVr=Cr/[(C0+C2)+Cr] ・・・(4)
Count_Latch=(ΔVin×Sin)/(ΔVr×Sr)×4096LSB ・・・(5)
Sin=ΔVx/ΔVin=C0/[C0+(C2+Cr)] ・・・(6)
Sr=ΔVx/ΔVr=(Cr+C2)/[C0+(C2+Cr)] ・・・(7)
Gc=(C0+C2)/(ΔVr×Cr)×4096LSB ・・・(8)
Gc=C0/[ΔVr×(Cr+C2)]×4096LSB ・・・(9)
また、スイッチ制御部140は、ラッチ回路等により構成される接続情報記憶部141を有する。スイッチ制御部140は、信号Vswの信号レベルに基づく接続情報を接続情報記憶部141に記憶させる。接続情報は、容量C2の接続状態を示し、ADC変換ゲインGcの設定値に関するデジタル信号となる。
(1)撮像素子3は、入射光に基づく画素信号(光電変換信号)を生成する画素10と、画素信号が入力される第1入力部51と、電圧が変化する第1基準信号Vrampが入力される第2入力部52と、画素信号と第1基準信号Vrampとにより生成される出力信号Vxを出力する出力部53と、を含む生成部(容量部50)を有する。生成部50は、第1入力部51と出力部53との間に配置される第1容量C0と、第2入力部52と出力部53との間に配置される第2容量Crと、第1容量C0及び第2容量Crのいずれか一方に接続される第3容量C2と、を備える。このため、容量C2がフローティング状態になることを回避することができる。この結果、ノイズの混入を抑制することができる。また、容量C2の接続先を変更することでADC変換ゲインを調整することができるため、ADC変換ゲインの調整を小さな回路面積で実現することができる。
(3)撮像素子3は、第3容量C2を第1容量C0と第2容量Crとに択一的に接続する第1スイッチ部150を更に備える。このようにしたので、光電変換部12からの信号Vxの変化量に対する出力信号Vxの変化量、および第1基準信号Vrampの変化量に対する出力信号Vxの変化量を変更することができる。
(5)撮像素子3は、出力部53から出力される出力信号Vxと第2基準信号Vrefとを比較する比較部60を更に備える。このようにしたので、出力信号Vxと第2基準信号Vrefとの比較を行って比較結果を出力することができる。
(7)撮像素子3は、信号レベルが変化する第1基準信号Vrampを生成する第1基準信号生成部120を更に備える。このようにしたので、信号レベルが変化する第1基準信号Vrampを第2入力部52に入力して、出力信号Vxの電位を時間的に変化させることができる。また、比較開始からの経過時間に応じた信号Vcmp_outを生成することができる。
(9)第3容量C2は、比較部60による比較結果に基づいて、第1入力部51及び第2入力部52のいずれか一方と並列に接続される。このようにしたので、比較部60による比較結果に基づいてADC変換ゲインを変更することができる。
(10)撮像素子3は、比較部60による比較結果に基づく信号を記憶する第2記憶部(記憶部70)と、第1容量C0と第2容量Crと第3容量C2と比較部60とが設けられた第1半導体基板112と、記憶部70が設けられた第2半導体基板113と、を備える。このようにしたので、比較部60等のアナログ信号を処理する回路と、記憶部70等のデジタル信号を処理する回路とを異なる半導体基板に配置することができる。
図8を参照して、第2の実施の形態に係る撮像素子3を説明する。なお、図中、第1の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、第1の実施の形態に係る撮像素子3との相違点を主に説明する。図8は、第2の実施の形態に係るAD変換部40および第1基準信号生成部120の構成を示す回路図である。第2の実施の形態では、容量部50は、容量C0及び容量Crのいずれか一方と並列に接続される容量C1と、容量C1を容量C0と容量Crとに択一的に接続する第2スイッチ部160とを更に有する。第2スイッチ部160は、スイッチSW11およびスイッチSW12を有する。スイッチSW11は容量C0と容量C1との間の電気的な接続状態を切り替え、スイッチSW12は容量Crと容量C1との間の電気的な接続状態を切り替える。
(11)撮像素子3は、第1容量C0及び第2容量Crのいずれか一方と並列に接続される第4容量C1を更に備える。このようにしたので、ADCゲインGcの設定数を増やすことができる。また、ADCゲインGcの調整範囲を広げることができる。
図10を参照して、第3の実施の形態に係る撮像素子3を説明する。なお、図中、第1および第2の実施の形態と同一もしくは相当部分には、同一の参照番号を付す。図10は、第3の実施の形態に係るAD変換部40および第1基準信号生成部120の構成を示す回路図である。第3の実施の形態では、第2の実施の形態に対して、容量C0を有しない構成となっている。
(12)撮像素子3は、第3容量C2を第1入力部51と第2入力部52とに択一的に接続する第1スイッチ部150と、第1容量C1を第1入力部51と第2入力部52とに択一的に接続する第2スイッチ部160と、を更に備える。このようにしたので、ADCゲインGcの設定数を増やすことができる。また、ADCゲインGcの調整範囲を広げることができる。
上述した実施の形態では、第2入力部52に第1基準信号Vrampを入力し、第2入力端子62に第2基準信号Vrefを入力する例について説明した。しかし、第2入力部52に第2基準信号Vrefを入力し、第2入力端子62に第1基準信号Vrampを入力するようにしてもよい。また、第2入力端子62に第1基準信号Vrampを入力する場合に、第2入力部52に接地電位を入力するようにしてもよい。さらに、図12に示すように、複数の容量部50を用いてAD変換部40を構成するようにしてもよい。
上述した実施の形態では、各画素ごとにAD変換部40を設ける例について説明した。しかし、複数の画素ごとにAD変換部40を設けるようにしてもよい。例えば、RGGBの4色ベイヤー配列に従って画素が配置されている場合に、RGGBの4つの画素からなる画素ブロックごとにAD変換部40を設けるようにしてもよいし、行方向および列方向に同数かつ偶数個配置された画素からなる画素ブロックごとにAD変換部40を設けるようにしてもよい。
図13は、変形例3に係る画素10およびAD変換部40の構成を示す回路図である。図13(a)に示す例では、行方向に配置される4つの画素10ごとにAD変換部40を設けている。AD変換部40aには画素10a1〜画素10a4が接続され、AD変換部40bには画素10b1〜画素10b4が接続され、AD変換部40cには画素10c1〜画素10c4が接続され、AD変換部40dには画素10d1〜画素10d4が接続されている。
上述した実施の形態では、AD変換部40には、時間とともに基準信号の信号レベルを変化させてAD変換を行う積分型のAD変換回路を用いる例について説明した。しかし、逐次比較型などの他の回路構成を用いるようにしてもよい。
上述した実施の形態では、スイッチ制御部140は、記憶部70から出力されるカウント値に基づいて信号Vswを生成して容量部50に出力する例について説明した。しかし、スイッチ制御部140は、接続情報記憶部141に記憶された接続情報を読み出し、接続情報に基づいて信号を生成して容量部50に出力するようにしてもよい。信号処理部170から接続情報記憶部141に接続情報を書き込むようにしてもよいし、撮像素子の外部から接続情報記憶部141に接続情報を書き込むようにしてもよい。また、信号処理部170や撮像素子の外部から接続情報を書き込む場合に、画素毎や複数の画素毎に異なる接続情報を書き込むようにしてもよいし、全ての画素に共通の接続情報を書き込むようにしてもよい。
上記の実施の形態および変形例では、撮像素子3に含まれるAD変換部40の容量部として示したが、これに限られない。容量部(容量装置)は、撮像素子3に含まれる電子回路以外にも他の回路の容量部としても適用可能である。さらに、容量部は、AD変換回路以外の電子回路にも適用可能である。
日本国特許出願2016年第38156号(2016年2月29日出願)
Claims (20)
- 入射光に基づく画素信号を生成する画素と、
前記画素信号が入力される第1入力部と、電圧が変化する第1基準信号が入力される第2入力部と、前記画素信号と前記第1基準信号とにより生成される出力信号を出力する出力部と、を含む生成部を有し、
前記生成部は、前記第1入力部と前記出力部との間に配置される第1容量と、前記第2入力部と前記出力部との間に配置される第2容量と、前記第1容量及び前記第2容量のいずれか一方に接続される第3容量と、を備える撮像素子。 - 請求項1に記載の撮像素子において、
前記第1容量の一方の電極は、前記第1入力部と電気的に接続され、
前記第1容量の他方の電極は、前記出力部と電気的に接続され、
前記第2容量の一方の電極は、前記第2入力部と電気的に接続され、
前記第2容量の他方の電極は、前記出力部と電気的に接続され、
前記第3容量は、前記第1容量及び前記第2容量のいずれか一方と並列に接続される撮像素子。 - 請求項1または請求項2に記載の撮像素子において、
前記第3容量を前記第1入力部と前記第2入力部とに択一的に接続する第1スイッチ部と、
前記第1容量を前記第1入力部と前記第2入力部とに択一的に接続する第2スイッチ部と、を更に備える撮像素子。 - 入射光に基づく画素信号を生成する画素と、
前記画素信号が入力される第1入力部と、
一定の割合で電圧が変化する第1基準信号が入力される第2入力部と、
前記画素信号と前記第1基準信号とにより生成される出力信号を出力する出力部と、
前記第1入力部と前記出力部との間に配置される第1容量と、
前記第2入力部と前記出力部との間に配置される第2容量と、
前記第1容量及び前記第2容量のいずれか一方と並列に接続される第3容量と、
を備える撮像素子。 - 請求項1から請求項4までのいずれか一項に記載の撮像素子において、
前記第3容量を前記第1入力部及び前記第2入力部のいずれに接続するかを示す情報を記憶する第1記憶部を更に備える撮像素子。 - 請求項1から請求項4までのいずれか一項に記載の撮像素子において、
前記第3容量が前記第1入力部及び前記第2入力部のいずれに接続されているかを示す情報を記憶する第1記憶部を更に備える撮像素子。 - 請求項5または請求項6に記載の撮像素子において、
前記出力部から出力される前記出力信号と第2基準信号とを比較する比較部を更に備える撮像素子。 - 請求項7に記載の撮像素子において、
前記第1記憶部は、前記比較部による比較結果に基づく信号が出力される際に、前記情報を出力する撮像素子。 - 請求項7または請求項8に記載の撮像素子において、
信号レベルが変化する前記第1基準信号を生成する第1基準信号生成部を更に備える撮像素子。 - 請求項7から請求項9までのいずれか一項に記載の撮像素子において、
光電変換部を有する複数の前記画素を備え、
前記第1容量と前記第2容量と前記第3容量と前記比較部とは、前記画素毎に設けられる撮像素子。 - 請求項7から請求項9までのいずれか一項に記載の撮像素子において、
光電変換部を有する複数の前記画素を備え、
前記第1容量と前記第2容量と前記第3容量と前記比較部とは、前記複数の画素毎に設けられる撮像素子。 - 請求項7から請求項11までのいずれか一項に記載の撮像素子において、
前記第3容量は、前記比較部による比較結果に基づいて、前記第1入力部及び前記第2入力部のいずれか一方と接続される撮像素子。 - 請求項7から請求項11までのいずれか一項に記載の撮像素子において、
前記第3容量が前記第1容量と並列接続されたときと、前記第3容量が前記第2容量と並列接続されたときとで前記出力部から出力される信号の増幅率が異なる撮像素子。 - 入射光を電荷に変換する光電変換部と、
第1容量と第2容量と前記第1容量及び前記第2容量のいずれか一方と並列に接続される第3容量とを有し、前記光電変換部からの信号と第1基準信号とにより生成される出力信号を出力する容量部と、
前記容量部から出力される前記出力信号と第2基準信号とを比較する比較部と、を備え、
前記容量部は、前記第3容量が前記第1容量と並列に接続された場合と前記第3容量が前記第2容量と並列に接続された場合とで異なる信号レベルの前記出力信号を出力する撮像素子。 - 請求項14に記載の撮像素子において、
前記第3容量を前記第1容量と前記第2容量とに択一的に接続する第1スイッチ部を更に備える撮像素子。 - 請求項1または請求項2に記載の撮像素子において、
前記第1容量及び前記第2容量のいずれか一方と並列に接続される第4容量を更に備える撮像素子。 - 請求項1から請求項16までのいずれか一項に記載の撮像素子において、
前記画素が設けられた第1半導体基板と、
前記生成部が設けられた第2半導体基板と、を備え、
前記第1半導体基板と前記第2半導体基板とが積層される撮像素子。 - 請求項7から請求項14までのいずれか一項に記載の撮像素子において、
前記比較部による比較結果に基づく信号を記憶する第2記憶部と、
前記第1容量と前記第2容量と前記第3容量と前記比較部とが設けられた第1半導体基板と、
前記第2記憶部が設けられた第2半導体基板と、を備え、
前記第1半導体基板と前記第2半導体基板とが積層される撮像素子。 - 請求項1から請求項18までのいずれか一項に記載の撮像素子と、
前記入射光に基づく画素信号に基づいて画像データを生成する画像生成部と、を備える撮像装置。 - 第1信号が入力される第1入力部と、
第2信号が入力される第2入力部と、
前記第1信号と前記第2信号とにより生成される出力信号を出力する出力部と、
前記第1入力部と前記出力部との間に接続される第1容量と、
前記第2入力部と前記出力部との間に接続される第2容量と、
前記第1容量及び前記第2容量のいずれか一方と並列に接続される第3容量と、
を備える容量装置。
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