JPWO2016175137A1 - レーザ発振器 - Google Patents

Abstract

補正部（９８）は、制御回路（１４）から制御信号を受けて、制御信号の立ち上りのタイミングと立ち下りのタイミングを補正して、ゲート駆動部（９７）へ出力する。ゲート駆動部（９７）が、補正部（９８）から制御信号を受けて、制御信号の立ち上りのタイミングおよび立ち下りのタイミングに基づいて、スイッチング素子のオン／オフを切り替えるためのゲート駆動信号を生成する。補正部（９８）は、可変の遅延量を有する１段以上の遅延回路を含み、レーザ発振器に接続されるレーザ加工機の加工特性に影響が及ばない範囲に複数のスイッチング素子のオン／オフのタイミングが近づけるように遅延量が調整可能である。

Description

本発明は、レーザ発振器に関する。

レーザ発振器電源の負荷である放電管を所望の電流で駆動する方法として、レーザ発振器を構成するインバータの出力電流とその後段のトランスによる放電電流を検出し、検出結果をフィードバックしてインバータ駆動信号のパルス幅を制御する方法が用いられている（例えば、特許文献１）。また、高エネルギー化の手段として、インバータを、トランスを介して並列化し放電負荷への出力電流を大電流化する方法が用いられる。

インバータのスイッチングを制御する回路内では、様々な信号のタイミング調整が行われている。例えば、特許文献２では、２個のインバータ間に積分回路を接続した１段の位相遅れ回路を、位相遅れ回路の出力側インバータと次段の位相遅れ回路の入力側インバータとを兼用するようにして偶数段縦続接続してなる位相遅延縦続回路を少なくとも１つ含むパルス遅延回路が開示されている。

特開２００９−１９４９５４号公報 特開平５−２４３９２６号公報

複数の並列接続されたインバータによって構成されるレーザ発振器において、複数のインバータ間で出力電圧または出力電流の立ち上り開始時もしくは立ち下り開始時のタイミングにずれが生じると、放電管への出力電流波形に歪みが発生する。その結果、放電管におけるレーザの出力特性が変化し、レーザ発振器をレーザ加工機に接続したときに、レーザ加工機の加工特性に影響を及ぼす恐れがある。

レーザ発振器を構成する各インバータの出力電圧または出力電流において、立ち上り開始時と立ち下り開始時のタイミングを揃えるために、特許文献１に示す回路構成のように、各インバータの出力電圧または出力電流を検出し、検出された各出力電圧または各出力電流が等しくなるよう、インバータの駆動タイミングを決めている制御信号を生成する制御回路へとフィードバックして、インバータごとに制御信号の立ち上り開始時と立ち下り開始時のタイミングを調整することができる。しかしながら、この場合、インバータごとの検出および制御が必要となり、複雑になる。その結果、制御回路の大型化、配線の増加、および高コスト化といった問題が生じる。

それゆえに、本発明の目的は、簡易な構成で、複数のインバータ間で出力電圧または出力電流の立ち上り開始時もしくは立ち下り開始時のタイミングを揃えることができるレーザ発振器を提供することである。

本発明のレーザ発振器は、交流電源から入力された交流電圧を整流して直流電圧に変換する整流回路と、交互にオン／オフされる複数のスイッチング素子を含み、整流回路が出力する直流電圧を交流電圧に変換するインバータ部と、インバータ部が出力する交流電圧を昇圧するトランス部と、各々が、複数のスイッチング素子のうちの１つと１対１で接続される複数のゲート駆動回路と、複数のゲート駆動回路を制御する制御信号を出力する制御回路と、各々が、複数のゲート駆動回路のうちの１つと１対１で接続される複数の補正回路とを備える。補正回路は、制御回路から制御信号を受けて、制御信号の立ち上りのタイミングと立ち下りのタイミングを補正して、ゲート駆動回路へ出力する。ゲート駆動回路が、補正回路から制御信号を受けて、制御信号の立ち上りのタイミングおよび立ち下りのタイミングに基づいて、スイッチング素子のオン／オフを切り替えるためのゲート駆動信号を生成する。補正回路は、可変の遅延量を有する１段以上の遅延回路を含み、レーザ発振器に接続されるレーザ加工機の加工特性に影響が及ばない範囲に複数のスイッチング素子のオン／オフのタイミングが近づけるように遅延量が調整可能である。

本発明によれば、補正回路が、可変の遅延量を有する１段以上の遅延回路を含み、レーザ発振器に接続されるレーザ加工機の加工特性に影響が及ばない範囲に複数のスイッチング素子のオン／オフのタイミングが近づけるように遅延量の調整が可能である。これによって、簡易な構成で、複数のインバータ間で出力電圧または出力電流の立ち上り開始時もしくは立ち下り開始時のタイミングの差をレーザ加工機の加工特性に影響が及ばない範囲にすることができる。

実施の形態１における、レーザ発振器と、レーザ発振器の負荷としてレーザを出力する放電管を表わす回路構成図である。 半導体スイッチの構成の一例を示す図である。 半導体スイッチの構成の別の例を示す図である。 フルブリッジ・インバータの駆動信号と出力信号の関係を示す図である。 （ａ）は、インバータ９Ａとインバータ９Ｂにおける出力電流の立ち上り開始時と立ち下り開始時のタイミングにずれが生じない場合の波形の一例を示す図である。（ｂ）は、インバータ９Ａとインバータ９Ｂの間で、出力電圧または出力電流の立ち上りもしくは立ち下りのタイミングにずれが生じた場合の波形の一例を示す図である。 実施の形態１の補正回路の例を示す図である。 実施の形態１の補正回路に入力される電圧、補正回路の内部で生成される電圧、補正回路から出力される電圧の例を表わす図である。 変形例のトランス部の構成を表わす図である。 実施の形態１の補正回路に入力される周期に対してパルス幅の細い電圧、補正回路の内部で生成される電圧、補正回路から出力される電圧の例を表わす図である。 実施の形態１の補正回路に入力される周期に対してパルス幅の細い電圧、補正回路の内部で生成される電圧、補正回路から出力される電圧の別の例を表わす図である。 実施の形態２の補正回路の構成を表わす図である。 実施の形態２の補正回路に入力される電圧、補正回路の内部で生成される電圧、補正回路から出力される電圧の例を表わす図である。 実施の形態１の補正回路に入力される周期に対してパルス幅の太い電圧、補正回路の内部で生成される電圧、補正回路から出力される電圧の例を表わす図である。 実施の形態１の補正回路に入力される周期に対してパルス幅の太い電圧、補正回路の内部で生成される電圧、補正回路から出力される電圧の別の例を表わす図である。 実施の形態３の補正回路の構成を表わす図である。 実施の形態３の補正回路に入力される電圧、補正回路の内部で生成される電圧、補正回路から出力される電圧の例を表わす図である。

以下、本発明の実施の形態について図面を用いて説明する。
［実施の形態１］
図１は、実施の形態１における、レーザ発振器１と、レーザ発振器１の負荷としてレーザを出力する放電管２を表わす回路構成図である。

図１を参照して、負荷の放電管２は、誘電体コンデンサ３と、放電抵抗４によって構成される。

レーザ発振器１は、交流電源５と、整流回路６と、平滑コンデンサ７と、インバータ部８と、トランス部１０と、出力電流検出装置１２と、出力電流監視部１３と、制御回路１４と、補正部９８Ａ１〜９８Ａ４，９８Ｂ１〜９８Ｂ４と、ゲート駆動部９７Ａ１〜９７Ａ４，９７Ｂ１〜９７Ｂ４とを備える。

交流電源５から入力された交流電圧は、整流回路６によって整流されて直流電圧へと変換され、平滑コンデンサ７で平滑化されたのち、インバータ部８へ送られる。

インバータ部８は、送られた直流電圧を交流電圧に変換する。インバータ部８は、交互にオン／オフする複数のスイッチング素子（半導体素子）を備える。

インバータ部８は、少なくとも２つ以上のインバータを含む。図１では、インバータ部が、インバータ９Ａとインバータ９Ｂとを備える。インバータ９Ａとインバータ９Ｂは、共通の入力ノードＮ１Ｐ，Ｎ１Ｎに接続される。

インバータ９Ａの出力ノードＮ２Ｐ，Ｎ２Ｎおよびインバータ９Ｂの出力ノードＮ３Ｐ，Ｎ３Ｎがトランス部１０と接続されている。

トランス部１０は、インバータ部８が出力する交流電圧を昇圧する。トランス部１０は、一次巻線と二次巻線を各一つずつ有するトランスを複数個含む。図１では、トランス部１０は、トランス５０Ａとトランス５０Ｂとを含む。トランス５０Ａの一次側が、インバータ９Ａの出力ノードＮ２Ｐ，Ｎ２Ｎと接続される。トランス５０Ｂの一次側が、インバータ９Ｂの出力ノードＮ３Ｐ，Ｎ３Ｎと接続される。トランス５０Ａの２次側およびトランス５０Ｂの二次側が共通の出力ノードＮ４Ｐ，Ｎ４Ｎに接続される。

トランス５０Ａとトランス５０Ｂの二次側電流を合成して生成された出力電流は、出力リアクトル１１を介して、放電管２へ流れる。

出力電流検出装置１２は、出力電流のピーク値を検出する。
出力電流監視部１３は、出力電流検出装置１２が検出した出力電流のピーク値と、外部から入力された電流指令値との差分を算出し、制御回路１４へフィードバックする。

制御回路１４は、インバータ９Ａおよびインバータ９Ｂのスイッチングのタイミングを決める制御信号を生成する。制御回路１４は、出力電流監視部１３において算出された、出力電流検出装置１２が検出した放電管２への出力電流のピーク値と外部から入力された電流指令値との差分のフィードバックを受け、出力電流のピーク値と外部から入力された電流指令値との差分をなくすように、制御信号のパルス幅を調整する。

インバータ９Ａは、アームＡ１〜Ａ４によって構成されるフルブリッジ・インバータである。インバータ９Ｂは、アームＢ１〜Ｂ４によって構成されるフルブリッジ・インバータである。

アームＡ１〜Ａ４、Ｂ１〜Ｂ４のそれぞれは、半導体スイッチ１５Ａ１〜１５Ａ４、１５Ｂ１〜１５Ｂ４によって構成される。半導体スイッチ１５Ａ１〜１５Ａ４，１５Ｂ１〜１５Ｂ４は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体素子を少なくとも一つ以上含む。

半導体スイッチ１５Ａ１〜１５Ａ４，１５Ｂ１〜１５Ｂ４の定格電流または定格電圧に応じて、半導体スイッチ１５Ａ１〜１５Ａ４，１５Ｂ１〜１５Ｂ４は、単体または、直列若しくは並列に接続された複数の半導体素子を含む。

図２は、半導体スイッチ１５Ｘの構成の一例を示す図である。ただし、Ｘ＝Ａ１〜Ａ４、Ｂ１〜Ｂ４である。以下の説明でも同様である。

図２に示すように、この半導体スイッチ１５Ｘは、直列接続された複数の半導体素子１６Ｘａ〜１６Ｘｄを備える。

図３は、半導体スイッチ１５Ｘの構成の別の例を示す図である。
図３に示すように、この半導体スイッチ１５Ｘは、並列接続された複数の半導体素子１６Ｘａ〜１６Ｘｄを備える。

図２または図３に示すように、複数の半導体素子１６Ｘａ〜１６Ｘｄによって、半導体スイッチ１５Ｘが構成される場合、半導体素子１６Ｘａ〜１６Ｘｄに対して一対一の割合でゲート駆動回路１７Ｘａ〜１７Ｘｄが接続される。ゲート駆動回路１７Ｘａ〜１７Ｘｄによって、図１のゲート駆動部９７Ｘが構成される。ゲート駆動回路１７Ｘａ〜１７Ｘｄに対して一対一の割合で補正回路１８Ｘａ〜１８Ｘｄが接続される。補正回路１８Ｘａ〜１８Ｘｄによって、図１の補正部９８Ｘが構成される。

ゲート駆動回路１７Ｙは、補正回路１８Ｙから出力された信号を半導体素子１６Ｙのオン／オフを切換えるのに十分な電圧または電流を持ったゲート信号へと変換する。ゲート駆動回路１７Ｙは、補正回路１８Ｙから出力される信号が立ち上がるタイミングで、ゲート信号を立ち上げて、半導体素子１６Ｙをオンにする。ゲート駆動回路１７Ｙは、補正回路１８Ｙから出力される信号が立ち下がるタイミングで、ゲート信号を立ち下げて、半導体素子１６Ｙをオフにする。ただし、Ｙは、Ａ１ａ〜Ａ１ｄ、Ａ２ａ〜Ａ２ｄ、Ａ３ａ〜Ａ３ｄ、Ａ４ａ〜Ａ４ｄ、Ｂ１ａ〜Ｂ１ｄ、Ｂ２ａ〜Ｂ２ｄ、Ｂ３ａ〜Ｂ３ｄ、Ｂ４ａ〜Ｂ４ｄである。以下の説明でも同様である。

半導体素子１６Ｙが一瞬でオン／オフが切替る理想スイッチであると仮定する。インバータ部８を構成するアームＡ１〜Ａ４、Ｂ１〜Ｂ４において、あるアームＸのオン／オフが切替るとき、アームＸを構成するすべての半導体素子１６Ｘａ〜１６Ｘｄが同時にオン／オフを切替える。

例えば、アームＡ１がオンとなるとき、アームＡ１を構成するすべての半導体素子１６Ａ１ａ〜１６Ａ１ｄは同時にオンに切替り、アームＡ１がオフとなるときは、アームＡ１を構成するすべての半導体素子１６Ａ１ａ〜１６Ａ１ｄが同時にオフに切替る。

図４は、フルブリッジ・インバータの駆動信号と出力信号の関係を示す図である。
アームＡ１〜Ａ４のオン／オフが交互に切り換わることで、整流回路６からインバータ９Ａに入力される直流電圧が交流電圧へと変換され、変換された交流電圧はトランス５０Ａの一次側へと入力される。同様に、アームＢ１〜Ｂ４のオン／オフが交互に切り換わることで、整流回路６からインバータ９Ｂに入力される直流電圧が交流電圧へと変換され、変換された交流電圧はトランス５０Ｂの一次側へと入力される。

たとえば、図４に示すように、アームＡ１，Ａ３，Ｂ１，Ｂ３が同時にオン／オフし、アームＡ１，Ａ３，Ｂ１，Ｂ３と位相が１８０度ずれたタイミングで、アームＡ２，Ａ４，Ｂ２，Ｂ４が同時にオン／オフすることによって、整流回路６からインバータ９Ａ，９Ｂに入力された直流電圧を交流電圧へと変換できる。

制御回路１４の出力部には、補正回路１８Ｙの入力部が接続されている。補正回路１８Ｙは、制御回路１４から入力される制御信号の立ち上り開始時と立ち下り開始時のタイミングを遅らせ、立ち上り開始時と立ち下り開始時のタイミングを補正した制御信号をゲート駆動回路１７Ｙへと出力する。

インバータ９Ａ，９Ｂにおいて、出力電圧または出力電流の立ち上り開始時と立ち下り開始時のタイミングは、インバータ９Ａ，９Ｂを構成する半導体スイッチ１５Ｘに使用される半導体素子１６Ｙのスイッチング特性、または半導体素子１６Ｙを駆動するゲート駆動回路１７Ｙの入出力特性、または半導体素子１６Ｙまたはゲート駆動回路１７Ｙにおける製造上のばらつきによって生じるスイッチング特性差または入出力特性差に応じて変化する。

図５（ａ）は、インバータ９Ａとインバータ９Ｂにおける出力電流の立ち上り開始時と立ち下り開始時のタイミングにずれが生じない場合の波形の一例を示す図である。

図５（ｂ）は、インバータ９Ａとインバータ９Ｂの間で、出力電圧または出力電流の立ち上りもしくは立ち下りのタイミングにずれが生じた場合の波形の一例を示す図である。

図５（ｂ）では、インバータ９Ａの出力電流に対して、インバータ９Ｂの出力電流の立ち上り開始時と立ち下り開始時のタイミングに遅れが生じている。

インバータ９Ａとインバータ９Ｂとの間で、出力電圧または出力電流の立ち上り開始時もしくは立ち下り開始時のタイミングにずれが生じると、インバータ９Ａに接続されたトランス５０Ａと、インバータ９Ｂに接続されるトランス５０Ｂの二次側電流のタイミングがずれる。タイミングがずれた２つの２次側電流が合成されて、放電管２へ流れるので、放電管２への出力電流の波形に歪みが生じ、出力電流のピーク値が増加または減少する。

放電管２へ流れ込む出力電流波形に歪みが生じると、放電管２におけるレーザの出力特性が変化する。放電管２におけるレーザの出力特性が変化すると、レーザ発振器１をレーザ加工機に接続して使用する際、レーザ加工機の加工特性に悪影響を及ぼす恐れがある。

レーザ発振器１の負荷である、放電管２を構成する誘電体コンデンサ３と放電抵抗４の値が一定で、なおかつ、インバータ９Ａ，９Ｂを構成する半導体スイッチ１５Ｘに流れ込む電流を一定と仮定すると、レーザ発振器１を構成するインバータ９Ａとインバータ９Ｂの間で、出力電圧または出力電流の立ち上り開始時もしくは立ち下り開始時にタイミングのずれが生じる場合、タイミングのずれが生じない場合と比べて、放電管２へ流れ込む出力電流のピーク値が低下する。

タイミングのずれによって生じる、放電管２へ流れ込む出力電流のピーク値の低下は、出力電流検出装置１２で検出され、検出された結果が出力電流監視部１３を介して、制御回路１４へフィードバックされる。制御回路１４は、放電管２により大きな出力電流が流れるよう、制御信号のパルス幅を調整する。このとき、インバータ９Ａ，９Ｂを構成する半導体スイッチ１５Ｘに含まれる半導体素子１６Ｙに、想定よりも大きい電流が流れ、半導体スイッチ１５Ｘが急激に発熱し、最悪の場合、破損する恐れがある。このような事態を防ぐため、インバータ９Ａ，９Ｂの出力電圧または出力電流における立ち上り開始時もしくは立ち下り開始時のタイミングの差を小さくすることが必要であり、たとえばタイミングを揃えるものとしてもよい。

インバータ９Ａとインバータ９Ｂの出力電圧または出力電流において、立ち上り開始時と立ち下り開始時のタイミングを揃えるには、例えば、特許文献１に示す回路構成では、以下の方法を用いる。インバータ９Ａとインバータ９Ｂの出力電圧または出力電流を検出装置で検出し、インバータ９Ａとインバータ９Ｂの駆動タイミングを決めている制御信号を生成する制御回路１４へとフィードバックする。制御回路１４は、制御信号の立ち上り開始時と立ち下り開始時のタイミングを調整する。しかしながら、この方法では、インバータ９Ａ用の検出装置とインバータ９Ｂ用の検出装置が必要となる。また、制御系が複雑になるため、制御回路１４が大型化、配線が増加、高コスト化といった問題が生じる。

そこで、本実施の形態では、インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時と立ち下り開始時のタイミングのずれを予め測定しておき、インバータ９Ａとインバータ９Ｂの駆動タイミングを決める制御信号の立ち上り開始時と立ち下り開始時のタイミングを測定したタイミングのずれに応じて、補正回路１８Ｙで補正する。これによって、レーザ発振器１に含まれるインバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時と立ち下り開始時のタイミングを揃える。

本実施の形態では、補正回路１８Ｙが、それぞれゲート駆動回路１７Ｙの駆動タイミングを個別に補正する。

以下の説明では、補正回路１８Ｙを代表して補正回路１８と記す。
補正回路１８は、２個のロジックインバータの間に抵抗とコンデンサで構成される積分回路を接続した一段の遅延回路が偶数段直列に接続した遅延回路を少なくとも一つ含む。

図６は、実施の形態１の補正回路１８の例を示す図である。
図６に示すように、補正回路１８は、ロジックインバータ１９，２０，２３，２６と、積分回路１０１，１０２とを備える。積分回路１０１は、抵抗２１とコンデンサ２２によって構成される。積分回路１０２は、抵抗２４とコンデンサ２５によって構成される。

ロジックインバータ２０とロジックインバータ２３の間に積分回路１０１が配置される。ロジックインバータ２３とロジックインバータ２６の間に積分回路１０２が配置される。ロジックインバータ１９は、入出力の論理を合わせるためのものである。

本実施の形態では、ロジックインバータ１９，２０，２３，２６は、理想素子として扱い、これらの素子による信号の遅延は考慮しない。他の実施形態でも同様である。

ロジックインバータ２０と、積分回路１０１と、ロジックインバータ２３が、１段目の遅延回路ＤＬ１を構成する。ロジックインバータ２３と、積分回路１０２と、ロジックインバータ２６が、２段目の遅延回路ＤＬ２を構成する。

抵抗２１、２４は、可変抵抗であり、抵抗値ＲａおよびＲｂは可変である。コンデンサ２２、２５は、可変コンデンサであり、容量値ＣａおよびＣｂは可変である。

図７は、実施の形態１の補正回路１８に入力される電圧、補正回路１８の内部で生成される電圧、補正回路１８から出力される電圧の例を表わす図である。

図７において、電圧Ｖ１は、ロジックインバータ１９への入力電圧を表わす。電圧Ｖ２は、遅延回路ＤＬ１および遅延回路ＤＬ２に含まれるロジックインバータ２３に入力される電圧を表わす。電圧Ｖ３は、ロジックインバータ２３から出力され、積分回路１０２へ入力される電圧を表わす。電圧Ｖ４は、遅延回路ＤＬ２に含まれるロジックインバータ２６への入力電圧を表わす。電圧Ｖ５は、ロジックインバータ２６から出力される電圧を表わす。Ｖｃｃはロジックインバータ１９、２０、２３及び２６の電源電圧を表わす。Ｖｔｈはロジックインバータ１９、２０、２３及び２６の閾値電圧を表わす。ロジックインバータ１９、２０、２３及び２６は同じ特性の素子を使用するものと仮定する。

時間ｔ１は、電圧Ｖ１の立ち上りのタイミングに対する電圧Ｖ２の立ち上りのタイミングの遅延時間を表わす。時間ｔ２は、電圧Ｖ１の立ち下りのタイミングに対する電圧Ｖ２の立ち下りのタイミングの遅延時間を表わす。時間ｔ３は、電圧Ｖ３の立ち上りのタイミングに対する電圧Ｖ４の立ち上りのタイミングの遅延時間を表わす。時間ｔ４は、電圧Ｖ３の立ち下りのタイミングに対する電圧Ｖ４の立ち下りのタイミングの遅延時間を表わす。

ロジックインバータ１９に電圧Ｖ１が入力されると、電圧Ｖ１の立ち上り時は、抵抗２１を通じてコンデンサ２２が充電されるので、電圧Ｖ２の立ち上りは、電圧Ｖ１の立ち上りよりも遅延時間ｔ１だけ遅れる。電圧Ｖ１の立ち下り時は、抵抗２１を介してコンデンサ２２に蓄えられた電荷が放電されるので、電圧Ｖ２の立ち下りは、電圧Ｖ１の立ち下りよりも遅延時間ｔ２だけ遅れる。

電圧Ｖ１を、０Ｖとロジックインバータ１９、２０、２３及び２６の電源電圧Ｖｃｃの間で変動するパルス信号としたとき、時刻ｔに対する電圧Ｖ２の立ち上り時の変化Ｖ２＿Ｕは、以下の式で表される。

Ｖ２＿Ｕ＝Ｖｃｃ｛１−ＥＸＰ（−ｔ／（Ｒａ×Ｃａ））｝…（１）
ただし、ｔ＝０は、電圧Ｖ１の立ち上りの時刻および電圧Ｖ２の立ち上り開始時刻を表わす。

時刻ｔに対する電圧Ｖ２の立ち下り時の変化Ｖ２＿Ｄは、以下の式で表される。
Ｖ２＿Ｄ＝Ｖｃｃ｛ＥＸＰ（−ｔ／（Ｒａ×Ｃａ））｝…（２）
ただし、ｔ＝０は、電圧Ｖ１の立ち下りの時刻および電圧Ｖ２の立ち下り開始時刻を表す。

遅延時間ｔ１は、式（１）から以下のように表される。
ｔ１＝−Ｒａ×Ｃａ×ｌｎ（１−Ｖｔｈ／Ｖｃｃ）…（３）
遅延時間ｔ２は、式（２）から以下のように表される。

ｔ２＝−Ｒａ×Ｃａ×ｌｎ（Ｖｔｈ／Ｖｃｃ）…（４）
ロジックインバータとしてＣＭＯＳロジックインバータを使用する場合、ロジックインバータの閾値電圧Ｖｔｈ＝Ｖｃｃ／２と仮定すると、遅延時間ｔ１と遅延時間ｔ２は、式（３）、（４）から、以下のように表される。

ｔ１＝ｔ２≒０．６９３×Ｒａ×Ｃａ…（５）
電圧Ｖ２がロジックインバータ２３に入力されると、閾値電圧Ｖｔｈを境界として、ロジックインバータ２３から電圧Ｖ２を論理反転した電圧Ｖ３が出力される。

積分回路１０２に電圧Ｖ３が入力されると、電圧Ｖ３の立ち上り時は、抵抗２４を通じてコンデンサ２５が充電されるので、電圧Ｖ４の立ち上りは、電圧Ｖ３の立ち上りよりも遅延時間ｔ３だけ遅れる。電圧Ｖ３の立ち下り時は、抵抗２４を介してコンデンサ２５に蓄えられた電荷が放電されるので、電圧Ｖ４の立ち下りは、電圧Ｖ３の立ち下りよりも遅延時間ｔ４だけ遅れる。

電圧Ｖ３を、０Ｖとロジックインバータ１９、２０、２３及び２６の電源電圧Ｖｃｃの間で変動するパルス信号としたとき、時刻ｔに対する電圧Ｖ４の立ち上り時の変化Ｖ４＿Ｕは、以下の式で表される。

Ｖ４＿Ｕ＝Ｖｃｃ｛１−ＥＸＰ（−ｔ／（Ｒｂ×Ｃｂ））｝…（６）
ただし、ｔ＝０は、電圧Ｖ３の立ち上りの時刻および電圧Ｖ４の立ち上り開始時刻を表わす。

時刻ｔに対する電圧Ｖ４の立ち下り時の変化Ｖ４＿Ｄは、以下の式で表される。
Ｖ４＿Ｄ＝Ｖｃｃ｛ＥＸＰ（−ｔ／（Ｒｂ×Ｃｂ））｝…（７）
ただし、ｔ＝０は、電圧Ｖ３の立ち下りの時刻および電圧Ｖ４の立ち下り開始時刻を表わす。

遅延時間ｔ３は、式（６）から以下のように表される。
ｔ３＝−Ｒｂ×Ｃｂ×ｌｎ（１−Ｖｔｈ／Ｖｃｃ）…（８）
遅延時間ｔ４は、式（７）から以下のように表される。

ｔ４＝−Ｒｂ×Ｃｂ×ｌｎ（Ｖｔｈ／Ｖｃｃ）…（９）
ロジックインバータとして、ＣＭＯＳロジックインバータを使用する場合、ロジックインバータの閾値電圧Ｖｔｈ＝Ｖｃｃ／２と仮定すると、遅延時間ｔ３と遅延時間ｔ４は、式（８）、（９）から、以下のように表される。

ｔ３＝ｔ４≒０．６９３×Ｒｂ×Ｃｂ…（１０）
電圧Ｖ４をロジックインバータ２６に入力すると、閾値電圧Ｖｔｈを境界として入力電圧Ｖ４を論理反転した電圧Ｖ５が出力される。

図７の波形図に示すように、補正回路１８に入力される信号の立ち上りのタイミングに対して補正回路１８から出力される信号の立ち上りのタイミングの遅延時間はｔ１＋ｔ４となる。補正回路１８に入力される信号の立ち下りのタイミングに対して補正回路１８から出力される信号の立ち下りのタイミングの遅延時間はｔ２＋ｔ３となる。

ロジックインバータにＣＭＯＳロジックインバータを用いる場合、ロジックインバータの閾値電圧Ｖｔｈ＝Ｖｃｃ／２を仮定すると、ｔ１＝ｔ２、ｔ３＝ｔ４となるので、遅延時間ｔ１＋ｔ４と、遅延時間ｔ２＋ｔ３が等しくなる。

インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時と立ち下り開始時のタイミングのずれΔｔがゼロとなるように、いずれか１つまたは複数の補正回路１８Ｙに含まれる抵抗２１、２４の抵抗値ＲａおよびＲｂ、コンデンサ２２、２５の容量値ＣａおよびＣｂを調整する。これによって、レーザ発振器１に含まれるインバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時と立ち下り開始時のタイミングを揃える。

あるいは、アームＸがオン／オフを切り替えるタイミングを測定する。測定したタイミングの中で最も遅いタイミングを基準タイミングとして特定し、アームＸのオン／オフの切替えタイミングと基準タイミングとの差ΔｔＸを算出する。補正回路１８Ｘａ〜１８Ｘｄが、半導体素子１６Ｘａ〜１６Ｘｄに対応するゲート駆動回路１７Ｘａ〜１７Ｘｄへの制御信号の立ち上りをΔｔＸだけ遅らせる。ΔｔＸの遅延は、補正回路１８Ｘａ〜１８Ｘｄに含まれる抵抗２１、２４の抵抗値ＲａおよびＲｂ、コンデンサ２２、２５の容量値ＣａおよびＣｂを調整することによって得られる。

あるいは、半導体素子１６Ｙがオン／オフを切り替えるタイミングを測定する。測定したタイミングの中で最も遅いタイミングを基準タイミングとして特定し、半導体スイッチ１６Ｙのオン／オフの切替えタイミングと基準タイミングとの差ΔｔＹを算出する。補正回路１８Ｙが、半導体素子１６Ｙに対応するゲート駆動回路１７Ｙへの制御信号の立ち上りをΔｔＹだけ遅らせる。ΔｔＹの遅延は、補正回路１８Ｙに含まれる抵抗２１、２４の抵抗値ＲａおよびＲｂ、コンデンサ２２、２５の容量値ＣａおよびＣｂを調整することによって得られる。

上記補正によって、インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時もしくは立ち下り開始時のタイミングを揃えることができる。

また、本実施の形態の補正回路１８は、抵抗やコンデンサ、及びロジックインバータＩＣなどの、小形で安価な汎用部品で構成されるため、低コスト化も実現できる。

［実施の形態１の変形例］
実施の形態１では、トランス部１０として、一次巻線と二次巻線を各一つずつ有するトランスを複数個使用し、各トランスの一次側がインバータ９Ａ，９Ｂの各出力部と一対一で接続され、トランス二次側が並列接続される場合について説明した。

図８は、変形例のトランス部５０１の構成を表わす図である。
本変形例では、トランス部５０１において、複数の一次巻線３１，３２と一つの二次巻線３３を有するトランスを一つ使用し、トランス一次側の各接続端がインバータ９Ａ，９Ｂの各出力部と一対一で接続され、トランス二次側が共通の巻線となっている場合でも、実施の形態１と同様の効果が得られることは、言うまでもない。

［実施の形態２］
実施の形態２の補正回路２８が実施の形態１の補正回路１８と相違する。実施の形態２の他の構成要素は、実施の形態１のものと同じである。

実施の形態１の補正回路１８では、補正回路１８に入力される制御信号の立ち上りのタイミングに対して補正回路１８から出力される制御信号の立ち上りのタイミングの遅延時間（ｔ１＋ｔ４）と、補正回路１８に入力される制御信号の立ち下りのタイミングに対して補正回路１８から出力される制御信号の立ち下りのタイミングの遅延時間（ｔ２＋ｔ３）とが等しくなった。そのため、インバータ９Ａの出力電圧または出力電流の立ち上りとインバータ９Ｂの出力電圧または出力電流の立ち上りのタイミングの差と、インバータ９Ａの出力電圧または出力電流の立ち下りとインバータ９Ｂの出力電圧または出力電流の立ち下りのタイミングの差が相違する場合に、両方を同時に補正することができない（問題点１）。

次に、問題点２について説明する。
図９は、実施の形態１の補正回路１８に入力される周期に対してパルス幅の細い電圧、補正回路１８の内部で生成される電圧、補正回路１８から出力される電圧の例を表わす図である。

図９に示す波形図の例のように、補正回路１８へ入力される制御信号の周期Ｔｓに対して、制御信号のパルス幅Ｔｉが０＜Ｔｉ＜＜Ｔｓ／２と細いとき、遅延回路ＤＬ１におけるコンデンサ２２の端子間電圧がロジックインバータ２０、２３の電源電圧Ｖｃｃまで上昇しきる前に放電を始めた場合、電圧Ｖ１の立ち下り開始時のタイミングに対して設けられる遅延時間ｔ２が、設定した遅延時間に比べて短くなるという問題がある。

遅延時間ｔ２の短縮を防ぐには、コンデンサ２２の端子間電圧がロジックインバータ２０、２３の電源電圧Ｖｃｃになるまで十分に充電された状態から放電を始めるように遅延時間ｔｘを設定する必要がある。

たとえば、コンデンサ２２の端子間電圧がロジックインバータ２０、２３の電源電圧Ｖｃｃの９９％になるまで充電された状態を、コンデンサ２２の端子間電圧がロジックインバータの電源電圧Ｖｃｃになるまで十分に充電された状態と同等であると仮定すると、コンデンサ２２の端子間電圧が、十分に放電されてほぼゼロの状態から、ロジックインバータ２０、２３の電源電圧Ｖｃｃの９９％になるまで充電するのに要する時間ｔｘ（９９％）は、以下の式で表される。

ｔｘ（９９％）＝−Ｒａ×Ｃａ×ｌｎ（１−０．９９×Ｖｃｃ／Ｖｃｃ）…（１１）
図９に示すような、遅延時間ｔ２の短縮を防ぐには、以下の条件を満たす必要がある。

ｔｘ（９９％）＜Ｔｉ…（１２）
式（３）から、遅延時間ｔ１は、以下の式で表される。

ｔ１＝−Ｒａ×Ｃａ×ｌｎ（１−Ｖｔｈ／Ｖｃｃ）…（１３）
式（１１）、（１２）、（１３）から、実施の形態１の補正回路１８において、設けられる遅延時間ｔ２が、設定した遅延時間に比べて短くならないようにするには、遅延回路ＤＬ１へ入力される電圧Ｖ１の立ち上り開始時のタイミングに対して設けられる遅延時間ｔ１が、以下の条件を満たす必要がある。

ｔ１＜ｌｎ（１−Ｖｔｈ／Ｖｃｃ）／ｌｎ（１−０．９９×Ｖｃｃ／Ｖｃｃ）×Ｔｉ…（１４）
また、図９に示す波形図の例のように、遅延回路ＤＬ１におけるコンデンサ２５の端子間電圧がほぼゼロになるまで放電しきる前に充電を開始する場合、電圧Ｖ３の立ち上り開始時のタイミングに対して設けられる遅延時間ｔ３が、設定した遅延時間に比べて短くなるという問題がある。

遅延時間ｔ３の短縮を防ぐには、コンデンサ２５の端子間電圧がほぼゼロになるまで放電しきった状態から充電を始める必要がある。

たとえば、コンデンサ２５の端子間電圧がロジックインバータ２３、２６の電源電圧Ｖｃｃの１％になった状態を、コンデンサ２５の端子間電圧がほぼゼロになるまで十分に放電した状態と同等であると仮定すると、コンデンサ２５の端子間電圧が、ロジックインバータ２３、２６の電源電圧Ｖｃｃになるまで十分に充電された状態からほぼゼロになるまで放電しきるのに要する時間ｔｙ（１％）は、以下の式で表される。

ｔｙ（１％）＝−Ｒｂ×Ｃｂ×ｌｎ（０．０１×Ｖｃｃ／Ｖｃｃ）…（１５）
図９に示すような、遅延時間ｔ３の短縮を防ぐには、以下の条件を満たす必要がある。

ｔｙ（１％）＜Ｔｉ−ｔ１＋ｔ２…（１６）
式（９）から、遅延時間ｔ４は、以下の式で表される。

ｔ４＝−Ｒｂ×Ｃｂ×ｌｎ（Ｖｔｈ／Ｖｃｃ）…（１７）
式（１５）、（１６）、（１７）から、実施の形態１の補正回路１８において、設けられる遅延時間ｔ３が、設定した遅延時間に比べて短くならないようにするには、遅延回路ＤＬ２へ入力される電圧Ｖ３の立ち下り開始時のタイミングに対して設けられる遅延時間ｔ４が、以下の条件を満たす必要がある。

ｔ４＜ｌｎ（Ｖｔｈ／Ｖｃｃ）／ｌｎ（０．０１×Ｖｃｃ／Ｖｃｃ）×（Ｔｉ−ｔ１＋ｔ２）…（１８）
以上のように、実施の形態１では、補正回路１８に周期に対してパルス幅の細い電圧が入力された場合に、式（１４）と式（１８）を満たすように設計されないと、実際に設けられる遅延量が設定した遅延量よりも短くなり、インバータ９Ａ，９Ｂのタイミングのずれを正確に補正することができなくなる。理論的には、式（１４）と式（１８）を満たす遅延量が生じるように、遅延回路を複数段縦列接続すればよいが、素子数が増加するなどの問題が生じる（問題点２）。

次に、問題点３について説明する。
実施の形態１において、補正回路１８へ入力される制御信号のパルス幅が細いとき、例えば、遅延回路への入力信号の周期Ｔｓに対して、入力信号のパルス幅Ｔｉが０＜Ｔｉ＜＜Ｔｓ／２となるとき、補正回路１８へ入力される電圧Ｖ１の立ち上り開始時のタイミングに対して設定する遅延時間ｔ１が、補正回路１８へ入力される制御信号におけるパルス幅Ｔｉよりも長い場合、すなわち、ｔ１＞Ｔｉとなる場合に、以下のような問題が生じる。

図１０は、実施の形態１の補正回路１８に入力される周期に対してパルス幅の細い電圧、補正回路１８の内部で生成される電圧、補正回路１８から出力される電圧の別の例を表わす図である。

補正回路１８へ入力される電圧Ｖ１の立ち上り時、遅延回路ＤＬ１におけるコンデンサ２２の端子間電圧が、ロジックインバータの閾値電圧Ｖｔｈまで上昇しきる前に、コンデンサ２２が放電を始めることによって、図１０に示すように、遅延回路ＤＬ１の出力電圧Ｖ３でパルスが消失し、常に一定電圧となり、インバータ９Ａ，９Ｂを駆動できなくなる（問題点３）。

実施の形態２では、実施の形態１における遅延回路における上記の問題点１〜３を解決するため、実施の形態１の補正回路と同じ段数の遅延回路を用いた補正回路２８を用いる。

図１１は、実施の形態２の補正回路２８の構成を表わす図である。
補正回路２８は、直列に接続された１段目の遅延回路ＤＬ１と、２段目の遅延回路ＤＬ２とから構成される。

遅延回路ＤＬ１は、抵抗３７とコンデンサ２９とで構成される積分回路２０１と、ダイオード２７と、ロジックインバータ３０とを備える。ダイオード２７は、抵抗３７と並列に接続される。ロジックインバータ３０は、積分回路２０１の出力を受ける。ダイオード２７は、積分回路２０１の入力部から積分回路２０１のコンデンサ２９へと充電電流が流れる向きに接続される。

遅延回路ＤＬ２は、抵抗３２とコンデンサ３３とで構成される積分回路２０２と、ダイオード３１と、ロジックインバータ３４とを備える。ダイオード３１は、抵抗３２と並列に接続される。ロジックインバータ３４は、積分回路２０２の出力を受ける。ダイオード３１は、積分回路２０２の入力部から積分回路２０２のコンデンサ３３へと充電電流が流れる向きに接続される。

抵抗３７、３２は、可変抵抗であり、抵抗値ＲａおよびＲｂは可変である。コンデンサ２９、３３は、可変コンデンサであり、容量値ＣａおよびＣｂは可変である。

補正回路２８において、コンデンサ２９及び３３では高速な充放電が求められるので、フィルムコンデンサまたはセラミックコンデンサの使用が望ましい。また、コンデンサ２９及び３３において高速な充放電を実現するため、ダイオード２７及び３１には、高速スイッチングが可能なファスト・リカバリ・ダイオード（ＦＲＤ）、またはショットキー・バリア・ダイオード（ＳＢＤ）の使用が望ましい。

図１２は、実施の形態２の補正回路２８に入力される電圧、補正回路２８の内部で生成される電圧、補正回路２８から出力される電圧の例を表わす図である。

図１２において、電圧ｅ１は遅延回路ＤＬ１への入力電圧、電圧ｅ２はロジックインバータ３０に入力される電圧、電圧ｅ３はロジックインバータ３０から出力され、遅延回路ＤＬ２へと入力される電圧、電圧ｅ４はロジックインバータ３４に入力される電圧、電圧ｅ５はロジックインバータ３４から出力される電圧、Ｖｃｃはロジックインバータの電源電圧、Ｖｔｈはロジックインバータの閾値電圧を表す。ロジックインバータ３０及び３４は同じ特性の素子を使用し、なおかつ、ダイオード２７及び３１は理想スイッチとして動作し、一瞬でスイッチングするものと仮定する。

時間ｔｄ１は、遅延回路ＤＬ１で生じる電圧の立ち下りの遅延時間、時間ｔｄ２は、遅延回路ＤＬ２で生じる電圧の立ち下りの遅延時間、Ｔｓは、補正回路２８に入力される信号の周期、Ｔｉは、補正回路２８に入力される信号のパルス幅、Ｔｏは、補正回路２８から出力される信号のパルス幅を表わす。

遅延回路ＤＬ１に電圧ｅ１が入力されると、電圧ｅ１の立ち上り時は、ダイオード２７を通じてコンデンサ２９に電荷を急速に充電する。よって、電圧ｅ２の立ち上りは、電圧ｅ１の立ち上りに対して遅延時間は生じない。電圧ｅ１の立ち下り時は、抵抗３７を介してコンデンサ２９に蓄えられた電荷を放電する。よって、電圧ｅ２の立ち下りは電圧ｅ１の立ち下りに対して遅延時間ｔｄ１だけ遅れる。

電圧ｅ１を０Ｖからロジックインバータ３０，３４の電源電圧Ｖｃｃの間で変動するパルス信号とする。

時刻ｔに対する電圧ｅ２の立ち下り時の変化ｅ２＿Ｄは、以下の式で表される。
ｅ２＿Ｄ＝Ｖｃｃ｛ＥＸＰ（−ｔ／（Ｒａ×Ｃａ））｝…（１９）
ただし、ｔ＝０は、電圧ｅ１の立ち下りの時刻および電圧ｅ２の立ち下りの開始時刻を表わす。

式（１９）から、遅延時間ｔｄ１は、以下の式で表される。
ｔｄ１＝−Ｒａ×Ｃａ×ｌｎ（Ｖｔｈ／Ｖｃｃ）…（２０）
ロジックインバータ３０，３４としてＣＭＯＳロジックインバータを使用する場合、ロジックインバータ３０，３４の閾値電圧Ｖｔｈ＝Ｖｃｃ／２と仮定すると、遅延時間ｔｄ１は、式（２０）から、以下のように表される。

ｔｄ１≒０．６９３×Ｒａ×Ｃａ…（２１）
電圧ｅ２をロジックインバータ３０に入力すると、閾値電圧Ｖｔｈを境界として入力電圧ｅ２を論理反転した電圧ｅ３が出力される。

遅延回路ＤＬ２に電圧ｅ３が入力されると、電圧ｅ３の立ち上り時は、ダイオード３１を通じてコンデンサ３３に電荷を急速に充電する。よって、電圧ｅ４の立ち上りは、電圧ｅ３の立ち上りに対して遅延時間は生じない。電圧ｅ４の立ち下り時は、抵抗３２を介してコンデンサ３３に蓄えられた電荷を放電する。よって、電圧ｅ４の立ち下りは電圧ｅ３の立ち下りに対して遅延時間ｔｄ２だけ遅れる。

電圧ｅ３を、０Ｖからロジックインバータ３０，３４の電源電圧Ｖｃｃの間で変動するパルス信号としたとき、時刻ｔに対する電圧ｅ４の立ち下り時の変化ｅ４＿Ｄは、以下の式で表される。

ｅ４＿Ｄ＝Ｖｃｃ｛ＥＸＰ（−ｔ／（Ｒｂ×Ｃｂ））｝…（２２）
ただし、ｔ＝０は、電圧ｅ３の立ち下りの時刻および電圧ｅ４の立ち下りの開始時刻を表わす。

式（２２）から、遅延時間ｔｄ２は、以下の式で表される。
ｔｄ２＝−Ｒｂ×Ｃｂ×ｌｎ（Ｖｔｈ／Ｖｃｃ）…（２３）
ロジックインバータ３０，３４としてＣＭＯＳロジックインバータを使用する場合、ロジックインバータ３０，３４の閾値電圧Ｖｔｈ＝Ｖｃｃ／２と仮定すると、遅延時間ｔｄ２は、式（２３）から、以下のように表される。

ｔｄ２≒０．６９３×Ｒｂ×Ｃｂ…（２４）
電圧ｅ４をロジックインバータ３４に入力すると、閾値電圧Ｖｔｈを境界として入力電圧ｅ４を論理反転した電圧ｅ５が出力される。

図１２の波形図に示すように、補正回路２８に入力される信号の立ち上りのタイミングに対して補正回路２８から出力される信号の立ち上りのタイミングの遅延時間はｔｄ２となる。補正回路２８に入力される信号の立ち下りのタイミングに対して補正回路２８から出力される信号の立ち下りのタイミングの遅延時間はｔｄ１となる。

ロジックインバータに閾値電圧Ｖｔｈ＝Ｖｃｃ／２のＣＭＯＳロジックインバータを用いる場合、式（２１）および式（２４）に示すように、遅延時間ｔｄ１と遅延時間ｔｄ２とは異なる値に設定することができる。よって、本実施の形態の補正回路２８は、問題点１を解決することができる。

また、本実施の形態の補正回路２８では、図１２に示す波形図の例のように、コンデンサ２９及び３３はダイオード２７及び３１を介して急速に充電され、コンデンサ２９及び３３の端子間電圧が一瞬のうちにロジックインバータの電源電圧Ｖｃｃまで上昇する。これによって、実施の形態１と異なり、補正回路２８への入力信号のパルス幅Ｔｉが、入力信号の周期Ｔｓに対して、０＜Ｔｉ＜＜Ｔｓ／２と細いときでも、補正回路２８へ入力される電圧ｅ１の立ち下り開始時のタイミングに対して生じる遅延時間ｔｄ１が、設定した遅延時間に比べて短くならない。したがって、本実施の形態の補正回路２８は、問題点２を解決することができる。

また、本実施の形態の補正回路２８へ入力される信号のパルス幅が細いとき、例えば、入力信号のパルス幅Ｔｉが、信号周期Ｔｓに対して０＜Ｔｉ＜＜Ｔｓ／２となるとき、補正回路２８を使用すると、遅延回路ＤＬ１において、電圧ｅ１の立ち上り時、コンデンサ２９の端子間電圧は一瞬のうちにロジックインバータの電源電圧Ｖｃｃまで上昇するため、遅延回路ＤＬ１の出力電圧ｅ３でパルスが消失しない。しかしながら、遅延回路ＤＬ２において、コンデンサ３３の端子間電圧が、ロジックインバータの閾値電圧Ｖｔｈまで低下する前に充電を始めた場合、補正回路２８の遅延回路ＤＬ２における出力電圧ｅ５でパルスが消失し、常に一定電圧となり、インバータ９Ａ，９Ｂを駆動できなくなる。

この問題を回避するために、図１２の波形図を参照すると、補正回路２８の遅延回路ＤＬ２において、遅延時間ｔｄ２を以下の範囲で設定する。

ｔｄ２＜Ｔｉ＋ｔｄ１…（２５）
これによって、補正回路２８における遅延回路ＤＬ２の出力電圧ｅ５でパルスが消失することなく、電圧ｅ３の立ち下り開始時のタイミングを遅延できる。よって、本実施の形態の補正回路２８は、問題点３を解決することができる。

したがって、図１の回路構成で、レーザ発振器１を構成するインバータ９Ａ，９Ｂの出力電圧波形または出力電流波形が細いパルスの場合においても、式（２５）に示す範囲で補正回路２８の遅延時間を設定して使用することで、インバータ９Ａ，９Ｂの出力電圧または出力電流の立ち上り開始時もしくは立ち下り開始時のタイミングを揃えることができる。

インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時のタイミングのずれΔｔ１がゼロとなるように、いずれか１つまたは複数の補正回路２８Ｙに含まれる抵抗３２の抵抗値Ｒｂ、コンデンサ３３の容量値Ｃｂを調整する。また、インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち下り開始時のタイミングのずれΔｔ２がゼロとなるように、いずれか１つまたは複数の補正回路２８Ｙに含まれる抵抗３７の抵抗値Ｒａ、コンデンサ２９の容量値Ｃａを調整する。これによって、レーザ発振器１に含まれるインバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時と立ち下り開始時のタイミングを揃える。ただし、式（２５）の条件を満たすものとする。

あるいは、アームＸがオンに切り替えるタイミングを測定する。測定したタイミングの中で最も遅いタイミングを基準タイミングとして特定し、アームＸのオンの切替えタイミングと基準タイミングとの差Δｔ１Ｘを算出する。補正回路２８Ｘａ〜２８Ｘｄが、半導体素子１６Ｘａ〜１６Ｘｄに対応するゲート駆動回路１７Ｘａ〜１７Ｘｄへの制御信号の立ち上りをΔｔ１Ｘだけ遅らせる。Δｔ１Ｘの遅延は、補正回路２８Ｘａ〜２８Ｘｄに含まれる抵抗３２の抵抗値Ｒｂ、コンデンサ３３の容量値Ｃｂを調整することによって得られる。また、アームＸがオフに切り替えるタイミングを測定する。測定したタイミングの中で最も遅いタイミングを基準タイミングとして特定し、アームＸのオフの切替えタイミングと基準タイミングとの差Δｔ２Ｘを算出する。補正回路２８Ｘａ〜２８Ｘｄが、半導体素子１６Ｘａ〜１６Ｘｄに対応するゲート駆動回路１７Ｘａ〜１７Ｘｄへの制御信号の立ち下りをΔｔ２Ｘだけ遅らせる。Δｔ２Ｘの遅延は、補正回路２８Ｘａ〜２８Ｘｄに含まれる抵抗３７の抵抗値Ｒａ、コンデンサ２９の容量値Ｃａを調整することによって得られる。ただし、ｔｄ２＝Δｔ１Ｘ、ｔｄ１＝Δｔ２Ｘとし、式（２５）の条件を満たすものとする。

あるいは、半導体素子１６Ｙがオンに切り替えるタイミングを測定する。測定したタイミングの中で最も遅いタイミングを基準タイミングとして特定し、半導体スイッチ１６Ｙのオンの切替えタイミングと基準タイミングとの差Δｔ１Ｙを算出する。補正回路２８Ｙが、半導体素子１６Ｙに対応するゲート駆動回路１７Ｙへの制御信号の立ち上りをΔｔ１Ｙだけ遅らせる。Δｔ１Ｙの遅延は、補正回路２８Ｙに含まれる抵抗３２の抵抗値Ｒｂ、コンデンサ３３の容量値Ｃｂを調整することによって得られる。また、半導体素子１６Ｙがオフに切り替えるタイミングを測定する。測定したタイミングの中で最も遅いタイミングを基準タイミングとして特定し、半導体スイッチ１６Ｙのオフの切替えタイミングと基準タイミングとの差Δｔ２Ｙを算出する。補正回路２８Ｙが、半導体素子１６Ｙに対応するゲート駆動回路１７Ｙへの制御信号の立ち下りをΔｔ２Ｙだけ遅らせる。Δｔ２Ｙの遅延は、補正回路２８Ｙに含まれる抵抗３７の抵抗値Ｒａ、コンデンサ２９の容量値Ｃａを調整することによって得られる。ただし、ｔｄ２＝Δｔ１Ｙ、ｔｄ１＝Δｔ２Ｙとし、式（２５）の条件を満たすものとする。

上記補正によって、インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時もしくは立ち下り開始時のタイミングを揃えることができる。

（実施の形態１の遅延量の幅との比較）
式（１４）、（１８）から、実施の形態１の補正回路１８において、遅延時間を設ける過程で遅延時間が短縮せず、なおかつ、遅延回路の出力信号でパルスが消失しないよう動作させるには、遅延回路ＤＬ１へ入力される電圧Ｖ１の立ち上り開始時のタイミングに対して設定する遅延時間ｔ１と、遅延回路ＤＬ２へ入力される電圧Ｖ３の立ち下り開始時のタイミングに対して設定する遅延時間ｔ４を、以下の範囲で設定する必要がある。

ｔ１＜ｌｎ（１−Ｖｔｈ／Ｖｃｃ）／ｌｎ（１−０．９９×Ｖｃｃ／Ｖｃｃ）×Ｔｉ…（２６）
ｔ４＜ｌｎ（Ｖｔｈ／Ｖｃｃ）／ｌｎ（０．０１×Ｖｃｃ／Ｖｃｃ）×（Ｔｉ−ｔ１＋ｔ２）…（２７）
例えば、実施の形態１の補正回路１８において、ロジックインバータとして、ＣＭＯＳロジックインバータを使用する場合、Ｖｔｈ＝Ｖｃｃ／２と仮定すると、式（３）、（４）から、遅延回路ＤＬ１へ入力される電圧Ｖ１の立ち上り開始時のタイミングに対して設定する遅延時間ｔ１と、遅延回路ＤＬ１へ入力される電圧Ｖ１の立ち下り開始時のタイミングに対して設定する遅延時間ｔ２はｔ１＝ｔ２と表されるので、式（２６）、（２７）から、条件式は以下のように表せる。

ｔ１＝ｔ４＜０．１５×Ｔｉ…（２８）
なお、上式において、ｌｎ（０．５）／ｌｎ（０．０１）＝０．１５を用いて計算した。

式（２８）から、実施の形態１の補正回路１８において、遅延時間を設ける過程で遅延時間が短縮せず、なおかつ、遅延回路の出力信号でパルスが消失しないように動作させるには、実施の形態１の補正回路１８に入力される信号の立ち上り開始時のタイミングに対して設けられる遅延時間ｔ１＋ｔ４を以下の範囲で設定すればよい。

ｔ１＋ｔ４＜０．３×Ｔｉ…（２９）
ただし、式（２８）も同時に満たす必要がある。

一方、本実施の形態の補正回路２８において、補正回路２８の出力信号でパルスが消失しないよう動作させるには、図１２に示す波形図と式（２５）から各遅延時間を以下の通りに設定する必要がある。

ｔｄ１＜Ｔｓ−Ｔｉ…（３０）
ｔｄ２＜Ｔｉ＋ｔｄ１…（３１）
補正回路２８の遅延時間の設定範囲と、補正回路１８の遅延時間の設定範囲を比較するため、式（３１）の右辺を式（２９）の右辺で割ると、以下の式が成り立つ。

（Ｔｉ＋ｔｄ１）／（０．３）×Ｔｉ＝３．３×（１＋ｔｄ１／Ｔｉ）…（３２）
式（３２）より、遅延時間ｔｄ１＞０とすると、本実施の形態の補正回路２８における遅延時間ｔｄ２の設定範囲は、実施の形態１の遅延時間ｔ１＋ｔ４の設定範囲に比べて３倍以上広い。

以上から、図１に示す回路構成で、補正回路にパルス幅の細い信号が入力されるとき、補正回路において遅延時間を設ける過程で遅延時間が短縮せず、なおかつ、遅延回路の出力でパルスが消失しないよう動作させる場合、実施の形態２の補正回路２８は、実施の形態１の補正回路１８に比べて、３倍以上大きな遅延時間を設けることができる。

なお、図１に示す回路構成において、実施の形態２の補正回路２８を使用した場合も、実施の形態１と同様の効果が得られることは、言うまでもない。

［実施の形態３］
実施の形態３の補正回路３８が実施の形態１の補正回路１８と相違する。実施の形態３の他の構成要素は、実施の形態１のものと同じである。

まず、実施の形態１の補正回路１８の問題について詳細を説明する。
図１３は、実施の形態１の補正回路１８に入力される周期に対してパルス幅の太い電圧、補正回路１８の内部で生成される電圧、補正回路１８から出力される電圧の例を表わす図である。

図１３に示す波形図の例のように、補正回路１８への入力信号の周期Ｔｓに対して、入力信号のパルス幅ＴｉがＴｓ／２＜＜Ｔｉ＜Ｔｓと太いとき、遅延回路ＤＬ１におけるコンデンサ２２の端子間電圧がほぼゼロになるまで放電しきる前に充電を開始する場合に、電圧Ｖ１の立ち上り開始時のタイミングに対して設けられる遅延時間ｔ１が、設定した遅延時間に比べて短くなるという問題がある。

補正回路１８において、遅延時間ｔ１の短縮を防ぐには、コンデンサ２２の端子間電圧がほぼゼロになるまで十分に放電された状態から充電を始めるように遅延時間ｔ２を設定する必要がある。

例えば、コンデンサ２２の端子間電圧がロジックインバータの電源電圧Ｖｃｃの１％になった状態を、コンデンサ２２の端子間電圧がほぼゼロになるまで十分に放電した状態と同等であると仮定すると、コンデンサ２２の端子間電圧が、ロジックインバータの電源電圧Ｖｃｃになるまで十分に充電された状態から、ほぼゼロになるまで放電しきるのに要する時間ｔｙ（１％）は、以下の式で表される。

ｔｙ（１％）＝−Ｒａ×Ｃａ×ｌｎ（０．０１×Ｖｃｃ／Ｖｃｃ）…（３３）
補正回路１８において、図１３に示すような、遅延時間ｔ１の短縮を防ぐには、以下の式を満たす必要がある。

ｔｙ（１％）＜Ｔｓ−Ｔｉ…（３４）
式（４）から、電圧Ｖ１の立ち下り開始時のタイミングに対して設けられる遅延時間ｔ２は、以下の式で表される。

ｔ２＝−Ｒａ×Ｃａ×ｌｎ（Ｖｔｈ／Ｖｃｃ）…（３５）
式（３３）、（３４）、（３５）から、実施の形態１の補正回路１８において、設けられる遅延時間ｔ１が、設定した遅延時間に比べて短くならないようにするには、遅延回路ＤＬ１へ入力される電圧Ｖ１の立ち下り時のタイミングに対して設けられる遅延時間ｔ２が、以下の式を満たす必要がある。

ｔ２＜ｌｎ（Ｖｔｈ／Ｖｃｃ）／ｌｎ（０．０１×Ｖｃｃ／Ｖｃｃ）×（Ｔｓ−Ｔｉ）…（３６）
補正回路１８において、図１３に示す波形図の例のように、遅延回路ＤＬ２におけるコンデンサ２５の端子間電圧がロジックインバータの電源電圧Ｖｃｃにまで上昇しきる前に放電を始めた場合に、電圧Ｖ３の立ち下り開始時のタイミングに対して設けられる遅延時間ｔ４が、設定した遅延時間に比べて短くなるという問題がある。

補正回路１８において、遅延時間ｔ４の短縮を防ぐには、コンデンサ２５の端子間電圧がロジックインバータの電源電圧Ｖｃｃになるまで十分に充電された状態から放電を始めるように遅延時間ｔ３を設定する必要がある。

例えば、補正回路１８において、コンデンサ２５の端子間電圧がロジックインバータの電源電圧Ｖｃｃの９９％になるまで充電された状態をコンデンサ２５の端子間電圧がロジックインバータの電源電圧Ｖｃｃになるまで十分に充電された状態と同等であると仮定すると、コンデンサ２５の端子間電圧が、十分に放電されてほぼゼロの状態から、ロジックインバータの電源電圧Ｖｃｃの９９％になるまで充電するのに要する時間ｔｘ（９９％）は、以下の式で表される。

ｔｘ（９９％）＝−Ｒｂ×Ｃｂ×ｌｎ（１−０．９９×Ｖｃｃ／Ｖｃｃ）…（３７）
補正回路１８において、図１３に示すような、遅延時間ｔ４の短縮を防ぐには、以下の式を満たす必要がある。

ｔｘ（９９％）＜Ｔｓ−Ｔｉ＋ｔ１−ｔ２…（３８）
補正回路１８において、設けられる遅延時間ｔ４が、設定した遅延時間に比べて短くならないようにするには、遅延回路ＤＬ２へ入力される電圧Ｖ３の立ち上り開始時のタイミングに対して設けられる遅延時間ｔ３が、以下の式を満たす必要がある。

ｔ３＜ｌｎ（１−Ｖｔｈ／Ｖｃｃ）／ｌｎ（１−０．９９×Ｖｃｃ／Ｖｃｃ）×（Ｔｓ−Ｔｉ＋ｔ１−ｔ２）…（３９）
以上のように、実施の形態１では、補正回路１８に周期に対してパルス幅の太い電圧が入力された場合に、式（３６）と式（３９）を満たすように設計されないと、実際に設けられる遅延量が設定した遅延量よりも短くなり、インバータ９Ａ，９Ｂのタイミングのずれを正確に補正することができなくなる。理論的には、式（３６）と式（３９）を満たす遅延量が生じるように、遅延回路を複数段縦列接続すればよいが、素子数が増加するなどの問題が生じる（問題点４）。

次に、問題点５について説明する。
図１４は、実施の形態１の補正回路１８に入力される周期に対してパルス幅の太い電圧、補正回路１８の内部で生成される電圧、補正回路１８から出力される電圧の別の例を表わす図である。

実施の形態１の補正回路１８への入力信号のパルス幅が太いとき、例えば、補正回路１８へ入力される制御信号の周期Ｔｓに対して制御信号のパルス幅ＴｉがＴｓ／２＜＜Ｔｉ＜Ｔｓとなるとき、補正回路１８へ入力される制御信号の立ち下り開始時のタイミングに対して設定する遅延時間ｔ２が、補正回路１８への制御信号における信号周期Ｔｓとパルス幅Ｔｉの差分Ｔｓ−Ｔｉよりも長い場合、すなわち、ｔ２＞Ｔｓ−Ｔｉとなる場合に、以下の問題がある。

補正回路１８に入力される信号の立ち下り時、遅延回路ＤＬ１におけるコンデンサ２２の端子間電圧が、ロジックインバータの閾値電圧Ｖｔｈまで低下しきる前に充電を始める。これによって、図１４に示すように、遅延回路ＤＬ１の出力電圧Ｖ３でパルスが消失し、常に一定電圧となり、インバータ９Ａ，９Ｂを駆動できなくなるという問題がある（問題点５）。

図１５は、実施の形態３の補正回路３８の構成を表わす図である。
補正回路３８は、直列に接続された１段目の遅延回路ＤＬ１と、２段目の遅延回路ＤＬ２とから構成される。

遅延回路ＤＬ１は、抵抗３７とコンデンサ２９とで構成される積分回路２０１と、ダイオード２７と、ロジックインバータ３０とを備える。ダイオード２７は、抵抗３７と並列に接続される。ロジックインバータ３０は、積分回路２０１の出力を受ける。ダイオード２７は、積分回路２０１のコンデンサ２９から積分回路２０１の入力部へと放電電流が流れる向きに接続される。

遅延回路ＤＬ２は、抵抗３２とコンデンサ３３とで構成される積分回路２０２と、ダイオード３１と、ロジックインバータ３４とを備える。ダイオード３１は、抵抗３２と並列に接続される。ロジックインバータ３４は、積分回路２０２の出力を受ける。ダイオード３１は、積分回路２０２のコンデンサ３３から積分回路２０２の入力部へと放電電流が流れる向きに接続される。

抵抗３７、３２は、可変抵抗であり、抵抗値ＲａおよびＲｂは可変である。コンデンサ２９、３３は、可変コンデンサであり、容量値ＣａおよびＣｂは可変である。

補正回路３８において、コンデンサ２９及び３３では高速な充放電が求められるので、フィルムコンデンサまたはセラミックコンデンサの使用が望ましい。また、コンデンサ２９及び３３において高速な充放電を実現するため、ダイオード２７及び３１には、高速スイッチングが可能なファスト・リカバリ・ダイオード（ＦＲＤ）またはショットキー・バリア・ダイオード（ＳＢＤ）の使用が望ましい。

図１６は、実施の形態３の補正回路３８に入力される電圧、補正回路３８の内部で生成される電圧、補正回路３８から出力される電圧の例を表わす図である。

図１６において、電圧ｅ６は、遅延回路ＤＬ１への入力電圧を表わす。電圧ｅ７は、ロジックインバータ３０に入力される電圧を表わす。電圧ｅ８はロジックインバータ３０から出力され、遅延回路ＤＬ２へと入力される電圧を表わす。電圧ｅ９はロジックインバータ３４に入力される電圧を表わす。電圧ｅ１０はロジックインバータ３４から出力される電圧を表わす。Ｖｃｃはロジックインバータの電源電圧を表わす。Ｖｔｈはロジックインバータ３０，３４の閾値電圧を表わす。ロジックインバータ３０及び３４は同じ特性の素子を使用し、なおかつ、ダイオード２７及び３１は理想スイッチとして動作し、一瞬でスイッチングするものと仮定する。

時間ｔｄ３は、遅延回路ＤＬ１で生じる電圧の立ち上りの遅延時間を表わす。時間ｔｄ４は、遅延回路ＤＬ２で生じる電圧の立ち上りの遅延時間を表わす。Ｔｓは補正回路３８に入力される信号の周期、Ｔｉは補正回路３８に入力される信号のパルス幅、Ｔｏは補正回路３８から出力される信号のパルス幅である。

遅延回路ＤＬ１に電圧ｅ６が入力されると、電圧ｅ６の立ち下り時は、ダイオード２７を通じてコンデンサ２９に蓄えられた電荷を急速に放電するため遅延時間は生じない。よって、電圧ｅ７の立ち下りは、電圧ｅ６の立ち下りに対して遅延時間は生じない。電圧ｅ６の立ち上り時は、抵抗３７を介してコンデンサ２９に電荷を充電する。よって、電圧ｅ７の立ち上りは、電圧ｅ６の立ち上りに対して遅延時間ｔｄ３だけ遅れる。

電圧ｅ６を、０Ｖからロジックインバータの電源電圧Ｖｃｃの間で変動するパルス信号としたとき、時刻ｔに対する電圧ｅ７の立ち上り時の変化ｅ７＿Ｕは、以下の式で表される。

ｅ７＿Ｕ＝Ｖｃｃ｛１−ＥＸＰ（−ｔ／（Ｒａ×Ｃａ））｝…（４０）
ただし、ｔ＝０は、電圧ｅ６の立ち上りの時刻および電圧ｅ７の立ち下りの開始時刻を表わす。

式（４０）から遅延時間ｔｄ３は、以下の式で表される。
ｔｄ３＝−Ｒａ×Ｃａ×ｌｎ（１−Ｖｔｈ／Ｖｃｃ）…（４１）
補正回路３８において、ロジックインバータとしてＣＭＯＳロジックインバータを使用する場合、ロジックインバータの閾値電圧Ｖｔｈ＝Ｖｃｃ／２と仮定すると、遅延時間ｔｄ３は、式（４１）から、以下のように表される。

ｔｄ３≒０．６９３×Ｒａ×Ｃａ…（４２）
電圧ｅ７をロジックインバータ３０に入力すると、閾値電圧Ｖｔｈを境界として入力電圧ｅ７を論理反転した電圧ｅ８が出力される。

遅延回路ＤＬ２に電圧ｅ８が入力されると、電圧ｅ８の立ち下り時は、ダイオード３１を通じてコンデンサ３３に蓄えた電荷を急速に放電するため遅延時間は生じない。よって、電圧ｅ９の立ち下りは、電圧ｅ８の立ち下りに対して遅延時間は生じない。電圧ｅ８の立ち上り時は、抵抗３２を介してコンデンサ３３に電荷を充電する。よって、電圧ｅ９の立ち上りは、電圧ｅ８の立ち上りに対して遅延時間ｔｄ４だけ遅れる。

電圧ｅ８を、０Ｖからロジックインバータの電源電圧Ｖｃｃの間で変動するパルス信号としたとき、時刻ｔに対する電圧ｅ９の立ち上り時の変化ｅ９＿Ｕは、以下の式で表される。

ｅ９＿Ｕ＝Ｖｃｃ｛１−ＥＸＰ（−ｔ／（Ｒｂ×Ｃｂ））｝…（４３）
ただし、ｔ＝０は、電圧ｅ８の立ち上りの時刻および電圧ｅ９の立ち上りの開始時刻を表わす。

式（４３）から遅延時間ｔｄ４は、以下の式で表される。
ｔｄ４＝−Ｒｂ×Ｃｂ×ｌｎ（１−Ｖｔｈ／Ｖｃｃ）…（４４）
補正回路３８において、ロジックインバータとしてＣＭＯＳロジックインバータを使用する場合、ロジックインバータの閾値電圧Ｖｔｈ＝Ｖｃｃ／２と仮定すると、遅延時間ｔｄ４は、式（４４）から、以下の式で表される。

ｔｄ４≒０．６９３×Ｒｂ×Ｃｂ…（４５）
電圧ｅ９をロジックインバータ３４に入力すると、閾値電圧Ｖｔｈを境界として入力電圧ｅ９を論理反転した電圧ｅ１０が出力される。

図１６の波形図に示すように、補正回路３８に入力される信号の立ち上りのタイミングに対して補正回路３８から出力される信号の立ち上りのタイミングの遅延時間はｔｄ３となる。補正回路３８に入力される信号の立ち下りのタイミングに対して補正回路３８から出力される信号の立ち下りのタイミングの遅延時間はｔｄ４となる。

ロジックインバータに閾値電圧Ｖｔｈ＝Ｖｃｃ／２のＣＭＯＳロジックインバータを用いる場合、式（４２）および式（４５）に示すように、遅延時間ｔｄ３と遅延時間ｔｄ４とは異なる値に設定することができる。よって、本実施の形態の補正回路３８は、問題点１を解決することができる。

補正回路３８では、図１６に示す波形図の例のように、コンデンサ２９及び３３はダイオード２７及び３１を介して急速に放電し、コンデンサ２９及び３３の端子間電圧が一瞬のうちにほぼゼロまで低下する。それゆえ、実施の形態１の補正回路１８を使用する場合と異なり、補正回路３８への入力信号のパルス幅Ｔｉが、入力信号の周期Ｔｓに対してＴｓ／２＜＜Ｔｉ＜Ｔｓと太いときでも、補正回路３８へ入力される電圧ｅ６の立ち下り開始時のタイミングに対して設けられる遅延時間ｔｄ４が設定した遅延時間に比べて短くならない。よって、実施の形態３の補正回路３８は、問題点４を解決することができる。

また、本実施の形態の補正回路３８へ入力される信号のパルス幅が太いとき、例えば、入力信号のパルス幅Ｔｉが、信号周期Ｔｓに対してＴｓ／２＜＜Ｔｉ＜Ｔｓとなるときに、本実施の形態の補正回路３８を使用すると、遅延回路ＤＬ１において、電圧ｅ６の立ち下り時、コンデンサ２９の端子間電圧は一瞬のうちにほぼゼロまで低下するため、遅延回路ＤＬ１の出力電圧ｅ８において、パルスが消失しない。しかしながら、補正回路３８の遅延回路ＤＬ２において、コンデンサ３３の端子間電圧が、ロジックインバータの閾値電圧Ｖｔｈまで上昇する前に放電を始めると、補正回路３８の遅延回路ＤＬ２における出力電圧ｅ１０においてパルスが消失し、常に一定電圧となり、インバータ９Ａ，９Ｂを駆動できなくなる。

この問題を回避するために、図１６の波形図を参照すると、補正回路３８の遅延回路ＤＬ２において、遅延時間ｔｄ４を以下の範囲に設定する。

ｔｄ４＜Ｔｓ−Ｔｉ＋ｔｄ３…（４６）
したがって、図１の回路構成で、レーザ発振器１を構成するインバータ９Ａ，９Ｂの出力電圧波形または出力電流波形が太いパルスの場合においても、式（４６）に示す範囲で補正回路３８の遅延時間を設定して使用することで、インバータ９Ａ，９Ｂの出力電圧または出力電流の立ち上り開始時もしくは立ち下り開始時のタイミングを揃えることができる。

インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時のタイミングのずれΔｔ１がゼロとなるように、いずれか１つまたは複数の補正回路３８Ｙに含まれる抵抗３７の抵抗値Ｒａ、コンデンサ２９の容量値Ｃａを調整する。また、インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち下り開始時のタイミングのずれΔｔ２がゼロとなるように、いずれか１つまたは複数の補正回路３８Ｙに含まれる抵抗３２の抵抗値Ｒｂ、コンデンサ３３の容量値Ｃｂを調整する。これによって、レーザ発振器１に含まれるインバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時と立ち下り開始時のタイミングを揃える。ただし、式（４６）の条件を満たすものとする。

あるいは、アームＸがオンに切り替えるタイミングを測定する。測定したタイミングの中で最も遅いタイミングを基準タイミングとして特定し、アームＸのオンの切替えタイミングと基準タイミングとの差Δｔ１Ｘを算出する。補正回路３８Ｘａ〜３８Ｘｄが、半導体素子１６Ｘａ〜１６Ｘｄに対応するゲート駆動回路１７Ｘａ〜１７Ｘｄへの制御信号の立ち上りをΔｔ１Ｘだけ遅らせる。Δｔ１Ｘの遅延は、補正回路３８Ｘａ〜３８Ｘｄに含まれる抵抗３７の抵抗値Ｒａ、コンデンサ２９の容量値Ｃａを調整することによって得られる。また、アームＸがオフに切り替えるタイミングを測定する。測定したタイミングの中で最も遅いタイミングを基準タイミングとして特定し、アームＸのオフの切替えタイミングと基準タイミングとの差Δｔ２Ｘを算出する。補正回路３８Ｘａ〜３８Ｘｄが、半導体素子１６Ｘａ〜１６Ｘｄに対応するゲート駆動回路１７Ｘａ〜１７Ｘｄへの制御信号の立ち下りをΔｔ２Ｘだけ遅らせる。Δｔ２Ｘの遅延は、補正回路３８Ｘａ〜３８Ｘｄに含まれる抵抗３２の抵抗値Ｒｂ、コンデンサ３３の容量値Ｃｂを調整することによって得られる。ただし、ｔｄ３＝Δｔ１Ｘ、ｔｄ４＝Δｔ２Ｘとし、式（４６）の条件を満たすものとする。

あるいは、半導体素子１６Ｙがオンに切り替えるタイミングを測定する。測定したタイミングの中で最も遅いタイミングを基準タイミングとして特定し、半導体スイッチ１６Ｙのオンの切替えタイミングと基準タイミングとの差Δｔ１Ｙを算出する。補正回路３８Ｙが、半導体素子１６Ｙに対応するゲート駆動回路１７Ｙへの制御信号の立ち上りをΔｔ１Ｙだけ遅らせる。Δｔ１Ｙの遅延は、補正回路３８Ｙに含まれる抵抗３７の抵抗値Ｒａ、コンデンサ２９の容量値Ｃａを調整することによって得られる。また、半導体素子１６Ｙがオフに切り替えるタイミングを測定する。測定したタイミングの中で最も遅いタイミングを基準タイミングとして特定し、半導体スイッチ１６Ｙのオフの切替えタイミングと基準タイミングとの差Δｔ２Ｙを算出する。補正回路３８Ｙが、半導体素子１６Ｙに対応するゲート駆動回路１７Ｙへの制御信号の立ち下りをΔｔ２Ｙだけ遅らせる。Δｔ２Ｙの遅延は、補正回路３８Ｙに含まれる抵抗３２の抵抗値Ｒｂ、コンデンサ３３の容量値Ｃｂを調整することによって得られる。ただし、ｔｄ３＝Δｔ１Ｙ、ｔｄ４＝Δｔ２Ｙとし、式（４６）の条件を満たすものとする。

（実施の形態１の遅延量の幅との比較）
式（３６）、（３９）から、実施の形態１の補正回路１８において、遅延時間を設ける過程で遅延時間が短縮せず、なおかつ、遅延回路の出力信号でパルスが消失しないよう動作させるには、遅延回路ＤＬ１へ入力される電圧Ｖ１の立ち下り開始時のタイミングに対して設定する遅延時間ｔ２と、遅延回路ＤＬ２へ入力される電圧Ｖ３の立ち上り開始時のタイミングに対して設定する遅延時間ｔ３を、以下の範囲で設定する必要がある。

ｔ２＜ｌｎ（Ｖｔｈ／Ｖｃｃ）／ｌｎ（０．０１×Ｖｃｃ／Ｖｃｃ）×（Ｔｓ−Ｔｉ）…（４７）
ｔ３＜ｌｎ（１−Ｖｔｈ／Ｖｃｃ）／ｌｎ（１−０．９９×Ｖｃｃ／Ｖｃｃ）×（Ｔｓ−Ｔｉ＋ｔ１−ｔ２）…（４８）
例えば、実施の形態１の補正回路１８において、ロジックインバータとして、ＣＭＯＳロジックインバータを使用する場合、Ｖｔｈ＝Ｖｃｃ／２と仮定すると、式（３）、（４）から、遅延回路ＤＬ１へ入力される電圧Ｖ１の立ち上り開始時のタイミングに対して設定する遅延時間ｔ１と、遅延回路ＤＬ１へ入力される電圧Ｖ１の立ち下り開始時のタイミングに対して設定する遅延時間ｔ２は、ｔ１＝ｔ２で表されるので、式（４７）、（４８）から、条件式は以下のように表せる。

ｔ２＝ｔ３＜０．１５×（Ｔｓ−Ｔｉ）…（４９）
式（４９）から、実施の形態１の補正回路１８において、遅延時間を設ける過程で遅延時間が短縮せず、なおかつ、遅延回路の出力信号でパルスが消失しないよう動作させるには、実施の形態１の補正回路１８に入力される信号の立ち下り開始時のタイミングに対して設けられる遅延時間ｔ２＋ｔ３を以下の範囲で設定すればよい。

ｔ２＋ｔ３＜０．３×（Ｔｓ−Ｔｉ）…（５０）
ただし、式（４９）も満たす必要がある。

一方、本実施の形態の補正回路３８において、補正回路３８の出力信号のパルスが消失しないよう動作させるには、図１６に示す波形図と式（４６）から、各遅延時間を以下のように設定する必要がある。

ｔｄ３＜Ｔｉ…（５１）
ｔｄ４＜Ｔｓ−Ｔｉ＋ｔｄ３…（５２）
補正回路１８の遅延時間の設定範囲と、補正回路３８の遅延時間の設定範囲を比較するため、式（５２）の右辺を式（５０）の右辺で割ると以下の式が成り立つ。

（Ｔｓ−Ｔｉ＋ｔｄ３）／（０．３×（Ｔｓ−Ｔｉ））＝３．３×（１＋ｔｄ３／（Ｔｓ−Ｔｉ））…（５３）
式（５３）より、遅延時間ｔｄ３＞０とすると、本実施の形態の補正回路３８における遅延時間ｔｄ４の設定範囲は、実施の形態１の補正回路１８における遅延時間ｔ２＋ｔ３の設定範囲に比べて３倍以上広い。

以上から、図１に示す回路構成で、補正回路にパルス幅の太い信号が入力されるとき、補正回路において遅延時間を設ける過程で遅延時間が短縮せず、なおかつ、遅延回路の出力でパルスが消失しないよう動作させる場合、実施の形態３の補正回路３８は、実施の形態１の補正回路１８に比べて、３倍以上大きな遅延時間を設けることができる。

（実施の形態２の遅延量の幅との比較）
実施の形態２の補正回路２８において、補正回路２８の出力信号でパルスが消失しないよう動作させるには、図１２に示す波形図の例のように、補正回路２８へ入力される信号の立ち下り開始時のタイミングに対して設けられる遅延時間ｔｄ１と、補正回路２８へ入力される信号の立ち上り開始時のタイミングに対して設けられる遅延時間ｔｄ２を、以下の通りに設定する必要がある。

ｔｄ１＜Ｔｓ−Ｔｉ…（５４）
ｔｄ２＜Ｔｉ＋ｔｄ１…（５５）
実施の形態３の補正回路３８において、補正回路２８の出力信号でパルスが消失しないよう動作させるには、図１６に示す波形図の例のように、補正回路３８へ入力される信号の立ち下り開始時のタイミングに対して設けられる遅延時間ｔｄ４と、補正回路３８へ入力される信号の立ち上り開始時のタイミングに対して設けられる遅延時間ｔｄ３を、以下の通りに設定する必要がある。

ｔｄ４＜Ｔｓ−Ｔｉ＋ｔｄ３…（５６）
ｔｄ３＜Ｔｉ…（５７）
実施の形態２の補正回路２８へ入力される信号のパルス幅が太いとき、例えば、Ｔｓ／２＜＜Ｔｉ＜Ｔｓのとき、式（５４）から、以下の式が成り立つ。

ｔｄ１＜＜Ｔｓ／２…（５８）
式（５５）、（５８）から、以下の式が成り立つ。

ｔｄ２＜Ｔｉ＋ｔｄ１≒Ｔｓ…（５９）
一方、実施の形態３の補正回路３８へ入力される信号のパルス幅が太いとき、例えば、Ｔｓ／２＜＜Ｔｉ＜Ｔｓのとき、式（５７）から、以下の式が成り立つ。

ｔｄ３＜Ｔｉ≒Ｔｓ…（６０）
式（５６）、（６０）から、以下の式が成り立つ。

ｔｄ４＜Ｔｓ−Ｔｉ＋ｔｄ３≒Ｔｓ…（６１）
式（５８）、（６０）を比較すると、図１に示す回路構成で、補正回路へ入力される信号のパルス幅Ｔｉが太い場合、例えば、Ｔｓ／２＜＜Ｔｉ＜Ｔｓの場合、実施の形態３の補正回路３８は、実施の形態２の補正回路２８に比べて、広い範囲で遅延時間を設定できる。

実施の形態２の補正回路２８へ入力される信号のパルス幅が細いとき、例えば、０＜Ｔｉ＜＜Ｔｓ／２のとき、式（５４）から、以下の式が成り立つ。

ｔｄ１＜Ｔｓ−Ｔｉ≒Ｔｓ…（６２）
式（５５）、（６２）から、以下の式が成り立つ。

ｔｄ２＜Ｔｉ＋ｔｄ１≒Ｔｓ…（６３）
一方、実施の形態３の補正回路３８へ入力される信号のパルス幅が細いとき、例えば、０＜Ｔｉ＜＜Ｔｓ／２のとき、式（５７）から、以下の式が成り立つ。

ｔｄ３＜＜Ｔｓ／２…（６４）
式（５６）、（６４）から、以下の式が成り立つ。

ｔｄ４＜Ｔｓ−Ｔｉ＋ｔｄ３≒Ｔｓ…（６５）
式（６２）、（６４）を比較すると、図１に示す回路構成で、補正回路へ入力される信号のパルス幅Ｔｉが細い場合、例えば、０＜Ｔｉ＜＜Ｔｓ／２の場合、実施の形態２の補正回路２８は、実施の形態３の補正回路３８に比べて、広い範囲で遅延時間を設定できる。

なお、図１に示す回路構成において、実施の形態３の補正回路３８を使用した場合も、実施の形態１と同様の効果が得られることは、言うまでもない。

なお、複数のスイッチング素子のオン／オフのタイミングが一致するように補正回路の遅延量を調整しなくてもよく、レーザ発振器に接続されるレーザ加工機の加工特性に影響が及ばない範囲で、複数のスイッチング素子のオン／オフのタイミングが近づけるように、補正回路の遅延量を調整するものとしてもよい。

たとえば、インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時と立ち下り開始時のタイミングのずれΔｔが、レーザ発振器に接続されるレーザ加工機の加工特性に影響が及ばない範囲となるように、いずれか１つまたは複数の補正回路１８Ｙに含まれる抵抗２１、２４の抵抗値ＲａおよびＲｂ、コンデンサ２２、２５の容量値ＣａおよびＣｂを調整するものとしてもよい。

また、図１１の回路では、インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時のタイミングのずれΔｔ１が、レーザ発振器に接続されるレーザ加工機の加工特性に影響が及ばない範囲となるように、いずれか１つまたは複数の補正回路２８Ｙに含まれる抵抗３２の抵抗値Ｒｂ、コンデンサ３３の容量値Ｃｂを調整するものとしてもよい。同様に、インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち下り開始時のタイミングのずれΔｔ２が、レーザ発振器に接続されるレーザ加工機の加工特性に影響が及ばない範囲となるように、いずれか１つまたは複数の補正回路２８Ｙに含まれる抵抗３７の抵抗値Ｒａ、コンデンサ２９の容量値Ｃａを調整するものとしてもよい。

また、図１５の回路では、インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち上り開始時のタイミングのずれΔｔ１が、レーザ発振器に接続されるレーザ加工機の加工特性に影響が及ばない範囲となるように、いずれか１つまたは複数の補正回路３８Ｙに含まれる抵抗３７の抵抗値Ｒａ、コンデンサ２９の容量値Ｃａを調整するものとしてもよい。同様に、インバータ９Ａとインバータ９Ｂの出力電圧または出力電流における立ち下り開始時のタイミングのずれΔｔ２が、レーザ発振器に接続されるレーザ加工機の加工特性に影響が及ばない範囲となるように、いずれか１つまたは複数の補正回路３８Ｙに含まれる抵抗３２の抵抗値Ｒｂ、コンデンサ３３の容量値Ｃｂを調整するものとしてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ レーザ発振器、２ 放電管、３ 誘電体コンデンサ、４ 放電抵抗、５ 交流電源、６ 整流回路、７ 平滑コンデンサ、８ インバータ部、９Ａ，９Ｂ インバータ、１０，５０１ トランス部、１１ 出力リアクトル、１２ 出力電流検出装置、１３ 出力電流監視部、１４ 制御回路、１５ 半導体スイッチ、１６ 半導体素子、１７ ゲート駆動回路、１８，２８，３８ 補正回路、１９，２０，２３，２６，３０，３４ ロジックインバータ、２１，２４，３２，３７ 抵抗、２２，２５，２９，３３ コンデンサ、２７，３１ ダイオード、９７ ゲート駆動部、９８ 補正部、１０１，１０２，２０１，２０２ 積分回路、５０Ａ，５０Ｂ トランス。

Claims (9)

1. レーザ発振器であって、
   交流電源から入力された交流電圧を整流して直流電圧に変換する整流回路と、
   交互にオン／オフされる複数のスイッチング素子を含み、前記整流回路が出力する直流電圧を交流電圧に変換するインバータ部と、
   前記インバータ部が出力する交流電圧を昇圧するトランス部と、
   各々が、前記複数のスイッチング素子のうちの１つと１対１で接続される複数のゲート駆動回路と、
   前記複数のゲート駆動回路を制御する制御信号を出力する制御回路と、
   各々が、前記複数のゲート駆動回路のうちの１つと１対１で接続される複数の補正回路とを備え、
   前記補正回路は、前記制御回路から前記制御信号を受けて、前記制御信号の立ち上りのタイミングと立ち下りのタイミングを補正して、前記ゲート駆動回路へ出力し、
   前記ゲート駆動回路が、前記補正回路から前記制御信号を受けて、前記制御信号の立ち上りのタイミングおよび立ち下りのタイミングに基づいて、前記スイッチング素子のオン／オフを切り替えるためのゲート駆動信号を生成し、
   前記補正回路は、可変の遅延量を有する１段以上の遅延回路を含み、前記レーザ発振器に接続されるレーザ加工機の加工特性に影響が及ばない範囲に前記複数のスイッチング素子のオン／オフのタイミングが近づけるように前記遅延量が調整可能である、レーザ発振器。
2. 前記トランス部からの出力電流を検出する出力電流検出装置と、
   前記出力電流検出装置が検出した出力電流と外部から入力される電流指令値との差分を算出してフィードバック結果として出力する出力電流監視部とをさらに備え、
   前記制御回路は、前記フィードバック結果に基づいて、前記複数のゲート駆動回路を制御する制御信号を出力する、請求項１に記載のレーザ発振器。
3. 前記遅延回路は、
   抵抗とコンデンサで構成される積分回路と、
   前記抵抗と並列接続されるダイオードと、
   前記積分回路に接続されるロジックインバータとを含み、
   前記ダイオードが、前記積分回路の入力部から前記積分回路に含まれるコンデンサへと充電電流が流れる向きに接続される、請求項１に記載のレーザ発振器。
4. 前記補正回路は、１段目の第１の遅延回路と、２段目の第２の遅延回路とを含み、
   ｔｄ１を前記第１の遅延回路で生じる電圧の立ち下りの遅延時間、ｔｄ２を前記第２の遅延回路で生じる電圧の立ち下りの遅延時間、Ｔｉを前記補正回路に入力される前記制御信号のパルス幅としたときに、以下の条件が満たされる、
   ｔｄ２＜Ｔｉ＋ｔｄ１…（Ａ１）
   請求項３に記載のレーザ発振器。
5. 前記遅延回路は、
   抵抗とコンデンサで構成される積分回路と、
   前記抵抗と並列接続されるダイオードと、
   前記積分回路に接続されるロジックインバータとを含み、
   前記ダイオードが、前記積分回路に含まれるコンデンサから前記積分回路の入力部へと放電電流が流れる向きに接続される、請求項１に記載のレーザ発振器。
6. 前記補正回路は、１段目の第１の遅延回路と、２段目の第２の遅延回路とを含み、
   ｔｄ３を前記第２の遅延回路で生じる電圧の立ち上りの遅延時間、ｔｄ４を前記第２の遅延回路で生じる電圧の立ち上りの遅延時間、Ｔｓを前記補正回路に入力される前記制御信号の周期、Ｔｉを前記補正回路に入力される前記制御信号のパルス幅としたときに、以下の条件が満たされる、
   ｔｄ４＜Ｔｓ−Ｔｉ＋ｔｄ３…（Ａ２）
   請求項５に記載のレーザ発振器。
7. 前記積分回路に含まれる前記抵抗が可変抵抗であり、前記コンデンサが可変コンデンサである、請求項３〜６のいずれか１項に記載のレーザ発振器。
8. 前記積分回路に含まれる前記コンデンサは、フィルムコンデンサまたはセラミックコンデンサである、請求項３〜６のいずれか１項に記載のレーザ発振器。
9. 前記ダイオードは、ファスト・リカバリ・ダイオードまたはショットキー・バリア・ダイオードである、請求項３〜６のいずれか１項に記載のレーザ発振器。

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