JPWO2016151857A1 - 撮像装置 - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims description 51
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 239000000969 carrier Substances 0.000 claims abstract description 16
- 238000006243 chemical reaction Methods 0.000 claims description 40
- 230000005855 radiation Effects 0.000 claims description 26
- 238000005259 measurement Methods 0.000 claims description 24
- 230000015556 catabolic process Effects 0.000 claims description 11
- 239000002245 particle Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 50
- 239000000758 substrate Substances 0.000 description 29
- 230000000694 effects Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 13
- 230000005684 electric field Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000001133 acceleration Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005524 hole trap Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
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- G01—MEASURING; TESTING
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/144—Devices controlled by radiation
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
半導体装置は、ＭＯＳＦＥＴ（１００）及び電圧印加部（２００）を備える。電圧印加部（２００）は、ＭＯＳＦＥＴ（１００）の閾値以上のゲート電圧がゲート電極（１４４）に印加されているタイミングでドレイン電極（１５２）とソース電極（１５４）の間に電圧を印加可能である。この電圧は、ドレイン領域（１３４）とソース領域（１３６）の間にホットキャリアを発生させる電圧である。
Description
本発明は、半導体装置及び撮像装置に関する。
一部の半導体装置は、線量の高い環境で用いられる。この場合、トータルドーズ効果による影響を考慮する必要がある。ここで、トータルドーズ効果とは、多量の放射線が半導体装置に照射されることによって、半導体装置の動作特性や信頼性に悪影響が生じる現象である。
具体的には、ＭＯＳＦＥＴに放射線が入射すると、その電離作用により電子正孔対が発生する。中でも酸化膜中で発生した電子正孔対のうち、電子は移動度が高いため近くの金属もしくは半導体層に吸収されるが、移動度が低い正孔は、ＳｉＯ２／Ｓｉ界面に多く存在する正孔トラップに捕獲され、酸化膜中での固定電荷（正電荷）として働くため、ＭＯＳＦＥＴの閾値が変動し、リーク電流の増加やスイッチング特性の劣化を引き起こす。
酸化膜中での電子正孔対の発生量はその体積に比例するため、厚い酸化膜ではトータルドーズ効果の影響が大きくなる。通常のＭＯＳＦＥＴにおけるフィールド酸化膜やＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳＦＥＴにおけるＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）層は、その厚い酸化膜の例である。
特許文献１には、ＳＯＩ基板のＢＯＸ層で発生するトータルドーズ効果により、ＢＯＸ層に正孔が蓄積し、蓄積した正孔によってバックチャネルが形成されるため、バックチャネル電流が流れて消費電流が増大する事が記載されている。このようなバックチャネルが形成されることを防止するために、特許文献１では、時間とともに低下する負電圧を支持基板に印加するようにしている。
一方で、上記したように、ＭＯＳＦＥＴに放射線が入射すると、上述した厚い酸化膜であるフィールド酸化膜やＳＯＩ基板を用いた際のＢＯＸ層以外に、ゲート酸化膜でもトータルドーズ効果が発生する。通常は、上述した厚い酸化膜でのトータルドーズ効果の影響が支配的なため問題として顕在化しないが、その厚い酸化膜でのトータルドーズ効果の影響が無視できる場合は、薄い酸化膜であるゲート酸化膜でのトータルドーズ効果が顕在化する。このゲート酸化膜で発生するトータルドーズ効果の影響については、ＭＯＳＦＥＴがゲートと基板間の電界で動作するという原理上、特許文献１のように基板電位を変化させるだけでは対策することができない。例えば、トータルドーズ効果によって形成されたチャネルを打ち消すように、基板に正電圧を印加したとしても、基板と各電極間の電位差が小さくなり、素子の駆動能力が低下するだけで、上述したトータルドーズ効果への対策とはならない。
本発明が解決しようとする課題としては、半導体装置において、放射線によってＭＯＳＦＥＴで発生するトータルドーズ効果による影響（閾値の変動、リーク電流の増大、スイッチング特性の劣化等）を、抑制することが一例として挙げられる。
請求項１に記載の発明は、
ＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン領域とソース領域の間にホットキャリアを発生させる第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備える半導体装置である。
ＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン領域とソース領域の間にホットキャリアを発生させる第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備える半導体装置である。
請求項３に記載の発明は、
ＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの閾値以上のゲート電圧が前記ＭＯＳＦＥＴのゲート電極に印加されているタイミングで第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備え、
前記第１電圧をＶ１とし、前記ＭＯＳＦＥＴのドレイン領域とソース領域の間のブレークダウン電圧をＶＢとしたとき、
０．７５≦Ｖ１／ＶＢ≦０．９５を満たす半導体装置である。
ＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの閾値以上のゲート電圧が前記ＭＯＳＦＥＴのゲート電極に印加されているタイミングで第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備え、
前記第１電圧をＶ１とし、前記ＭＯＳＦＥＴのドレイン領域とソース領域の間のブレークダウン電圧をＶＢとしたとき、
０．７５≦Ｖ１／ＶＢ≦０．９５を満たす半導体装置である。
請求項６に記載の発明は、
電磁波又は粒子線を電荷に変換する変換膜と、
前記変換膜に対向する電子放射源と、
前記電子放射源を駆動する半導体装置と、
を備え、
前記半導体装置は、
前記電子放射源に電気的に接続するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン領域とソース領域の間にホットキャリアを発生させる第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備える撮像装置である。
電磁波又は粒子線を電荷に変換する変換膜と、
前記変換膜に対向する電子放射源と、
前記電子放射源を駆動する半導体装置と、
を備え、
前記半導体装置は、
前記電子放射源に電気的に接続するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン領域とソース領域の間にホットキャリアを発生させる第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備える撮像装置である。
請求項７に記載の発明は、
電磁波又は粒子線を電荷に変換する変換膜と、
前記変換膜に対向する電子放射源と、
前記電子放射源を駆動する半導体装置と、
を備え、
前記半導体装置は、
前記電子放射源に電気的に接続するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの閾値以上のゲート電圧が前記ＭＯＳＦＥＴのゲート電極に印加されているタイミングで第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備え、
前記第１電圧をＶ１とし、前記ＭＯＳＦＥＴのドレイン領域とソース領域の間のブレークダウン電圧をＶＢとしたとき、
０．７５≦Ｖ１／ＶＢ≦０．９５を満たす撮像装置である。
電磁波又は粒子線を電荷に変換する変換膜と、
前記変換膜に対向する電子放射源と、
前記電子放射源を駆動する半導体装置と、
を備え、
前記半導体装置は、
前記電子放射源に電気的に接続するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの閾値以上のゲート電圧が前記ＭＯＳＦＥＴのゲート電極に印加されているタイミングで第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備え、
前記第１電圧をＶ１とし、前記ＭＯＳＦＥＴのドレイン領域とソース領域の間のブレークダウン電圧をＶＢとしたとき、
０．７５≦Ｖ１／ＶＢ≦０．９５を満たす撮像装置である。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
なお、以下に示す説明において、制御部３００は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。制御部３００は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされたプログラム、そのプログラムを格納するハードディスクなどの記憶メディア、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、装置には様々な変形例がある。
（実施形態１）
図１は、実施形態１に係る半導体装置の構成を示す図である。この半導体装置は、ＭＯＳＦＥＴ１００、電圧印加部２００、及び制御部３００を備える。本図に示す例において、ＭＯＳＦＥＴ１００は、ＮチャネルＭＯＳＦＥＴである。ただし、ＭＯＳＦＥＴ１００は、ＰチャネルＭＯＳＦＥＴであってもよい。以下、ＭＯＳＦＥＴ１００がＮチャネルＭＯＳＦＥＴして説明を行う。
図１は、実施形態１に係る半導体装置の構成を示す図である。この半導体装置は、ＭＯＳＦＥＴ１００、電圧印加部２００、及び制御部３００を備える。本図に示す例において、ＭＯＳＦＥＴ１００は、ＮチャネルＭＯＳＦＥＴである。ただし、ＭＯＳＦＥＴ１００は、ＰチャネルＭＯＳＦＥＴであってもよい。以下、ＭＯＳＦＥＴ１００がＮチャネルＭＯＳＦＥＴして説明を行う。
ＭＯＳＦＥＴ１００は、第１導電型（Ｐ型）の半導体層１１０を用いて形成される。半導体層１１０は、例えば、半導体基板（例えば、シリコン基板）である。他の例として、ＭＯＳＦＥＴ１００は、例えば、半導体基板上に形成されたエピタキシャル層であってもよい。
半導体層１１０の表層には、素子分離膜１２０が形成されている。素子分離膜１２０は、例えば、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）又はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて形成されている。平面視において、素子分離膜１２０は、ＭＯＳＦＥＴ１００が形成される領域（素子形成領域）を囲んでいる。
上記した素子形成領域において、半導体層１１０の表層には、第１導電型領域１３２が形成されている。第１導電型領域１３２は、不純物濃度が半導体層１１０よりも高い。さらに、上記した素子形成領域において、半導体層１１０の表層には、ドレイン領域１３４及びソース領域１３６が形成されている。ドレイン領域１３４及びソース領域１３６は、第１導電型領域１３２を介して互いに逆側に位置する。ドレイン領域１３４及びソース領域１３６それぞれは、第２導電型（Ｎ型）領域である。
上記した素子形成領域において、半導体層１１０上には、ゲート絶縁膜１４２が形成されている。ゲート絶縁膜１４２は、第１導電型領域１３２を覆っている。本図に示す例において、ゲート絶縁膜１４２は、シリコン酸化膜である。ゲート絶縁膜１４２上には、ゲート電極１４４が形成されている。ゲート電極１４４は、例えば、ポリシリコンを用いて形成されている。さらに、上記した素子形成領域において、半導体層１１０上には、ドレイン電極１５２及びソース電極１５４が形成されている。ドレイン電極１５２及びソース電極１５４は、ドレイン領域１３４及びソース領域１３６にそれぞれ接続している。ドレイン電極１５２及びソース電極１５４は、例えば、ポリシリコンを用いて形成されている。
素子分離膜１２０、ゲート電極１４４、ドレイン電極１５２、及びソース電極１５４は、絶縁層１６０に覆われている。絶縁層１６０は、例えば、シリコン酸化膜を用いて形成されている。絶縁層１６０には、コンタクト１６２が埋め込まれている。本図に示す例では、ドレイン電極１５２に接続するコンタクト１６２及びソース電極１５４に接続するコンタクト１６２が絶縁層１６０に埋め込まれている。コンタクト１６２は、例えば、金属（例えば、Ａｌ）を用いて形成されている。
ドレイン電極１５２とソース電極１５４の間には、電圧印加部２００によって電圧が印加可能である。詳細を後述するように、この電圧は、半導体層１１０にホットキャリアを発生させる電圧である。電圧印加部２００は、制御部３００によって制御されている。
次に、本図を用いて、本実施形態に係る半導体装置の動作を説明する。まず、ＭＯＳＦＥＴ１００に放射線（例えば、γ線）が入射すると、トータルドーズ効果によって、半導体層１１０に電子正孔対が発生する。この場合に発生する正孔は、移動度が低い。これにより、この正孔は、半導体層１１０とゲート絶縁膜１４２の界面（例えば、ＳｉＯ２／Ｓｉ界面）に生じる準位に捕獲されやすい。上記した準位に捕獲された正孔は、上記した界面の近傍においてゲート絶縁膜１４２に位置するようになる。このような正孔は、固定電荷（正電荷）として機能する。このような固定電荷が存在する場合、ＭＯＳＦＥＴ１００は、閾値が下がる。
本図に示す例において、電圧印加部２００は、ＭＯＳＦＥＴ１００の閾値以上のゲート電圧がゲート電極１４４に印加されている（言い換えると、ＭＯＳＦＥＴ１００がオン状態にある）タイミングで、ドレイン電極１５２とソース電極１５４の間に電圧Ｖ１を印加する。なお、この場合、ソース電極１５４は接地されている。ドレイン領域１３４とソース領域１３６の間のブレークダウン電圧をＶＢとしたとき、０．７５≦Ｖ１／ＶＢ≦０．９５、好ましくは０．８０≦Ｖ１／ＶＢ≦０．９０を満たす。言い換えると、ドレイン領域１３４とソース領域１３６の間の耐圧よりも低く、かつこの耐圧に近い電圧を電圧印加部２００によってドレイン電極１５２とソース電極１５４の間に印加する。これにより、ドレイン領域１３４とソース領域１３６の間には、高電界が発生する。そしてこの高電界によってホットキャリアが発生する。そして一部のホットキャリアは、ゲート絶縁膜１４２に注入される。この場合、ホットキャリアが上記した固定電荷（正孔）と結合すると、上記した固定電荷（正孔）を消滅させることができる。これにより、ＭＯＳＦＥＴ１００の閾値の変動が打ち消される。
さらに、本図に示す例では、上記したゲート電圧をＶＧとしたとき、上記した電圧Ｖ１は、０．９５≦Ｖ１／ＶＧを満たす。言い換えると、上記した電圧Ｖ１は、ゲート電極１４４のゲート電圧ＶＧとほぼ等しく、又はゲート電圧ＶＧよりも大きくなっている。この場合、ゲート絶縁膜１４２の下方のチャネルが縮退する。これにより、半導体層１１０の表層では、ドレイン領域１３４とゲート絶縁膜１４２の間に空乏層が形成される。そしてこの空乏層では、高電界が発生する。そしてこの高電界によって加速された電子によってインパクトイオン化が生じる。このインパクトイオン化によって高エネルギーを有する電子（ホットキャリア）が生ずる。そして一部のホットキャリアは、ゲート絶縁膜１４２に注入される。この場合、ホットキャリアが上記した固定電荷（正孔）と結合すると、上記した固定電荷（正孔）を消滅させることができる。
図２は、図１に示したＭＯＳＦＥＴ１００のＩＤＳ−ＶＧＳ特性の測定結果を示すグラフである。なお、ＩＤＳはドレイン電極１５２とソース電極１５４の間の電流を示し、ＶＧＳはゲート電極１４４とソース電極１５４の間の電圧を示す。本図に示す例では、放射線をＭＯＳＦＥＴ１００に照射する前、及び放射線をＭＯＳＦＥＴ１００に照射した後それぞれについて、ＭＯＳＦＥＴ１００のＩＤＳ−ＶＧＳ特性を測定した。本図に示すように、ＭＯＳＦＥＴ１００の閾値は、放射線が照射された後、低くなった。
図３は、図１の変形例を示す図である。本図に示すように、ＭＯＳＦＥＴ１００は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌｔｏｒ）基板１１６の半導体層１１０を用いて形成されていてもよい。ＳＯＩ基板１１６は、基板１１２、絶縁層１１４、及び半導体層１１０を有する。基板１１２、絶縁層１１４、及び半導体層１１０は、この順で積層されている。基板１１２は、例えば、シリコン基板である。絶縁層１１４は、ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）層であり、例えば、シリコン酸化膜である。そして絶縁層１１４は、第１導電型領域１３２、ドレイン領域１３４、及びソース領域１３６に接している。
本図に示す例では、ＭＯＳＦＥＴ１００に放射線（例えば、γ線）が入射すると、上記したトータルドーズ効果によって、ＳＯＩ基板１１６に電子正孔対が発生する。この場合に発生する正孔は、半導体層１１０と絶縁層１１４の界面（例えば、Ｓｉ／ＳｉＯ２界面）に生じる準位に捕獲される場合がある。上記した準位に捕獲された正孔は、上記した界面の近傍において絶縁層１１４に位置するようになる。この場合、バックチャネルが発生しバックチャネル電流がリーク電流として流れることで消費電流が増大する。
ここで、上述した特許文献１のように、蓄積する正孔による固定電荷が増えるに従い、基板側のマイナス電位を低下させてバックチャネルが形成しない電位分布を相対的に形成するようにした場合は、正孔が蓄積するにつれ必要なマイナス電位も増大することとなり、素子そのものの寿命のみではなくこのマイナス電位の供給能力によっても素子の寿命が決まってしまう。またマイナス電位が増加するにつれて、各電極と基板間の電位差が大きくなることから、基板と各電極間の耐圧も素子の寿命を決める要因となってしまう。
一方で、本図に示す例においては、正孔が蓄積しバックチャネルが形成された場合においても、図１に示した例と同様に電圧印加部２００によってドレイン電極１５２とソース電極１５４の間に電圧Ｖ１を印加するとともに、基板１１２に基板電圧Ｖｓを印加することによって、半導体層１１０にホットキャリアを発生させることができる。この場合、一部のホットキャリアが上記した正孔と結合する。これにより、上記した正孔を消滅させることができ、バックチャネルの形成を打ち消すことができる。このような構成とすることにより、素子の寿命に影響を与えることなく、トータルドーズ効果による影響を低減させることが可能となる。
以上、本実施形態によれば、電圧印加部２００は、ドレイン領域１３４とソース領域１３６の間に高電界を発生させる。そしてこの高電界によってホットキャリアを発生させることができる。ＭＯＳＦＥＴ１００に放射線が入射すると、この放射線によって発生した正孔によってＭＯＳＦＥＴ１００の閾値が変動することがある。上記したホットキャリアは、上記した正孔と結合する。これにより、上記した正孔を消滅させることができる。このようにして、ＭＯＳＦＥＴ１００の閾値の変動を打ち消すことができる。
（実施形態２）
図４は、実施形態２に係る半導体装置の構成を示す図である。本実施形態に係る半導体装置は、以下の点を除いて、実施形態１に係る半導体装置と同様の構成である。
図４は、実施形態２に係る半導体装置の構成を示す図である。本実施形態に係る半導体装置は、以下の点を除いて、実施形態１に係る半導体装置と同様の構成である。
本図に示す例では、電圧印加部２００は、ゲート電極１４４と半導体層１１０の間に電圧を印加可能である。詳細を後述するように、この電圧は、ゲート絶縁膜１４２にトンネル電流を発生させる電圧である。電圧印加部２００は、制御部３００によって制御されている。
次に、本図を用いて、本実施形態に係る半導体装置の動作を説明する。まず、ＭＯＳＦＥＴ１００に放射線（例えば、γ線）が入射すると、実施形態１と同様にして、半導体層１１０とゲート絶縁膜１４２の界面の近傍においてゲート絶縁膜１４２に正孔が位置するようになる場合がある。この場合、ＭＯＳＦＥＴ１００の閾値が下がる。
本図に示す例において、電圧印加部２００は、ドレイン電極１５２とソース電極１５４の間に電圧が印加されていない（言い換えると、ＭＯＳＦＥＴ１００に電流を流していない）タイミングで、ゲート電極１４４と半導体層１１０の間に電圧Ｖ１を印加する。なお、この場合、半導体層１１０、ドレイン電極１５２、及びソース電極１５４は接地されている。ゲート電極１４４と半導体層１１０の間（つまり、ゲート絶縁膜１４２）のブレークダウン電圧をＶＢとしたとき、０．６５≦Ｖ１／ＶＢ≦０．８５、好ましくは０．６８≦Ｖ１／ＶＢ≦０．７６を満たす。言い換えると、ゲート電極１４４と半導体層１１０の間の耐圧よりも低く、かつこの耐圧に近い電圧を半導体層１１０とゲート絶縁膜１４２の間に電圧印加部２００によって印加する。これにより、ゲート絶縁膜１４２にトンネル電流が発生する。そしてトンネル電流の中の一部の電子は、上記した正孔と結合する。これにより、上記した正孔は消滅する。これにより、ＭＯＳＦＥＴ１００の閾値の変動を打ち消すことができる。
（実施例１）
図５は、実施例１に係る撮像装置の構成を示す図である。図６は、図５に示した電子放射層３２の構成を示す平面図である。この撮像装置は、容器１０、透明基板２０、電子源３０、及び加速電極４０を備える。さらに、この撮像装置は、電圧印加部２００、制御部３００、及び走査部４００、及び電流測定部５１０を備える。本図に示す例において、電圧印加部２００、制御部３００、走査部４００、及び電流測定部５１０は、容器１０の外側に位置している。ただし、電圧印加部２００、制御部３００、走査部４００、及び電流測定部５１０は、容器１０の内側に設けられていてもよい。本実施例において、電圧印加部２００は、実施形態１又は２に係る電圧印加部２００と同様の構成である。
図５は、実施例１に係る撮像装置の構成を示す図である。図６は、図５に示した電子放射層３２の構成を示す平面図である。この撮像装置は、容器１０、透明基板２０、電子源３０、及び加速電極４０を備える。さらに、この撮像装置は、電圧印加部２００、制御部３００、及び走査部４００、及び電流測定部５１０を備える。本図に示す例において、電圧印加部２００、制御部３００、走査部４００、及び電流測定部５１０は、容器１０の外側に位置している。ただし、電圧印加部２００、制御部３００、走査部４００、及び電流測定部５１０は、容器１０の内側に設けられていてもよい。本実施例において、電圧印加部２００は、実施形態１又は２に係る電圧印加部２００と同様の構成である。
容器１０は、内側に空間を有し、かつこの空間に繋がる開口を有している。容器１０は、例えば、ガラスを用いて形成されている。容器１０のこの開口は、透明基板２０によって塞がれている。透明基板２０は、例えば、ガラスを用いて形成されている。
透明基板２０のうち容器１０の上記した空間側を向いている面には、透明電極２２及び変換膜２４がこの順で積層されている。透明電極２２は、例えば、ＩＴＯ（酸化インジウムスズ）を用いて形成されている。変換膜２４は、電磁波（例えば、赤外線、可視光線、紫外線、γ線、又はＸ線）を電荷に変換する。ただし、変換膜２４は、粒子線（例えば、中性子線）を電荷に変換してもよい。変換膜２４は、例えば、アモルファスセレンを用いて形成されている。
変換膜２４と対向する領域には、電子源３０が配置されている。電子源３０は、変換膜２４と対向する面に電子放射層３２を有している。電子放射層３２は、２次元的に配列された複数の電子放射源３４を有している。本図に示す例において、複数の電子放射源３４のそれぞれは、ｍ行ｎ列（ｍ及びｎそれぞれは２以上の整数）の複数の格子点のいずれかに配置されている。これらの電子放射源３４それぞれは、撮像装置の画素となっており、電子放射源３４それぞれの画素は、画素（Ｘｉ，Ｙｊ）（１≦ｉ≦ｎ，１≦ｊ≦ｍ）と示すことができる。さらに、本図に示す例では、各電子放射源３４は、３行３列に配置された複数のエミッションサイト３６を有している。電子は、各エミッションサイト３６から放射される。なお、電子放射層３２は、例えば、ＨＥＥＤ（Ｈｉｇｈ−ｅｆｆｉｃｉｅｎｃｙ Ｅｌｅｃｔｒｏｎ Ｅｍｉｓｓｉｏｎ Ｄｅｖｉｃｅ）を用いて形成されている。
複数の電子放射源３４それぞれは、互いに異なるＭＯＳＦＥＴ１００に電気的に接続している。なお、本実施例において、ＭＯＳＦＥＴ１００は、実施形態１又は２に係るＭＯＳＦＥＴ１００と同様の構成である。ＭＯＳＦＥＴ１００がオン状態になった場合、電子放射源３４から電子が放射される。ＭＯＳＦＥＴ１００は、走査部４００によって駆動される。具体的には、走査部４００は、Ｘ走査部４１０及びＹ走査部４２０を有している。Ｘ走査部４１０は、ｍ行のうちのいずれかの行を選択する。Ｙ走査部４２０は、ｎ列のうちのいずれかの列を選択する。そしてＸ走査部４１０及びＹ走査部４２０がそれぞれ選択した行及び列に位置するＭＯＳＦＥＴ１００が駆動される。
本図に示す例では、走査部４００は、複数の行を順に選択し、選択した行に含まれる電子放射源３４を順に選択し、選択した電子放射源３４に電気的に接続するＭＯＳＦＥＴ１００を順に動作させる。この場合、走査部４００が一の行に含まれるすべてのＭＯＳＦＥＴ１００の動作を終了してから次の行においてＭＯＳＦＥＴ１００の動作を開始するまでの間（ブランキング期間）は、撮像がなされない。電圧印加部２００は、このブランキング期間に、実施形態１又は２と同様にして、ＭＯＳＦＥＴ１００に電圧を印加することができる。これにより、走査部４００がＭＯＳＦＥＴ１００を動作させている間（言い換えると、撮像期間）にＭＯＳＦＥＴ１００に印加される電圧を変えることなく、ＭＯＳＦＥＴ１００の閾値の変動を打ち消すことができる。
なお、本図に示す例では、例えば、走査部４００が画素（Ｘｎ，Ｙ２）におけるＭＯＳＦＥＴ１００の動作を終了してから画素（Ｘ１，Ｙ３）におけるＭＯＳＦＥＴ１００の動作を開始するまでの間に、電圧印加部２００は、ＭＯＳＦＥＴ１００に上記した電圧を印加することができる。さらに、例えば、走査部４００が画素（Ｘｎ，Ｙｍ）におけるＭＯＳＦＥＴ１００の動作を終了してから画素（Ｘ１，Ｙ１）におけるＭＯＳＦＥＴ１００の動作を開始するまでの間に、電圧印加部２００は、ＭＯＳＦＥＴ１００に上記した電圧を印加することができる。
透明基板２０と電子源３０の間には、加速電極４０が配置されている。加速電極４０は、縁が容器１０の内側面に保持されている。加速電極４０は、複数の開口を有する導電性部材である。加速電極４０は、電子放射層３２から放射された電子を加速するための電圧を印加する。これにより、電子放射層３２から放射された電子は、加速され、その後、加速電極４０の開口を通過する。
次に、本実施例に係る撮像装置を用いた撮像方法について説明する。まず、容器１０の外部から電磁波（又は粒子線）を照射する。この場合、電磁波は、透明基板２０及び透明電極２２を透過し、その後、変換膜２４に入り込む。そしてこの場合、この電磁波は、変換膜２４において電子正孔対を形成する。変換膜２４には、電圧が印加されている。これにより、上記した電子正孔対に含まれる正孔は、変換膜２４の内部の電界によって電子源３０側に移動する。このようにして、変換膜２４では、電子源３０と対向する表面に正孔が蓄積する。そしてこの場合に生成される正孔パターンは、撮像装置に入射した電磁波の像に対応したものとなる。
変換膜２４の表面に蓄積した正孔は、電子源３０から放射される電子によって２次元的に走査される。この場合、電子源３０からの電子が正孔と結合すると、変換膜２４から透明電極２２に電流が流れる。変換膜２４からの電流を読み出すことで、変換膜２４の表面に生成された正孔パターンを読み出すことができる。
本実施例に係る撮像装置を線量の高い環境で用いる場合、又は本実施例に係る撮像装置で放射線（例えば、γ線）を撮像する場合、ＭＯＳＦＥＴ１００に放射線が入射することがある。この場合、上記したトータルドーズ効果によって、ＭＯＳＦＥＴ１００の閾値が変化することがある。本実施例においては、実施形態１又は２と同様にして、電圧印加部２００によりＭＯＳＦＥＴ１００に電圧を印加することにより、ＭＯＳＦＥＴ１００の閾値を校正することができる。
さらに、本図に示す例では、制御部３００は、ＭＯＳＦＥＴ１００に入射された放射線の積算線量が基準値以上であるか否かを判断する。そして制御部３００は、その判断結果に基づいて、電圧印加部２００を制御する。
詳細には、本図に示す例では、電流測定部５１０がＭＯＳＦＥＴ１００のドレインとソースの間の電流を測定している。上記したように、ＭＯＳＦＥＴ１００に放射線が入射すると、ＭＯＳＦＥＴ１００の閾値が下がる。この場合、ＭＯＳＦＥＴ１００に同じゲート電圧を印加したとしても、ＭＯＳＦＥＴ１００に放射線が入射された後は、ＭＯＳＦＥＴ１００に放射線が入射する前よりも、ドレインとソースの間で高い電流が流れるようになる。このため、制御部３００は、電流測定部５１０が測定した電流が予め定められた基準値（電流基準値）以上であるか否かを判断することにより、上記した積算線量が基準値以上であるか否かを判断することができる。
さらに、制御部３００は、電流測定部５１０の測定結果に応じて、電圧印加部２００による電圧の印加時間の長さを変更してもよい。具体的には、制御部３００は、電流測定部５１０の測定値と上記した電流基準値の差分を算出し、その差分に基づいて電圧印加部２００を制御する。ＭＯＳＦＥＴ１００の閾値の変動が大きいほど（言い換えると、ＭＯＳＦＥＴ１００の積算線量が高いほど）、ドレインとソースの間に流れる電流は大きくなるといえる。このため、例えば、制御部３００は、上記した差分が大きいほど、上記した印加時間の長さを長いものとすることができる。
図７は、図５に示した撮像装置が行う動作の一例を示すフローチャートである。まず、電流測定部５１０は、第１時刻Ｔ１においてＭＯＳＦＥＴ１００のドレインとソースの間の電流ＩＲを測定する（ステップＳ１０２）。この電流ＩＲは、例えば、撮像装置が１フレームの画像を撮像する間（言い換えると、走査部４００が画素（Ｘ１，Ｙ１）におけるＭＯＳＦＥＴ１００の動作を開始してから画素（Ｘｎ，Ｙｍ）におけるＭＯＳＦＥＴ１００の動作を終了するまでの間）に変換膜２４の１つの画素を走査するためにＭＯＳＦＥＴ１００に流れる電流である。
次いで、電流測定部５１０は、第２時刻Ｔ２（Ｔ２＞Ｔ１）においてＭＯＳＦＥＴ１００のドレインとソースの間に流れる電流Ｉを測定する（ステップＳ１０４）。この電流Ｉは、例えば、撮像装置が上記した１フレームの次の１フレームの画像を撮像する間に変換膜２４の１つの画素を走査するためにＭＯＳＦＥＴ１００に流れる電流である。
次いで、制御部３００は、上記した電流ＩＲと上記した電流Ｉの差分（Ｉ−ＩＲ）を算出する（ステップＳ２００）。この差分が基準値以上である場合（ステップＳ２００：Ｙｅｓ）、電圧印加部２００は電圧を印加する（ステップＳ３００）。
以上、本実施例によれば、撮像装置を線量の高い環境で用いる場合、又は本実施例に係る撮像装置で放射線（例えば、γ線）を撮像する場合、放射線によってＭＯＳＦＥＴ１００の閾値が変動したとしても、電圧印加部２００によってその変動を打ち消すことができる。
（実施例２）
図８は、実施例２に係る撮像装置の構成を示す図である。本実施例に係る撮像装置は、以下の点を除いて、実施例１に係る撮像装置と同様の構成である。
図８は、実施例２に係る撮像装置の構成を示す図である。本実施例に係る撮像装置は、以下の点を除いて、実施例１に係る撮像装置と同様の構成である。
本図に示す例において、撮像装置は、画像生成部５２０を備える。画像生成部５２０は、透明電極２２（言い換えると、変換膜２４）に電気的に接続している。上記したように、撮像装置は、変換膜２４の電流を読み出すことで、画像を撮像することができる。本図に示す例では、画像生成部５２０は、変換膜２４に流れる電流を読み出すことで、画像を生成している。
画像生成部５２０において生成された画像が乱れている場合、ＭＯＳＦＥＴ１００の閾値が変動している可能性が高い。このため、制御部３００は、画像生成部５２０が生成した画像の乱れに基づいて、ＭＯＳＦＥＴ１００の積算線量が基準値以上であるか否かを判断することができる。そして制御部３００は、その判断結果に基づいて、電圧印加部２００を制御する。
（実施例３）
図９は、実施例３に係る撮像装置の構成を示す図である。本実施例に係る撮像装置は、以下の点を除いて、実施例１に係る撮像装置と同様の構成である。
図９は、実施例３に係る撮像装置の構成を示す図である。本実施例に係る撮像装置は、以下の点を除いて、実施例１に係る撮像装置と同様の構成である。
本図に示す例では、容器１０の外側に線量測定部５３０が配置されている。線量測定部５３０は、線量を測定している。なお、線量測定部５３０は、容器１０の内側に配置されていてもよい。制御部３００は、線量測定部５３０の測定結果に基づいて、ＭＯＳＦＥＴ１００の積算線量が基準値以上であるか否かを判断することができる。そして制御部３００は、その判断結果に基づいて、電圧印加部２００を制御する。
（実施例４）
図１０は、実施例４に係る撮像装置の構成を示す図である。本実施例に係る撮像装置は、以下の点を除いて、実施例１に係る撮像装置と同様の構成である。
図１０は、実施例４に係る撮像装置の構成を示す図である。本実施例に係る撮像装置は、以下の点を除いて、実施例１に係る撮像装置と同様の構成である。
本図に示す例では、変換膜２４にノイズ測定部５４０が電気的に接続している。ノイズ測定部５４０は、電子源３０からの電子が変換膜２４に照射されていない場合に変換膜２４に流れる電流を測定する。変換膜２４に放射線が照射されていない場合、変換膜２４に電子を照射しない限り、通常、変換膜２４には電流が流れない。一方、変換膜２４に放射線が照射されている場合、変換膜２４に電子が照射されていなくても、変換膜２４には電流が流れる。制御部３００は、例えば、ノイズ測定部５４０が測定した電流の積算値を計算する。これにより、制御部３００は、ＭＯＳＦＥＴ１００の積算線量が基準値以上であるか否かを判断することができる。そして制御部３００は、その判断結果に基づいて、電圧印加部２００を制御する。
以上、図面を参照して実施形態及び実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
Claims (14)
- ＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン領域とソース領域の間にホットキャリアを発生させる第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備える半導体装置。 - 請求項１に記載の半導体装置において、
前記電圧印加部は、前記ＭＯＳＦＥＴの閾値以上のゲート電圧が前記ＭＯＳＦＥＴのゲート電極に印加されているタイミングで前記第１電圧を印加し、
前記第１電圧をＶ１とし、前記ドレイン領域と前記ソース領域の間のブレークダウン電圧をＶＢとしたとき、
０．７５≦Ｖ１／ＶＢ≦０．９５を満たす半導体装置。 - ＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの閾値以上のゲート電圧が前記ＭＯＳＦＥＴのゲート電極に印加されているタイミングで第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備え、
前記第１電圧をＶ１とし、前記ＭＯＳＦＥＴのドレイン領域とソース領域の間のブレークダウン電圧をＶＢとしたとき、
０．７５≦Ｖ１／ＶＢ≦０．９５を満たす半導体装置。 - 請求項２又は３に記載の半導体装置において、
前記ゲート電圧をＶＧとしたとき、
０．９５≦Ｖ１／ＶＧを満たす半導体装置。 - 請求項１〜４のいずれか一項に記載の半導体装置において、
前記ＭＯＳＦＥＴの下方に位置し、前記ドレイン領域及び前記ソース領域に接する絶縁層を備える半導体装置。 - 電磁波又は粒子線を電荷に変換する変換膜と、
前記変換膜に対向する電子放射源と、
前記電子放射源を駆動する半導体装置と、
を備え、
前記半導体装置は、
前記電子放射源に電気的に接続するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン領域とソース領域の間にホットキャリアを発生させる第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備える撮像装置。 - 電磁波又は粒子線を電荷に変換する変換膜と、
前記変換膜に対向する電子放射源と、
前記電子放射源を駆動する半導体装置と、
を備え、
前記半導体装置は、
前記電子放射源に電気的に接続するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴの閾値以上のゲート電圧が前記ＭＯＳＦＥＴのゲート電極に印加されているタイミングで第１電圧を前記ＭＯＳＦＥＴのドレイン電極とソース電極の間に印加可能な電圧印加部と、
を備え、
前記第１電圧をＶ１とし、前記ＭＯＳＦＥＴのドレイン領域とソース領域の間のブレークダウン電圧をＶＢとしたとき、
０．７５≦Ｖ１／ＶＢ≦０．９５を満たす撮像装置。 - 請求項６又は７に記載の撮像装置において、
複数の前記電子放射源を備え、
前記複数の電子放射源それぞれは、互いに異なる前記ＭＯＳＦＥＴに電気的に接続し、かつｍ行ｎ列（ｍ及びｎそれぞれは２以上の整数）の複数の格子点のいずれかに配置され、
前記半導体装置は、前記電子放射源に電気的に接続する前記ＭＯＳＦＥＴを動作させる走査部を備え、
前記走査部は、複数の前記行を順に選択し、選択した前記行に含まれる前記電子放射源を順に選択し、選択した前記電子放射源に電気的に接続する前記ＭＯＳＦＥＴを順に動作させ、
前記電圧印加部は、前記走査部が一の前記行に含まれるすべての前記ＭＯＳＦＥＴの動作を終了してから次の前記行に含まれる前記ＭＯＳＦＥＴの動作を開始するまでの間に、前記第１電圧を印加する撮像装置。 - 請求項６〜８のいずれか一項に記載の撮像装置において、
前記ＭＯＳＦＥＴに入射された放射線の積算線量が基準値以上であるか否かを判断し、その判断結果に基づいて前記電圧印加部を制御する制御部を備える撮像装置。 - 請求項９に記載の撮像装置において、
前記ドレイン領域と前記ソース領域の間に流れる電流を測定する電流測定部を備え、
前記制御部は、前記電流測定部の測定結果に基づいて、前記積算線量が前記基準値以上であるか否かを判断する撮像装置。 - 請求項１０に記載の撮像装置において、
前記制御部は、前記電流測定部の測定結果に応じて、前記電圧印加部による前記第１電圧の印加時間の長さを変更する撮像装置。 - 請求項９に記載の撮像装置において、
前記変換膜に流れる電流を読み出し、前記電流に基づいて画像を生成する画像生成部を備え、
前記制御部は、前記画像生成部が生成した前記画像の乱れに基づいて、前記積算線量が前記基準値以上であるか否かを判断する撮像装置。 - 請求項９に記載の撮像装置において、
前記ＭＯＳＦＥＴの周辺における線量を測定する線量測定部を備え、
前記制御部は、前記線量測定部の測定結果に基づいて、前記積算線量が前記基準値以上であるか否かを判断する撮像装置。 - 請求項９に記載の撮像装置において、
前記変換膜に前記電子放射源からの電子が照射されていない場合に前記変換膜に流れる電流を測定するノイズ測定部を備え、
前記制御部は、前記ノイズ測定部の測定結果に基づいて、前記積算線量が前記基準値以上であるか否かを判断する撮像装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2015/059473 WO2016151857A1 (ja) | 2015-03-26 | 2015-03-26 | 半導体装置及び撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2016151857A1 true JPWO2016151857A1 (ja) | 2018-01-18 |
Family
ID=56977167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017507295A Ceased JPWO2016151857A1 (ja) | 2015-03-26 | 2015-03-26 | 撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPWO2016151857A1 (ja) |
| WO (1) | WO2016151857A1 (ja) |
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- 2015-03-26 JP JP2017507295A patent/JPWO2016151857A1/ja not_active Ceased
- 2015-03-26 WO PCT/JP2015/059473 patent/WO2016151857A1/ja active Application Filing
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|---|---|
| WO2016151857A1 (ja) | 2016-09-29 |
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