JPWO2015045276A1 - 処理制御装置、処理制御方法および処理制御プログラム - Google Patents

Abstract

処理制御装置は、各々のサイズの処理単位に対応するマップであって対応する処理が終了するとその旨が設定される処理終了マップ２１と、各々のサイズの処理単位に応じたマップであって各々の処理について依存関係が解消したことを示す情報が設定される依存解消マップ２３と、処理が終了すると、処理終了マップ２１における小サイズのマップの当該処理に対応する領域に、処理が終了したことを示す情報を設定する制御回路１０と、処理終了マップ２１に設定された情報を依存解消マップ２３に反映する反映回路２２とを備える。

Description

本発明は、ある処理について他の処理との依存関係が解消したことを判定する処理制御装置、処理制御方法および処理制御プログラムに関する。

非特許文献１には、ITU-T 勧告H.265 規格にもとづく映像符号化方式であるHEVC（High Efficiency Video Coding）が記載されている。

HEVCでは、ディジタル化された映像の各フレームは符号化ツリーユニット（CTU:Coding Tree Unit）に分割され、ラスタスキャン順に各CTU が符号化される。各CTUは、クアッドツリー構造で、符号化ユニット（CU:Coding Unit）に分割されて符号化される。各CUは、予測ユニット（PU:Prediction Unit）に分割されて予測される。また、各CUの予測誤差は、クアッドツリー構造で、変換ユニット（TU: Transform Unit）に分割されて周波数変換される。最も大きなサイズのCUを最大CU（LCU: Largest Coding Unit）といい、最も小さなサイズのCUを最小CU（SCU: Smallest Coding Unit ）という。

CUは、イントラ予測またはフレーム間予測（インター予測）によって予測符号化される。

図７は、CTU サイズが６４×６４（６４画素×６４画素）の場合のCU分割例を示す説明図である。図７（Ａ）には、分割形状（以下、ブロック構造ともいう。）の一例が示され、図７（Ｂ）には、図７（Ａ）に示す分割形状に対応するCUクアッドツリー構造が示されている。

また、CUは、クアッドツリー構造でTUに分割される。分割の仕方は、図７（Ａ）に示すCU分割の場合と同様である。なお、図７（Ｂ）に記載されている階層（depth ）は、TU分割に着目した階層である。

イントラ予測で符号化が行われる場合で分割がなされるときには、TUは、CUが４分割されたブロックであるPUを起点にして逐次分割される。インター予測で符号化が行われる場合には、TUは、CUを起点にして逐次分割される。

図８を参照して、ディジタル化された映像の各フレームの各CUを入力画像としてビットストリームを出力する一般的な映像符号化装置の構成と動作を説明する。

図８は、一般的な映像符号化装置の一例を示すブロック図である。図８に示す映像符号化装置は、変換部３０１、量子化部３０２、エントロピー符号化部３０３、逆量子化／逆変換部３０４、バッファ３０５、予測部３０６、および最適予測モード決定部３０７を備える。

最適予測モード決定部３０７は、CTU毎に、画像の特徴に合わせて符号化効率が高くなるようにCUクアッドツリー構造／PU分割形状／TUクアッドツリー構造を決定する。

予測部３０６は、最適予測モード決定部３０７が決定したCUクアッドツリー構造およびPU分割形状にもとづいて、CUの入力画像信号に対する予測信号を生成する。予測信号は、イントラ予測またはインター予測にもとづいて生成される。

変換部３０１は、最適予測モード決定部３０７が決定したTUクアッドツリー構造にもとづいて、入力画像信号から予測信号を減じた予測誤差画像（予測誤差信号）を周波数変換する。変換部３０１は、予測誤差信号の変換符号化において、周波数変換にもとづいた４×４、８×８、１６×１６または３２×３２ブロックサイズの直交変換を使用する。具体的には、イントラ符号化またはインター符号化されるCUの輝度成分の４×４TUに対して、整数演算で近似した（整数精度の）DST （Discrete Sine Transform ：離散サイン変換）を使用する。その他のTUに対して、そのブロックサイズに対応する、整数演算で近似した（整数精度の）DCT （Discrete Cosine Transform ：離散コサイン変換）を使用する。

以下、変換部３０１が実行する離散コサイン変換処理および離散サイン変換処理を、一括して、「直交変換処理」という。

量子化部３０２は、変換部３０１から供給される変換係数（直交変換係数）を量子化する。逆量子化／逆変換部３０４は、変換係数を逆量子化する。さらに、逆量子化／逆変換部３０４は、逆量子化した変換係数を逆変換する。逆変換された予測誤差画像は、予測信号が加えられて、バッファ３０５に供給される。バッファ３０５は、画像を参照画像として格納する。

国際公開第２００８／１１４３６７号

ITU-T 勧告 H.265 High efficiency video coding, April 2013

図９は、依存関係を説明するための説明図である。図９（Ａ）に示すように、符号化処理において、予測画像生成（図８に示す予測部３０６による）、予測誤差（残差ともいう。）生成（図８に示す減算器による）、直交変換（図８に示す変換部３０１による）、量子化（図８に示す量子化部３０２による）、逆量子化（図８に示す逆量子化／逆変換部３０４による）、逆直交変換（図８に示す逆量子化／逆変換部３０４による）、画像の再構築（図８に示す加算器による）の各処理が実行される。なお、再構築された画像は、図８に示すバッファ３０５に格納される。

イントラ予測は、符号化対象フレームの参照画像から予測画像を生成する予測である。非特許文献１では、図１０に示す３３種類の角度イントラ予測が定義されている。角度イントラ予測は、符号化対象ブロック周辺の参照画素を図１０に示す３３種類の方向のいずれかに外挿して、イントラ予測信号（予測画素）を生成する。非特許文献１では、３３種類の角度イントラ予測に加えて、符号化対象ブロック周辺の参照画素を平均するDCイントラ予測、および、符号化対象ブロック周辺の参照画素を線形補間するPlanarイントラ予測が定義されている。

図１０において、最上位行の各矩形および最左列の各矩形は、参照画素を示す。矩形中の数字は、座標を示す。矢印は、予測方向を示す。矢印の近傍に付された数字は、予測モード（以下、モードともいう。）を示す。

図１１は、予測対象ブロック（予測ブロック）に隣接する隣接ブロックを示す説明図である。隣接ブロック（図１１に示す例では、８×８）において右端および下端に位置する画素は、予測ブロックの参照画素になる。よって、それらの画素がバッファ３０５に格納されない限り、予測ブロックの符号化を開始できない。以下、このことを、予測ブロックは、隣接ブロックと「依存関係」にあるという。

予測ブロックは、隣接ブロックと依存関係にあるので、例えば、図７（Ａ）における左上の４つのブロック（４つの１６×１６ブロック）を同時にイントラ符号化することはできない。

その結果、後段の処理（図８において、破線で囲まれた部分における処理）でも、上記の４つのブロックを同時に処理することはできない。

すなわち、図９（Ｂ）に示すように、参照画像としての画像が再構築されない限り、次の予測画像生成処理を開始することはできない。換言すれば、依存関係が解消されない限り、次の予測画像生成処理を開始することはできない。

なお、HEVCでは、隣接するブロックはＺオーダ（Ｚスキャン）で処理されるが、あるブロックの処理完了によって、複数のブロックの処理が可能になることがある。例えば、図７（Ａ）に示すブロック（ａ）の処理が完了すると、ブロック（ｂ）に加えてブロック（ｃ）の処理を開始することが可能になる。従って、依存関係が解消したこと（処理を開始することが可能になったこと）を迅速に検知できれば、ブロック（ｂ）の処理とブロック（ｃ）の処理とを早く並列的に開始することができ、並列処理の効果がより大きくなる。

従って、符号化処理の速度向上のために、あるブロックについて、他のブロックとの依存関係が解消したときに、直ちに、そのブロックの処理を開始することが望ましい。

特許文献１には、複数のブロック間の依存関係を示すデータが設定された依存関係規定ユニットを使用するシステムが記載されている。そのシステムでは、あるブロックの処理が終了すると、依存関係規定ユニットにおける当該ブロックについて処理終了のデータが設定されるとともに、実行可能になったブロックについて実行可能を示すデータが設定される。

特許文献１には、さらに、ブロックとピクチャ（複数のブロックからなる）との依存関係も依存関係規定ユニットに設定され、符号化装置または復号装置を構成する各部分の並列処理の効果を高めている。

しかし、そのような依存関係規定ユニットを用いた制御は複雑であり、複数種類のサイズのブロック（図７（Ａ）参照）を扱う符号化装置または復号装置を画像処理装置等に実装する場合には、より簡便で迅速に実行可能な依存関係制御を構築することが望まれる。

そこで、本発明は、簡便で迅速な依存関係制御を実行できる処理制御装置、処理制御方法および処理制御プログラムを提供することを目的とする。

本発明による処理制御装置は、ある処理の他の処理との依存関係が解消したことを判定する処理制御装置であって、処理は、複数種類のサイズの処理単位のいずれかを単位として実行され、複数種類のサイズの処理単位のうち小サイズの処理単位は大サイズの処理単位に包含され、各々のサイズの処理単位に対応するマップであって対応する処理が終了するとその旨が設定される処理終了マップと、各々のサイズの処理単位に応じたマップであって各々の処理について依存関係が解消したことを示す情報が設定される依存解消マップと、処理が終了すると、処理終了マップにおける小サイズのマップの当該処理に対応する領域に、処理が終了したことを示す情報を設定する制御回路と、処理終了マップに設定された情報を依存解消マップに反映する反映回路とを備えることを特徴とする。

本発明による処理制御方法は、ある処理の他の処理との依存関係が解消したことを判定する処理制御方法であって、処理は、複数種類のサイズの処理単位のいずれかを単位として実行され、複数種類のサイズの処理単位のうち小サイズの処理単位は大サイズの処理単位に包含され、ある処理が終了すると、各々のサイズの処理単位に対応する処理終了マップにおける小サイズのマップの当該処理に対応する領域に、当該処理が終了したことを示す情報を設定し、処理終了マップに設定された情報を、各々のサイズの処理単位に応じたマップであって各々の処理について依存関係が解消したことを示す情報が設定される依存解消マップに反映することを特徴とする。

本発明による処理制御プログラムは、コンピュータに、ある処理が終了すると、各々のサイズの処理単位に対応する処理終了マップにおける小サイズのマップの当該処理に対応する領域に、当該処理が終了したことを示す情報を設定する処理と、処理終了マップに設定された情報を、各々のサイズの処理単位に応じたマップであって各々の処理について依存関係が解消したことを示す情報が設定される依存解消マップに反映する処理とを実行させることを特徴とする。

本発明によれば、簡便で迅速な依存関係制御を実行することができる。

本発明による処理制御方法を示す概念図である。 処理制御回路の一実施形態を処理部とともに示すブロック図である。 ブロックの依存関係の一例を示す説明図である。 マップ部の構成を説明するための説明図である。 制御回路の動作を示すフローチャートである。 情報伝達回路を備える処理制御回路の構成を示すブロック図である。 CUの分割例を示す説明図である。 一般的な映像符号化装置の構成を示す説明図である。 依存関係を説明するための説明図である。 ３３種類の角度イントラ予測の例を示す説明図である。 予測ブロックに隣接する隣接ブロックを示す説明図である。

図１は、本発明による処理制御方法を示す概念図である。図１には、６４×６４LCU の例と、制御回路１０と、マップ部２０とが示されている。マップ部２０は、処理終了マップと依存解消マップとを含む。なお、図１では、３２×３２TUに着目した場合の例（６４×６４のマップはない。）が示されている。

処理終了マップは、４×４単位情報マップと、８×８単位情報マップと、１６×１６単位情報マップと、３２×３２単位情報マップとを含む。

処理終了マップにおいて、４×４単位情報マップには、３２×３２のブロックに含まれる６４個の４×４単位（１６画素）の各々に対応するデータが設定される。８×８単位情報マップには、３２×３２のブロックに含まれる１６個の８×８単位（６４画素）の各々に対応するデータが設定される。１６×１６単位情報マップには、３２×３２のブロックに含まれる４個の１６×１６単位（２５６画素）の各々に対応するデータが設定される。３２×３２単位情報マップには、６４×６４LCU に含まれる６４個の４×４単位（１６画素）の各々に対応するデータが設定される。

４×４単位情報マップには、３２×３２のブロックに含まれる６４個の４×４単位（１単位は１６画素を含む。）の各々に対応するデータが設定される。８×８単位情報マップには、３２×３２のブロックに含まれる１６個の８×８単位（１単位は６４画素を含む。）の各々に対応するデータが設定される。１６×１６単位情報マップには、３２×３２のブロックに含まれる４個の１６×１６単位（１単位は２５６画素を含む。）の各々に対応するデータが設定される。３２×３２単位情報マップには、６４×６４LCU に含まれる４個の３２×３２単位（１単位は１０２４画素を含む。）の各々に対応するデータが設定される。なお、Ｎ×Ｎ単位（Ｎ：４、８、１６、３２）は、Ｎ×Ｎ個の単位を意味するのではなく、Ｎ×Ｎ画素を含む１単位を意味する。

それぞれの単位情報マップにおいて、対応するブロックの処理が終了すると、「１」が設定される。

依存解消マップは、４×４単位情報マップと、８×８単位情報マップと、１６×１６単位情報マップと、３２×３２単位情報マップとを含む。なお、依存解消マップにおいて、斜線部分は、一例として、その部分が依存解消のターゲットであることを示す。

依存解消マップでは、それぞれの単位情報マップにおいて、対応するブロックの処理が開始可能になると、「１」が設定される。

制御回路１０は、所定の時期に、処理終了マップにおける各単位情報マップにおける全てのデータを「０」に初期化する。その後、予測画像生成処理＃１におけるTUについての処理が終了すると、対応する処理終了マップの４×４単位情報マップにおける対応する箇所のデータを「１」にする。４×４単位情報マップにおいて所定の複数箇所に「１」が設定されると、依存解消マップにおける所定箇所のデータが「１」になる。

制御回路１０は、依存解消マップにおいて「１」になった箇所が発生すると、その箇所に対応する予測画像生成処理＃２におけるTUの処理を処理部（図１において図示せず）に開始させる。

また、処理終了マップの４×４単位情報マップにおいて、８×８単位情報マップにおける一の箇所に包含される４箇所に「１」が設定されると、８×８単位情報マップにおける当該箇所に「１」が設定される。同様に、８×８単位情報マップにおいて、１６×１６単位情報マップにおける一の箇所に包含される４箇所に「１」が設定されると、１６×１６単位情報マップにおける当該箇所に「１」が設定される。また、１６×１６単位情報マップにおいて、３２×３２単位情報マップにおける一の箇所に包含される４箇所に「１」が設定されると、３２×３２単位情報マップにおける当該箇所に「１」が設定される。

図２は、処理制御回路の一実施形態を処理部とともに示すブロック図である。図２に示す構成では、処理制御回路は、制御回路１０とマップ部２０とを含む。マップ部２０は、処理終了マップ２１と、反映回路２２と、依存解消マップ２３とを含む。

処理制御回路は、一例として、図８に示す映像符号化装置に適用可能である。その場合には、処理部３０は、例えば、変換部３０１、量子化部３０２、逆量子化／逆変換部３０４および減算器の機能を含むものに位置付けられる。なお、処理部３０は、それらの機能を実現する複数系統の回路を有する。すなわち、処理部３０は、複数系統の変換部３０１、量子化部３０２、逆量子化／逆変換部３０４および減算器を有し、複数の処理を並列実行することができる。

図３は、ブロックの依存関係の一例を示す説明図である。ブロックがTUである場合には、予測ブロック（予測対象ブロック）３１の周囲の５つのブロック３２〜３６が、「依存関係」を有するブロックである。

図４は、マップ部２０の構成を説明するための説明図である。図４には、最大ブロックサイズが６４×６４である場合が例示されている。従って、処理終了マップ２１において、４×４単位情報マップ２１１には、１６×１６個の領域がある。８×８単位情報マップ２１２には、８×８個の領域がある。１６×１６単位情報マップ２１３には、４×４個の領域がある。３２×３２単位情報マップ２１４には、２×２個の領域がある。なお、図４では、全ての領域が記載されず、一部の領域が記載されている。

処理終了マップ２１には、４×４単位情報マップ２１１において８×８単位情報マップ２１２における一の領域に包含される４領域のデータを入力とし、出力が８×８単位情報マップ２１２における当該領域に設定されるように設けられた論理積回路（ＡＮＤ回路）２１５が設けられている。なお、図４には、１つのＡＮＤ回路２１５のみが示されているが、実際には、８×８単位情報マップ２１２における全ての領域に対応するＡＮＤ回路が設けられている。

なお、ＡＮＤ回路が「データを入力する」ということは、ＡＮＤ回路に、「データ」の論理レベル（「１」または「０」）が入力されるということである。

また、処理終了マップ２１には、８×８単位情報マップ２１２において１６×１６単位情報マップ２１３における一の領域に包含される４領域のデータを入力とし、出力が１６×１６単位情報マップ２１３における当該領域に設定されるように設けられたＡＮＤ回路２１６が設けられている。なお、図４には、１つのＡＮＤ回路２１６のみが示されているが、実際には、１６×１６単位情報マップ２１３における全ての領域に対応するＡＮＤ回路が設けられている。

さらに、処理終了マップ２１には、１６×１６単位情報マップ２１３において３２×３２単位情報マップ２１４における一の領域に包含される４領域のデータを入力とし、出力が３２×３２単位情報マップ２１４における当該領域に設定されるように設けられたＡＮＤ回路２１７が設けられている。なお、図４には、１つのＡＮＤ回路２１７のみが示されているが、実際には、３２×３２単位情報マップ２１４における全ての領域に対応するＡＮＤ回路が設けられている。

ＡＮＤ回路２１５が設けられているので、制御回路１０は、８×８単位情報マップ２１２にデータを設定しない。４×４単位情報マップ２１１に設定されたデータにもとづいて自動的に８×８単位情報マップ２１２にデータが設定されるからである。

同様に、ＡＮＤ回路２１６によって、８×８単位情報マップ２１２に設定されたデータにもとづいて自動的に１６×１６単位情報マップ２１３にデータが設定される。また、ＡＮＤ回路２１７によって、１６×１６単位情報マップ２１３に設定されたデータにもとづいて自動的に３２×３２単位情報マップ２１４にデータが設定される。

なお、マップ部２０におけるデータが設定される領域（処理終了マップ２１および依存解消マップ２３におけるデータが設定される領域）として、例えば、レジスタが用いられる。

また、依存解消マップ２３も、４×４単位情報マップ２３１、８×８単位情報マップ２３２、１６×１６単位情報マップ２３３および３２×３２単位情報マップ２３４を含む。４×４単位情報マップ２３１には、１６×１６個の領域がある。８×８単位情報マップ２３２には、８×８個の領域がある。１６×１６単位情報マップ２３３には、４×４個の領域がある。３２×３２単位情報マップ２３４には、２×２個の領域がある。ただし、図４では、全ての領域が記載されず、一部の領域が記載されている。

反映回路２２は、ＡＮＤ回路２２１と反転回路２２５とを含む。ＡＮＤ回路２２１は、処理終了マップ２１の４×４単位情報マップ２１１におけるある領域のデータを反転回路２２５を介して入力する。また、当該領域に対応するブロックと依存関係があるブロックに対応する領域（例えば、当該領域の周辺の５領域）のデータを入力する。そして、ＡＮＤ回路２２１の出力は、処理終了マップ２１の４×４単位情報マップ２１１における当該領域に対応する、依存解消マップ２３の４×４単位情報マップ２３１における領域にデータを設定するように、依存解消マップ２３に接続される。

同様に、反映回路２２におけるＡＮＤ回路２２２は、処理終了マップ２１の８×８単位情報マップ２１２におけるある領域のデータを反転回路（図４において図示せず）を介して入力する。また、当該領域に対応するブロックと依存関係があるブロックに対応する領域のデータを入力する。そして、ＡＮＤ回路２２２の出力は、処理終了マップ２１の８×８単位情報マップ２１２における当該領域に対応する、依存解消マップ２３の８×８単位情報マップ２３２における領域にデータを設定するように、依存解消マップ２３に接続される。

また、反映回路２２におけるＡＮＤ回路２２３は、処理終了マップ２１の１６×１６単位情報マップ２１３におけるある領域のデータを反転回路（図４において図示せず）を介して入力する。また、当該領域に対応するブロックと依存関係があるブロックに対応する領域のデータを入力する。そして、ＡＮＤ回路２２３の出力は、処理終了マップ２１の１６×１６単位情報マップ２１３における当該領域に対応する、依存解消マップ２３の１６×１６単位情報マップ２３３における領域にデータを設定するように、依存解消マップ２３に接続される。

さらに、反映回路２２におけるＡＮＤ回路２２４は、処理終了マップ２１の３２×３２単位情報マップ２１４におけるある領域のデータを反転回路（図４において図示せず）を介して入力する。また、当該領域に対応するブロックと依存関係があるブロックに対応する領域のデータを入力する。そして、ＡＮＤ回路２２４の出力は、処理終了マップ２１の３２×３２単位情報マップ２１４における当該領域に対応する、依存解消マップ２３の３２×３２単位情報マップ２３４における領域にデータを設定するように、依存解消マップ２３に接続される。

上述したように、制御回路１０は、TUについての処理が終了すると、処理終了マップ２１の４×４単位情報マップ２１１における対応する箇所のデータを「１」にする。４×４単位情報マップ２１１において、所定の複数箇所に「１」が設定されると、ＡＮＤ回路２２１によって、依存解消マップ２３における所定箇所のデータが「１」になる。図４に示す例では、領域Ａに着目すると、領域Ａの周辺の５領域（依存関係があるブロックに対応する領域）のデータが「１」になると、すなわち、それらのブロックの処理が終了すると、依存解消マップ２３におけるデータ（領域Ａに対応する領域のデータ）が、依存関係が解消されたことを示す「１」になる。

また、８×８ブロック、１６×１６ブロックおよび３２×３２ブロックについても、処理終了マップ２１の８×８単位情報マップ２１２、１６×１６単位情報マップ２１３および３２×３２単位情報マップ２１４において、処理が終了していないTUに対応する領域の周辺領域（依存関係があるブロックに対応する領域）のデータが「１」になると、すなわち、それらのブロックの処理が終了すると、依存解消マップ２３における対応する領域のデータが、依存関係が解消されたことを示す「１」になる。

制御回路１０は、依存解消マップ２３において、データが「０」から「１」に変化した領域が発生すると、その領域に対応するブロック（TU）の処理の開始を処理部３０に指示する。

次に、図５を参照して、制御回路１０の動作を説明する。図５は、制御回路１０の動作を示すフローチャートである。

制御回路１０は、まず、処理終了マップ２１における４×４単位情報マップ２１１の各領域を「０」に初期化する（ステップＳ１）。

そして、制御回路１０は、処理部３０で実行されている処理が終了したか否か監視する（ステップＳ２）。

処理が終了したブロックが発生した場合には（ステップＳ３）、制御回路１０は、処理終了マップ２１の４×４単位情報マップ２１１における当該処理に対応する領域に「１」を設定する（ステップＳ４）。上述したように、処理終了マップ２１の４×４単位情報マップ２１１に設定された情報は、８×８単位情報マップ２１２、１６×１６単位情報マップ２１３および３２×３２単位情報マップ２１４に伝達される。

また、制御回路１０は、依存解消マップ２３におけるいずれかの単位情報マップにおいて、「１」になった領域が発生したか否か確認する（ステップＳ５）。「１」になった領域は、対応する処理が実行可能になったことを示す。当該処理が、次に実行されるべき処理である場合には、制御回路１０は、当該処理の実行開始を処理部３０に指示する（ステップＳ６）。なお、処理制御装置が映像符号化装置に適用される場合には、CUおよびTUの分割の仕方に応じて、実行可能になった処理を実行しなくてよい場合がある。

以上に説明したように、本実施形態では、各々のサイズの処理単位に対応するマップであって対応する処理が終了するとその旨が設定される処理終了マップ２１と、各々のサイズの処理単位に応じたマップであって各々の処理について依存関係が解消したことを示す情報が設定される依存解消マップ２３とが設けられ、制御回路１０が、処理が終了したことを検知すると、処理終了マップ２１における最小サイズのマップ（４×４単位情報マップ２１１）の当該処理に対応する領域に、処理が終了したことを示す情報を設定し、反映回路２２が、処理終了マップ２１に設定された情報を依存解消マップ２３に反映するので、簡潔な構成によって依存関係制御が実行される。

また、制御回路１０が処理終了マップ２１における４×４単位情報マップ２１１にデータを設定するだけで、全てのサイズのブロックについて処理が実行可能になったか否か判定できるので、簡潔な構成によって、かつ、迅速に依存関係制御が実行される。

上記の実施形態では、処理制御方法は、ハードウェア回路による処理制御装置において実行される。しかし、処理制御方法を、ソフトウェアで実現することもできる。すなわち、上記の処理終了マップ２１および依存解消マップ２３をＣＰＵ（Central Processing Unit ）を含むコンピュータ等の情報処理装置における記憶部（レジスタまたはメモリ）とプログラムに従って処理を実行するＣＰＵとによって実現し（特に、ＡＮＤ回路の機能に相当する処理を実現）、制御回路１０および反映回路２２を、プログラムに従って処理を実行するＣＰＵによって実現することもできる。

図２に例示されたように、本発明による処理制御装置は、各々のサイズの処理単位（例えば、１単位は、４×４、８×８、１６×１６、３２×３２の画素を含む。）に対応するマップであって対応する処理が終了するとその旨が設定される処理終了マップ２１と、各々のサイズの処理単位に応じたマップであって各々の処理について依存関係が解消したことを示す情報が設定される依存解消マップ２３と、処理が終了すると、処理終了マップ２１における小サイズのマップ（例えば、最小サイズの４×４単位情報マップ２１１）の当該処理に対応する領域に、処理が終了したことを示す情報を設定する制御回路１０と、処理終了マップ２１に設定された情報を依存解消マップ２３に反映する反映回路２２とを備えているが、図６に示すように、さらに、小サイズの処理単位を包含する大サイズの処理単位に対応する処理終了マップ＃２（例えば、４×４に対する８×８単位情報マップ２１２、８×８に対する１６×１６単位情報マップ２１３、１６×１６に対する３２×３２単位情報マップ２１４）に、小サイズの処理単位に対応する処理終了マップ＃１（例えば、８×８に対する４×４単位情報マップ２１１、１６×１６に対する８×８単位情報マップ２１２、３２×３２に対する１６×１６単位情報マップ２１３）に設定された情報にもとづいて、対応する処理が終了したか否かを示す情報を設定する情報伝達回路４０を備えていてもよい。

なお、情報伝達回路４０は、図４に示された構成では、ＡＮＤ回路２１５，２１６，２１７で実現されている。

以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、２０１３年９月３０日に出願された日本特許出願２０１３−２０４８６５を基礎とする優先権を主張し、その開示の全てをここに取り込む。

１０ 制御回路
２０ マップ部
２１ 処理終了マップ
２２ 反映回路
２３ 依存解消マップ
３０ 処理部
３１〜３６ ブロック
２１１ ４×４単位情報マップ
２１２ ８×８単位情報マップ
２１３ １６×１６単位情報マップ
２１４ ３２×３２単位情報マップ
２３１ ４×４単位情報マップ
２３２ ８×８単位情報マップ
２３３ １６×１６単位情報マップ
２３４ ３２×３２単位情報マップ
３０１ 変換部
３０２ 量子化部
３０３ エントロピー符号化部
３０４ 逆量子化／逆変換部
３０５ バッファ
３０６ 予測部
３０７ 最適予測モード決定部

Claims (12)

1. ある処理の他の処理との依存関係が解消したことを判定する処理制御装置であって、
   前記処理は、複数種類のサイズの処理単位のいずれかを単位として実行され、
   複数種類のサイズの処理単位のうち小サイズの処理単位は大サイズの処理単位に包含され、
   各々のサイズの処理単位に対応するマップであって対応する処理が終了するとその旨が設定される処理終了マップと、
   各々のサイズの処理単位に応じたマップであって各々の処理について依存関係が解消したことを示す情報が設定される依存解消マップと、
   処理が終了すると、前記処理終了マップにおける小サイズのマップの当該処理に対応する領域に、処理が終了したことを示す情報を設定する制御回路と、
   前記処理終了マップに設定された情報を前記依存解消マップに反映する反映回路とを備える
   ことを特徴とする処理制御装置。
2. 前記反映回路は、前記処理終了マップにおける、一の処理と依存関係がある全ての処理に対応する領域に処理が終了したことを示す情報が設定されたときに、前記依存解消マップにおける前記一の処理に対応する領域に、依存関係が解消したことを示す情報を設定する
   請求項１記載の処理制御装置。
3. 小サイズの処理単位を包含する大サイズの処理単位に対応する処理終了マップに、前記小サイズの処理単位に対応する処理終了マップに設定された情報にもとづいて、対応する処理が終了したか否かを示す情報を設定する情報伝達回路を備える
   請求項１または請求項２記載の処理制御装置。
4. 処理単位のサイズは、HEVCにもとづくTUのサイズである
   請求項１から請求項３のうちのいずれか１項に記載の処理制御装置。
5. ある処理の他の処理との依存関係が解消したことを判定する処理制御方法であって、
   前記処理は、複数種類のサイズの処理単位のいずれかを単位として実行され、
   複数種類のサイズの処理単位のうち小サイズの処理単位は大サイズの処理単位に包含され、
   ある処理が終了すると、各々のサイズの処理単位に対応する処理終了マップにおける小サイズのマップの当該処理に対応する領域に、当該処理が終了したことを示す情報を設定し、
   前記処理終了マップに設定された情報を、各々のサイズの処理単位に応じたマップであって各々の処理について依存関係が解消したことを示す情報が設定される依存解消マップに反映する
   ことを特徴とする処理制御方法。
6. 前記処理終了マップにおける、一の処理と依存関係がある全ての処理に対応する領域に処理が終了したことを示す情報が設定されたときに、前記依存解消マップにおける前記一の処理に対応する領域に、依存関係が解消したことを示す情報を設定する
   請求項５記載の処理制御方法。
7. 小サイズの処理単位を包含する大サイズの処理単位に対応する処理終了マップに、前記小サイズの処理単位に対応する処理終了マップに設定された情報にもとづいて、対応する処理が終了したか否かを示す情報を設定する
   請求項５または請求項６記載の処理制御方法。
8. 処理単位のサイズは、HEVCにもとづくTUのサイズである
   請求項５から請求項７のうちのいずれか１項に記載の処理制御方法。
9. ある処理の他の処理との依存関係が解消したことを判定するための処理制御プログラムであって、
   前記処理は、複数種類のサイズの処理単位のいずれかを単位として実行され、
   複数種類のサイズの処理単位のうち小サイズの処理単位は大サイズの処理単位に包含され、
   コンピュータに、
   ある処理が終了すると、各々のサイズの処理単位に対応する処理終了マップにおける小サイズのマップの当該処理に対応する領域に、当該処理が終了したことを示す情報を設定する処理と、
   前記処理終了マップに設定された情報を、各々のサイズの処理単位に応じたマップであって各々の処理について依存関係が解消したことを示す情報が設定される依存解消マップに反映する処理と
   を実行させるための処理制御プログラム。
10. コンピュータに
    前記処理終了マップにおける、一の処理と依存関係がある全ての処理に対応する領域に処理が終了したことを示す情報が設定されたときに、前記依存解消マップにおける前記一の処理に対応する領域に、依存関係が解消したことを示す情報を設定する処理を実行させる
    請求項９記載の処理制御プログラム。
11. コンピュータに、
    小サイズの処理単位を包含する大サイズの処理単位に対応する処理終了マップに、前記小サイズの処理単位に対応する処理終了マップに設定された情報にもとづいて、対応する処理が終了したか否かを示す情報を設定する処理を実行させる
    請求項９または請求項１０記載の処理制御プログラム。
12. コンピュータが実行する処理単位のサイズは、HEVCにもとづくTUのサイズである
    請求項９から請求項１１のうちのいずれか１項に記載の処理制御プログラム。

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