JPWO2013140663A1 - Semiconductor module and manufacturing method thereof - Google Patents
Semiconductor module and manufacturing method thereof Download PDFInfo
- Publication number
- JPWO2013140663A1 JPWO2013140663A1 JP2014505966A JP2014505966A JPWO2013140663A1 JP WO2013140663 A1 JPWO2013140663 A1 JP WO2013140663A1 JP 2014505966 A JP2014505966 A JP 2014505966A JP 2014505966 A JP2014505966 A JP 2014505966A JP WO2013140663 A1 JPWO2013140663 A1 JP WO2013140663A1
- Authority
- JP
- Japan
- Prior art keywords
- circuit electrode
- layer
- semiconductor module
- insulating
- electric field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 196
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 141
- 239000012212 insulator Substances 0.000 claims abstract description 104
- 229920005989 resin Polymers 0.000 claims description 28
- 239000011347 resin Substances 0.000 claims description 28
- 239000003566 sealing material Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 229920002050 silicone resin Polymers 0.000 claims description 5
- 239000004925 Acrylic resin Substances 0.000 claims description 3
- 229920000178 Acrylic resin Polymers 0.000 claims description 3
- 239000003822 epoxy resin Substances 0.000 claims description 3
- 229910010272 inorganic material Inorganic materials 0.000 claims description 3
- 239000011147 inorganic material Substances 0.000 claims description 3
- 229920000647 polyepoxide Polymers 0.000 claims description 3
- 229920002803 thermoplastic polyurethane Polymers 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 19
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 abstract description 13
- 229920002379 silicone rubber Polymers 0.000 abstract description 3
- 239000004945 silicone rubber Substances 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 description 142
- 230000000694 effects Effects 0.000 description 62
- 238000004458 analytical method Methods 0.000 description 44
- 239000004020 conductor Substances 0.000 description 22
- 239000003989 dielectric material Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 8
- 229910010293 ceramic material Inorganic materials 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229920001296 polysiloxane Polymers 0.000 description 6
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 238000005304 joining Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 239000010445 mica Substances 0.000 description 2
- 229910052618 mica group Inorganic materials 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Geometry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
絶縁基板(3)上に回路電極(2a)の周縁に沿って、例えばシリコーンゴムからなる絶縁体層(10)を設ける。また絶縁体層(10)の上に、絶縁体層(10)よりも誘電率の高い材料、例えば窒化アルミニウムからなる誘電体層(11)を設ける。絶縁体層(10)は、回路電極(2a)の端部と同じ厚さを有し、回路電極(2a)の端部と段差なく接合されている。誘電体層(11)は、回路電極(2a)と絶縁体層(10)の接合面を覆うように、回路電極(2a)上及び絶縁体層(10)上に跨って設けられる。An insulating layer (10) made of, for example, silicone rubber is provided on the insulating substrate (3) along the periphery of the circuit electrode (2a). On the insulator layer (10), a dielectric layer (11) made of a material having a dielectric constant higher than that of the insulator layer (10), for example, aluminum nitride is provided. The insulator layer (10) has the same thickness as the end portion of the circuit electrode (2a), and is joined to the end portion of the circuit electrode (2a) without a step. The dielectric layer (11) is provided across the circuit electrode (2a) and the insulator layer (10) so as to cover the joint surface between the circuit electrode (2a) and the insulator layer (10).
Description
本発明は、半導体モジュール及びその製造方法に関し、特に高電圧で使用される半導体モジュールの電界緩和構造に関するものである。 The present invention relates to a semiconductor module and a manufacturing method thereof, and more particularly to an electric field relaxation structure of a semiconductor module used at a high voltage.
電力変換機器等に広く用いられているパワー半導体モジュールは、半導体モジュールの中でも印加電圧が高く、半導体基板端等において電界集中による局所放電が生じやすい。その結果、パワー半導体素子の破壊や誤動作を引き起こすことがあるため、電界集中を緩和し、局所放電を抑制する構造が求められている。 A power semiconductor module widely used in power conversion equipment or the like has a high applied voltage among the semiconductor modules, and local discharge due to electric field concentration tends to occur at the semiconductor substrate end or the like. As a result, the power semiconductor element may be destroyed or malfunctioned, so that a structure that reduces electric field concentration and suppresses local discharge is required.
先行技術では、電界集中による局所放電を抑制するための構造として、半導体基板端の近傍において最も電界集中が生じやすい回路電極の下端部分を削り込み、電界集中を抑制する手法が提案されている。例えば特許文献1では、絶縁基板上に設けられた電気回路パターンの導体層端部が緩やかな曲線となるように、R加工、C面加工、あるいは段差加工を施した回路基板が示されている。このような加工により、電気回路パターンの導体層と基板との接合面の端部が、その回路パターンの導体層の最外周端部より内側に入り込んだ断面構造となっている。
In the prior art, as a structure for suppressing local discharge due to electric field concentration, a technique for suppressing electric field concentration by cutting the lower end portion of a circuit electrode where electric field concentration is most likely to occur in the vicinity of the edge of a semiconductor substrate has been proposed. For example,
また、その他の電界緩和構造として、回路電極の上端部に導体を突出させるように付加することにより、電界緩和の効果を得る手法もある。この方法では、突出した高電位の導体端部に高電界が発生する。 As another electric field relaxation structure, there is a method of obtaining an electric field relaxation effect by adding a conductor so as to protrude from the upper end portion of the circuit electrode. In this method, a high electric field is generated at the protruding end portion of the high potential conductor.
しかしながら、特許文献1に提示されたような回路電極の下端部分を削り込む方法では、高精度な微細加工を必要とし、工程が複雑になる。また、パワー半導体モジュールの絶縁封止材として使用されるシリコーンゲルは高温で欠陥が発生し易く、特に応力の集中する角部で剥離が起こり易い。このため、回路電極の上端部に導体を突出させる方法では、絶縁封止材の剥離が発生した場合、突出した高電位の導体端部で放電が発生する可能性が高い。
However, the method of cutting the lower end portion of the circuit electrode as disclosed in
この発明は、上記問題点に鑑み、回路電極の電界集中を緩和し、局所放電を抑制することが可能な半導体モジュールを得ること目的とする。 In view of the above problems, an object of the present invention is to obtain a semiconductor module that can alleviate electric field concentration of a circuit electrode and suppress local discharge.
また、回路電極の電界集中を緩和し、局所放電を抑制することが可能な半導体モジュールの製造方法を提供することを目的とする。 It is another object of the present invention to provide a method for manufacturing a semiconductor module that can alleviate electric field concentration of circuit electrodes and suppress local discharge.
本発明に係る半導体モジュールは、絶縁基板上に設けられた回路電極と半導体素子、及びこれらを覆う絶縁封止材を備えた半導体モジュールであって、絶縁基板上に回路電極の周縁に沿って設けられ、その端部が回路電極の端部と接合された絶縁体層と、回路電極と絶縁体層の接合面を覆うように回路電極上及び絶縁体層上に跨って設けられた誘電体層を備えたものである。 A semiconductor module according to the present invention is a semiconductor module provided with a circuit electrode and a semiconductor element provided on an insulating substrate, and an insulating sealing material covering them, and is provided on the insulating substrate along the periphery of the circuit electrode. And an insulating layer whose end is bonded to the end of the circuit electrode, and a dielectric layer provided over the circuit electrode and the insulating layer so as to cover the bonding surface of the circuit electrode and the insulating layer It is equipped with.
また、絶縁基板上に設けられた回路電極と半導体素子、及びこれらを覆う絶縁封止材を備えた半導体モジュールであって、絶縁基板上に回路電極の周縁に沿って設けられ、その端部が回路電極の端部と接合された絶縁体層と、回路電極と絶縁体層の接合面に近接する回路電極上及び絶縁体層上のいずれか一方に設けられた誘電体層を備えたものである。 Further, a semiconductor module including a circuit electrode and a semiconductor element provided on an insulating substrate, and an insulating sealing material covering them, provided on the insulating substrate along a peripheral edge of the circuit electrode, and an end portion thereof An insulating layer bonded to the end of the circuit electrode, and a dielectric layer provided on either the circuit electrode or the insulating layer adjacent to the bonding surface of the circuit electrode and the insulating layer. is there.
また、本発明に係る半導体モジュールの製造方法は、回路電極が形成された絶縁基板上に回路電極の端部を起点として絶縁性樹脂を塗布し、その端部が回路電極の端部と接合された絶縁体層を形成する第1の工程と、第1の工程に続いて、回路電極と絶縁体層の接合面を覆うように回路電極上及び絶縁体層上に跨る誘電体層を形成する第2の工程を含むものである。 Also, in the method for manufacturing a semiconductor module according to the present invention, an insulating resin is applied to an insulating substrate on which circuit electrodes are formed, starting from the ends of the circuit electrodes, and the ends are joined to the ends of the circuit electrodes. The first step of forming the insulating layer, and the dielectric layer straddling the circuit electrode and the insulating layer so as to cover the bonding surface of the circuit electrode and the insulating layer are formed following the first step. A second step is included.
本発明に係る半導体モジュールによれば、絶縁基板上に回路電極の周縁に沿って設けられた絶縁体層と、回路電極と絶縁体層の接合面を覆うように回路電極上及び絶縁体層上に跨るように設けられた誘電体層を備えることにより、回路電極端部における電界集中を緩和し、局所放電を抑制することが可能である。 According to the semiconductor module of the present invention, the insulating layer provided along the periphery of the circuit electrode on the insulating substrate, and the circuit electrode and the insulating layer so as to cover the bonding surface of the circuit electrode and the insulating layer. By providing the dielectric layer provided so as to straddle the electric field, it is possible to alleviate electric field concentration at the end of the circuit electrode and suppress local discharge.
また、絶縁基板上に回路電極の周縁に沿って設けられた絶縁体層と、回路電極と絶縁体層の接合面に近接する回路電極上及び絶縁体層上のいずれか一方に設けられた誘電体層を備えることにより、回路電極端部における電界集中を緩和し、局所放電を抑制することが可能である。 In addition, an insulating layer provided along the periphery of the circuit electrode on the insulating substrate, and a dielectric provided on one of the circuit electrode and the insulating layer adjacent to the bonding surface of the circuit electrode and the insulating layer. By providing the body layer, it is possible to alleviate electric field concentration at the end of the circuit electrode and suppress local discharge.
また、本発明に係る半導体モジュールの製造方法によれば、回路電極端部における電界集中を緩和し、局所放電を抑制することが可能な半導体モジュールを、容易に製造することが可能である。
この発明の上記以外の目的、特徴、観点及び効果は、図面を参照する以下のこの発明の詳細な説明から、さらに明らかになるであろう。Moreover, according to the manufacturing method of the semiconductor module which concerns on this invention, it is possible to manufacture easily the semiconductor module which can ease the electric field concentration in a circuit electrode edge part and can suppress a local discharge.
Other objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description of the present invention with reference to the drawings.
以下に、本発明を実施するための実施の形態1〜3について、図面に基づいて説明する。なお、実施の形態1〜3において、半導体基板とは、絶縁基板上に回路電極を形成し、さらに1個または複数の半導体素子を実装したものである。また、半導体モジュールとは、半導体基板に接続端子、放熱板等を取り付け、単独で機能を有する電子部品の状態としたものである。
また、パワー半導体モジュールとは、絶縁基板上に回路電極を形成し、さらに1個または複数のパワー半導体素子を実装してパワー半導体基板を得て、このパワー半導体基板を封止樹脂に浸漬し、接続端子等を取り付け、パッケージした状態を示している。さらに、半導体モジュール、パワー半導体モジュールを、1個または複数個用いて単独で操作、使用できるようにしたものを、それぞれ、半導体装置、パワー半導体装置と呼ぶ。 In addition, the power semiconductor module is formed by forming circuit electrodes on an insulating substrate, and further mounting one or more power semiconductor elements to obtain a power semiconductor substrate, and immersing the power semiconductor substrate in a sealing resin, A connection terminal and the like are attached and packaged. Further, one or a plurality of semiconductor modules and power semiconductor modules that can be operated and used independently are referred to as a semiconductor device and a power semiconductor device, respectively.
以下の実施の形態1〜3では、半導体モジュールのうち特に高電圧を印加するパワー半導体モジュールについて説明するが、本発明は、パワー半導体モジュールよりも耐圧が低い通常の半導体素子を用いた半導体モジュールに適用した場合でも同様の効果を奏する。すなわち、通常の半導体素子を用いた半導体モジュールであっても、小型化により高電界となる場合があり、本発明の適用により基板端近傍での電界集中、局所放電を安定して抑制し、小型で信頼性の高い半導体モジュールが得られるものである。 In the following first to third embodiments, a power semiconductor module that applies a high voltage among semiconductor modules will be described. However, the present invention is applied to a semiconductor module using a normal semiconductor element having a lower withstand voltage than the power semiconductor module. Even when applied, the same effect is achieved. That is, even a semiconductor module using a normal semiconductor element may have a high electric field due to downsizing, and the application of the present invention stably suppresses electric field concentration and local discharge near the edge of the substrate. Thus, a highly reliable semiconductor module can be obtained.
実施の形態1.
図1は、本発明の実施の形態1に係るパワー半導体素子を実装したパワー半導体基板を示す平面模式図である。また、図2は、本実施の形態1に係るパワー半導体モジュールを示す断面模式図、図3は、本実施の形態1に係るパワー半導体モジュールの端部を示す拡大断面図である。なお、図中、同一部分には同一符号を付している。
FIG. 1 is a schematic plan view showing a power semiconductor substrate on which the power semiconductor element according to
図1に示すように、パワー半導体基板1は、回路パターンを形成した回路電極2aが絶縁基板3の表面に形成されている。また、絶縁基板3の裏面には、回路電極2b(図1では図示せず)が形成されている。回路電極2a上には、例えば4個のパワー半導体素子4が実装されている。本実施の形態1では、絶縁基板3は絶縁性セラミックである窒化アルミニウムからなり、回路電極2a、2bは銅箔によって形成されている。
As shown in FIG. 1, the
また、パワー半導体モジュール5は、図2に示すように、パワー半導体基板1の裏面をはんだ6によりアルミニウムからなる放熱用の金属ベース基板7に取り付け、さらに、樹脂からなるケース8でパワー半導体基板1の全面を覆い、シリコーンゲルからなる絶縁封止材9にパワー半導体基板1を浸漬して得られる。
In addition, as shown in FIG. 2, the
パワー半導体基板1を外部回路と接続する接続端子(図示せず)は、予めケース8の外部に取り出されており、この接続端子は他の電子回路等と接続される。なお、絶縁基板3の表面に形成された回路電極2a上には、パワー半導体素子4が実装されているので、パワー半導体素子4の動作に応じて高電圧が印加される。一方、絶縁基板3の裏面に形成された回路電極2bは、はんだ6を介して金属ベース基板7に接続されているので、金属ベース基板7と電気的に接続され同電位となっている。
A connection terminal (not shown) for connecting the
図2中、Aで示す点線枠内の領域を拡大した拡大断面図を図3に示す。本実施の形態1では、絶縁基板3上に、回路電極2aの周縁に沿って、シリコーンゴムからなる絶縁体層10を設けている。また、絶縁体層10の上には、絶縁体層10よりも誘電率の高い無機材料からなる誘電体層11を設けている。本実施の形態1では、誘電体層11として、窒化アルミニウム等のセラミックを用いている(なお、図2では、絶縁体層10及び誘電体層11は図示を省略している)。
FIG. 3 shows an enlarged cross-sectional view in which a region within a dotted frame indicated by A in FIG. 2 is enlarged. In the first embodiment, the
図3に示すように、絶縁体層10は、回路電極2aの端部と同じ厚さを有し、回路電極2aの端部と段差なく接合されている。誘電体層11は、回路電極2aと絶縁体層10の接合面を覆うように回路電極2a上及び絶縁体層10上に跨って設けられている。なお、誘電体層11は、回路電極2aと絶縁体層10の接合面に近接する回路電極2a上及び絶縁体層10上のいずれか一方にのみ配置しても良い。ただし、回路電極2aと絶縁体層10の両方に跨って配置した方が、より高い電界緩和効果を得られるため望ましい。
As shown in FIG. 3, the
次に、本実施の形態1に係る半導体モジュールの製造方法について説明する。まず、回路電極2aが形成された絶縁基板3上に、回路電極2aの端部を起点として絶縁性樹脂を塗布し、その端部が回路電極2aの端部と接合された絶縁体層10を形成する(第1の工程)。絶縁体層10を構成する絶縁性樹脂としては、シリコーン系樹脂、ウレタン系樹脂、アクリル系樹脂、エポキシ系樹脂等を用いることができる。
Next, a method for manufacturing the semiconductor module according to the first embodiment will be described. First, an insulating resin is applied on the insulating
第1の工程では、絶縁体層10を形成する際に、部分放電劣化の原因となるボイドを含まないようにすることが信頼性の観点から重要である。本実施の形態1では、絶縁基板3上に回路電極2aの端部を起点として絶縁性樹脂を塗布した後、誘電体層11を形成するため、絶縁性樹脂の塗布に何ら支障がなく、ボイドを含まない絶縁体層10を容易に形成することができる。
In the first step, when forming the
第1の工程に続いて、回路電極2aと絶縁体層10の接合面を覆うように回路電極2a上及び絶縁体層10上に跨る誘電体層11を形成する(第2の工程)。この第2の工程は、第1の工程で塗布した絶縁性樹脂が硬化する前に実施され、絶縁性樹脂が硬化することにより、誘電体層11が絶縁体層10に接着し、固定される。また、回路電極2aと絶縁体層10の接合面に段差を生じさせないように、硬化する前の絶縁性樹脂の高さを回路電極2aの高さより若干高く形成しておき、さらに回路電極2a上の誘電体層11が載る範囲まで絶縁性樹脂を塗布しておく。続いて誘電体層11を上から押し付けるようにして接着させた後、絶縁性樹脂、すなわち絶縁体層10を硬化させる。
Subsequent to the first step, the
次に、本実施の形態1に係るパワー半導体モジュール5における回路電極2aの電界集中緩和効果について、4つの解析、検討を行った結果を図3〜図9を用いて説明する。4つの解析は、半導体基板1の裏面側の回路電極2bをはんだ6及び金属ベース基板7を介してグランドに接地すると共に、回路電極2aに1kVの電圧を印加し、絶縁基板3、絶縁体層10と接する回路電極2aの端部である回路電極端部12(図3及び図4中、白丸で示す)での電界強度を、電界解析により求めた。回路電極端部12は、絶縁基板3、回路電極2a、及び絶縁体層10が接する三重点であり、電界が最も集中する箇所である。
Next, the results of four analyzes and studies on the electric field concentration relaxation effect of the
また、絶縁基板3として、厚さ0.6mm、比誘電率が約9の窒化アルミニウムを用い、誘電体層11として、厚さ0.5mm、比誘電率が約9の窒化アルミニウムを用いた。ただし、第3の解析では誘電体層11の厚さを、第4の解析では誘電体層11の材質を変えている。さらに、絶縁体層10及び絶縁封止材9として、いずれも比誘電率が約3のシリコーン系樹脂を硬化したものを用いた。回路電極2a及び絶縁体層10の厚さdは、0.2mmと0.4mmの2種類を用意した。また、裏面側の回路電極2bの厚さは0.4mm、はんだ6の厚さは0.1mm、絶縁基板3の回路電極端部12から絶縁基板3の端部までの沿面距離は2mmとした。
In addition, aluminum nitride having a thickness of 0.6 mm and a relative dielectric constant of about 9 was used as the insulating
まず、第1の解析では、図4に示すように、誘電体層11を、絶縁基板3の端部を基準として、回路電極2a方向へ長さcに形成した場合の、回路電極端部12の電界強度を計算した。すなわちc=0mmとは誘電体層11がない状態であり、c=2mmの時、誘電体層11の端部が回路電極2aと絶縁体層10の接合面と同じ位置となる。
First, in the first analysis, as shown in FIG. 4, when the
第1の解析の結果を図5に示す。図5において、横軸は誘電体層11の長さc(mm)、縦軸は回路電極端部12の電界強度(kV/mm)であり、図中、黒丸はd=0.2mm、白丸はd=0.4mmの時の電界強度を示している。
The result of the first analysis is shown in FIG. In FIG. 5, the horizontal axis represents the length c (mm) of the
図5に示すように、c=2mm付近において電界強度が急激に低下していることから、誘電体層11が回路電極2aの端部近傍まで接近した時に電界緩和効果が得られている。また、誘電体層11は、絶縁体層10上のみでなく、回路電極2a上まで跨って設けた方が電界緩和効果は高くなる。従って、誘電体層11を配置する際には、回路電極2a上に少しでも載るようにすることが望ましい。
As shown in FIG. 5, since the electric field strength sharply decreases in the vicinity of c = 2 mm, the electric field relaxation effect is obtained when the
ただし、c>2.5mmの領域では電界緩和効果にあまり変化がないことから、誘電体層11は、回路電極2a端部より内側に配置するほど効果があるというものではなく、今回の解析では、回路電極2の端部より0.5mm内側に配置すると、全体の緩和効果の95%ほど得られた。また、回路電極2a及び絶縁体層10の厚さdは、小さい方が電界緩和量は大きくなるという結果が得られた。
However, since there is not much change in the electric field relaxation effect in the region of c> 2.5 mm, the
次に、第2の解析では、図3に示すように、回路電極2aの端部から誘電体層11の内側端部までの長さbを0.5mmとし、回路電極2aの端部から誘電体層11の外側端部までの長さをaとした場合の、回路電極端部12の電界強度を計算した。ただし、a<0とは、誘電体層11が全て回路電極2a上に配置されている状態を示している。その他の条件は上記第1の解析と同様である。
Next, in the second analysis, as shown in FIG. 3, the length b from the end of the
第2の解析の結果を図6に示す。図6において、横軸は誘電体層11の長さa(mm)、縦軸は回路電極端部12の電界強度(kV/mm)であり、図中、黒丸はd=0.2mm、白丸はd=0.4mmの時の電界強度を示している。
The result of the second analysis is shown in FIG. In FIG. 6, the horizontal axis represents the length a (mm) of the
図6に示すように、a<0であってもわずかに電界緩和効果が得られるが、a>0とした方が電界緩和効果は高い。また、長さaは大きいほど効果があるというものではなく、今回の解析ではa=0.5mmで十分な効果が得られた。ただし、電界強度が最小となる長さaの値は、条件によって変動する。 As shown in FIG. 6, even if a <0, a slight electric field relaxation effect can be obtained, but the electric field relaxation effect is higher when a> 0. Further, the larger the length a, the more effective the effect, and in this analysis, a sufficient effect was obtained with a = 0.5 mm. However, the value of the length a that minimizes the electric field strength varies depending on conditions.
第1及び第2の解析の結果から、これらの解析で用いたパワー半導体モジュール5の構造と条件の下では、誘電体層11(厚さ0.5mmの窒化アルミニウム)を、回路電極2a上に0.5mm、絶縁体層10上に0.5mmそれぞれ配置すればよく、全体として1.0mmの長さ(幅)があれば良いことになる。従って、誘電体層11を設置する際には、回路電極2aの端部に対応する四角い枠状、もしくは4本の棒状の誘電体層11を設置すればよい。
From the results of the first and second analyses, the dielectric layer 11 (aluminum nitride having a thickness of 0.5 mm) is placed on the
なお、誘電体層11の長さaは、最適長(ここでは0.5mm)より大きく形成されていても良いが、絶縁基板3の端部を越えると電界緩和効果が低下し、基板全体の寸法が大きくなるため、誘電体層11は絶縁基板3の端部を越えない範囲で形成される。また、絶縁体層10は、必ずしも絶縁基板3の端部まで形成されている必要はなく、誘電体層11を設置する範囲に形成されていれば良い。
The length a of the
次に第3の解析として、a=2.0mm、b=0.5mm、d=0.4mmとし、誘電体層11の厚さを変えた場合の電界強度を計算した。その他の条件は上記第1の解析及び第2の解析と同様である。第3の解析の結果を図7に示す。図7において、横軸は誘電体層11の厚さ(mm)、縦軸は回路電極端部12の電界強度(kV/mm)である。誘電体層11の厚さは、大きくなるほど電界分布に影響を与えるため、高い電界緩和効果が得られる。
Next, as a third analysis, electric field strength was calculated when a = 2.0 mm, b = 0.5 mm, and d = 0.4 mm, and the thickness of the
絶縁封止材9と絶縁体層10の誘電率は、特に限定するものではないが、半導体基板1近傍での電界集中を抑制する観点からは、絶縁体層10の誘電率は、絶縁封止材9の誘電率よりも高いことが好ましい。さらに、誘電体層11の誘電率は、絶縁体層10よりも高い必要があり、誘電率が高いほど電界緩和効果が高くなる。
The dielectric constants of the insulating
誘電体層11の材料として、例えば、アルミナ(比誘電率:約9〜10)や窒化珪素(比誘電率:約8)等のセラミック材料を用いてもよい。これらの誘電率は窒化アルミニウムに近いため、同程度の電界緩和効果が得られる。他に、例えばガラス(比誘電率:約3.5〜4)を用いた場合には、誘電率が低いため電界緩和効果は低い。マイカ(比誘電率:約6)を用いた場合には、ガラスよりは電界緩和効果が高いが、上記セラミック材料よりは効果は低い。誘電率の高い材料として、例えばジルコニア(比誘電率:30)や酸化チタン(比誘電率:83)を使うと、より高い効果が得られる。
As a material of the
第4の解析では、誘電体層11として様々な比誘電率の材料を用いた場合について、第2の解析と同様の計算をした。誘電体層11の比誘電率以外の条件については、第2の解析と同様である。第4の解析の結果を図8及び図9に示す。図8及び図9において、横軸は誘電体層11の長さa(mm)、縦軸は回路電極端部12の電界強度(kV/mm)であり、図8はd=0.2mm、図9はd=0.4mmのときの結果を示している。第4の解析の結果から、誘電体層11の材料として誘電率の低い材料を用いた場合には電界緩和効果が低く、誘電率の高い材料を用いるほど、高い電界緩和効果が得られる。
In the fourth analysis, the same calculation as in the second analysis was performed for the case where various dielectric constant materials were used as the
以上のことから、電界緩和効果を高めるための条件として、誘電体層11を最適位置に配置すること、誘電体層11の厚さを大きくすること、誘電体層11の誘電率を高くすること、及び回路電極2aの厚さを小さくすること、が挙げられる。ただし、誘電体層11の誘電率を高くしすぎると、誘電体層11の端部の角に電界が集中しやすくなる。誘電体層11は導電物ではないため放電は発生し難いが、電界集中を抑えるために角部を丸くする加工を施しておくことが望ましい。
From the above, as conditions for enhancing the electric field relaxation effect, the
また、絶縁基板3の表面において電界緩和効果を高めすぎると、絶縁基板3の裏面側の回路電極2b端部の電界強度の方が高くなる場合がある。例えば第4の解析において、d=0.4mm、εr=83の場合(図9)、誘電体層の長さaが1mm以上になると、絶縁基板3の裏面側の回路電極2b端部の電界強度が、表面側の回路電極2a端部の電界強度を上回る結果が得られた。このような状態を避けるためには、誘電体層11の厚さや長さaを、大きくなりすぎないように調整すれば良い。
If the electric field relaxation effect is excessively increased on the surface of the insulating
また、誘電体層11として、絶縁基板3と同質の無機セラミック材料を用いることにより、電界集中部のある領域の絶縁体層10が、熱膨張係数が同等の絶縁基板3と誘電体層11に挟まれる構造となる。これにより、絶縁体層10は、絶縁基板3と誘電体層11の熱膨張係数の差に起因する形状の変形が起こり難く、剥離等の不良が発生し難い。
Further, by using an inorganic ceramic material of the same quality as that of the insulating
本実施の形態1の比較例として、誘電体層11が設けられていない構造、もしくは誘電体層11ではなく高電位の導体が配置されている構造を想定すると、回路電極または高電位の導体の端部で高電界となりやすい。絶縁封止材9の材料であるシリコーンゲルは、高温動作時に応力の大きくなる角部で剥離等の欠陥が起こりやすく、剥離により露出した導体端部で局所放電が発生する可能性が高くなる。これに対し、本実施の形態1の構造では、絶縁封止材9の剥離が起こった場合でも、誘電体層11が露出するため、局所放電を抑制することができる。
As a comparative example of the first embodiment, assuming a structure in which the
以上のように、本実施の形態1によれば、絶縁基板3上に設けられた回路電極2aとパワー半導体素子4、及びこれらを覆う絶縁封止材9を備えたパワー半導体モジュール5において、絶縁基板3上の回路電極2a周縁部に設けられ、その端部が回路電極2aの端部と接合された絶縁体層10と、回路電極2aと絶縁体層10の接合面を覆うように回路電極2a上及び絶縁体層10上に跨って設けられた誘電体層11を備えることにより、回路電極2a、特に回路電極端部12の電界集中を緩和し、局所放電を抑制することが可能である。
As described above, according to the first embodiment, in the
また、本実施の形態1に係る半導体モジュールの製造方法によれば、回路電極端部12における電界集中を緩和し、局所放電を抑制することが可能な信頼性の高い半導体モジュールを、容易に製造することが可能である。
In addition, according to the method for manufacturing a semiconductor module according to the first embodiment, a highly reliable semiconductor module that can alleviate electric field concentration at the
さらに、本実施の形態1に係る電界緩和構造のパワー半導体モジュール5を備えた例えばインバータ、DC/DCコンバータ等のパワー半導体装置は、小型化が可能であり、パワー半導体素子4の破壊や誤動作を抑制することが可能である。
Furthermore, the power semiconductor device such as an inverter or a DC / DC converter including the
実施の形態2.
図10は、本発明の実施の形態2に係る半導体モジュールの端部を示す拡大断面図である。なお、図10中、図3と同一部分には同一符号を付している。本実施の形態2では、上記実施の形態1と同様に構成されたパワー半導体モジュールにおいて、回路電極2aの周縁部に、厚さが他の部分よりも小さい段差部を設け、この段差部上に誘電体層11を設けたものである。
FIG. 10 is an enlarged cross-sectional view showing an end portion of the semiconductor module according to
上記実施の形態1で説明したように、回路電極2a及び絶縁体層10の厚さd(図3参照)が小さいほど、高い電界緩和効果が得られる。このとき、回路電極2a全体の厚さが小さくなくてもよく、回路電極2a端部の誘電体層11が設置される部分のみ、厚さが小さくなっていればよい。
As described in the first embodiment, the smaller the thickness d of the
そこで、本実施の形態2では、図10に示すように、回路電極2a端部の表面を、誘電体層11が配置される長さbだけ任意の深さに切削し、厚さを小さく形成している。また、回路電極2aの端部と接合される絶縁体層10の厚さも同様に小さく形成している。さらに、この厚さの小さい段差部上に、回路電極2aと絶縁体層10の接合面を覆うように誘電体層11を設けている。なお、誘電体層11は、回路電極2aと絶縁体層10の接合面に近接する回路電極2a上及び絶縁体層10上のいずれか一方にのみ配置しても良いが、両方に跨って配置した方が、より高い電界緩和効果を得られるため望ましい。
Therefore, in the second embodiment, as shown in FIG. 10, the surface of the end portion of the
本実施の形態2によれば、上記実施の形態1と同様の効果に加え、回路電極2a端部の誘電体層11が設置される部分の厚さを小さくすることにより、さらに高い電界緩和効果が得られると共に、誘電体層11を設置する際の位置決めに微調整を必要とせず、誘電体層11を正確な位置に容易に設置することができる。
According to the second embodiment, in addition to the same effects as those of the first embodiment, the electric field relaxation effect can be further increased by reducing the thickness of the portion where the
実施の形態3.
図11は、本発明の実施の形態3に係るパワー半導体基板における回路電極の配置を示している(パワー半導体素子4の図示は省略している)。また、図12は、図11に示すパワー半導体基板を用いたパワー半導体モジュールにおける絶縁体層と誘電体層の配置を示している。上記実施の形態1(図1参照)では、絶縁基板3の表面に1つの回路電極2aが形成された例について説明したが、本実施の形態3では、絶縁基板3の表面に複数の回路電極2c、2dが形成された例について説明する。
FIG. 11 shows the arrangement of circuit electrodes on the power semiconductor substrate according to the third embodiment of the present invention (illustration of the
図11に示すように、複数の回路電極2c、2dを有するパワー半導体基板を用いたパワー半導体モジュールにおいても、回路電極2c、2dの周縁に沿って絶縁体層10を設け、さらにその上に誘電体層11を設けることにより、電界緩和効果を得ることができる。その場合、図12に示すように、回路電極2c、2dの端部から絶縁基板3の端部までを覆う絶縁体層10を形成すると共に、回路電極2cと回路電極2dの間の領域にも絶縁体層10を形成する。
As shown in FIG. 11, also in a power semiconductor module using a power semiconductor substrate having a plurality of
また、回路電極2c、2dと絶縁体層10の接合面を覆うように、回路電極2c上と絶縁体層10上、または回路電極2dと絶縁体層10上に跨る誘電体層11を設ける。回路電極2cと回路電極2dの間の領域では、回路電極2c上、絶縁体層10上、及び回路電極2d上に跨る誘電体層11を設ける。これにより、互いに対向する回路電極2cと回路電極2dの端部においても電界緩和効果が得られる。
Further, a
なお、誘電体層11は、回路電極2c(または回路電極2d)と絶縁体層10の接合面に近接する回路電極2c(または回路電極2d)上及び絶縁体層10上のいずれか一方にのみ配置しても良いが、両方に跨って配置した方がより高い電界緩和効果を得られるため望ましい。
The
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。 Within the scope of the present invention, the present invention can be freely combined with each other, or can be appropriately modified or omitted.
本発明に係る半導体モジュールは、絶縁基板上に設けられた回路電極と半導体素子、及びこれらを覆う絶縁封止材を備えた半導体モジュールであって、絶縁基板上に回路電極の周縁に沿って設けられ、回路電極の端部と同じ厚さを有し、その端部が回路電極の端部と段差なく接合された絶縁体層と、回路電極と絶縁体層の接合面を覆うように回路電極上及び絶縁体層上に跨って設けられた誘電体層を備えたものである。 A semiconductor module according to the present invention is a semiconductor module provided with a circuit electrode and a semiconductor element provided on an insulating substrate, and an insulating sealing material covering them, and is provided on the insulating substrate along the periphery of the circuit electrode. An insulating layer having the same thickness as the end portion of the circuit electrode, the end portion being joined to the end portion of the circuit electrode without a step, and the circuit electrode so as to cover the joining surface of the circuit electrode and the insulating layer A dielectric layer is provided across the top and the insulator layer.
また、絶縁基板上に設けられた回路電極と半導体素子、及びこれらを覆う絶縁封止材を備えた半導体モジュールであって、絶縁基板上に回路電極の周縁に沿って設けられ、回路電極の端部と同じ厚さを有し、その端部が回路電極の端部と段差なく接合された絶縁体層と、回路電極と絶縁体層の接合面に近接する回路電極上及び絶縁体層上のいずれか一方に設けられた誘電体層を備えたものである。 Further, a semiconductor module including a circuit electrode and a semiconductor element provided on an insulating substrate and an insulating sealing material covering the circuit electrode, the semiconductor module provided on the insulating substrate along the periphery of the circuit electrode, An insulator layer having the same thickness as that of the portion, and an end portion of which is joined to the end portion of the circuit electrode without a step, and on the circuit electrode and the insulator layer adjacent to the joining surface of the circuit electrode and the insulator layer A dielectric layer provided on either one of them is provided.
本発明は、半導体モジュール及びその製造方法に関し、特に高電圧で使用される半導体モジュールの電界緩和構造に関するものである。 The present invention relates to a semiconductor module and a manufacturing method thereof, and more particularly to an electric field relaxation structure of a semiconductor module used at a high voltage.
電力変換機器等に広く用いられているパワー半導体モジュールは、半導体モジュールの中でも印加電圧が高く、半導体基板端等において電界集中による局所放電が生じやすい。その結果、パワー半導体素子の破壊や誤動作を引き起こすことがあるため、電界集中を緩和し、局所放電を抑制する構造が求められている。 A power semiconductor module widely used in power conversion equipment or the like has a high applied voltage among the semiconductor modules, and local discharge due to electric field concentration tends to occur at the semiconductor substrate end or the like. As a result, the power semiconductor element may be destroyed or malfunctioned, so that a structure that reduces electric field concentration and suppresses local discharge is required.
先行技術では、電界集中による局所放電を抑制するための構造として、半導体基板端の近傍において最も電界集中が生じやすい回路電極の下端部分を削り込み、電界集中を抑制する手法が提案されている。例えば特許文献1では、絶縁基板上に設けられた電気回路パターンの導体層端部が緩やかな曲線となるように、R加工、C面加工、あるいは段差加工を施した回路基板が示されている。このような加工により、電気回路パターンの導体層と基板との接合面の端部が、その回路パターンの導体層の最外周端部より内側に入り込んだ断面構造となっている。
In the prior art, as a structure for suppressing local discharge due to electric field concentration, a technique for suppressing electric field concentration by cutting the lower end portion of a circuit electrode where electric field concentration is most likely to occur in the vicinity of the edge of a semiconductor substrate has been proposed. For example,
また、その他の電界緩和構造として、回路電極の上端部に導体を突出させるように付加することにより、電界緩和の効果を得る手法もある。この方法では、突出した高電位の導体端部に高電界が発生する。 As another electric field relaxation structure, there is a method of obtaining an electric field relaxation effect by adding a conductor so as to protrude from the upper end portion of the circuit electrode. In this method, a high electric field is generated at the protruding end portion of the high potential conductor.
しかしながら、特許文献1に提示されたような回路電極の下端部分を削り込む方法では、高精度な微細加工を必要とし、工程が複雑になる。また、パワー半導体モジュールの絶縁封止材として使用されるシリコーンゲルは高温で欠陥が発生し易く、特に応力の集中する角部で剥離が起こり易い。このため、回路電極の上端部に導体を突出させる方法では、絶縁封止材の剥離が発生した場合、突出した高電位の導体端部で放電が発生する可能性が高い。
However, the method of cutting the lower end portion of the circuit electrode as disclosed in
この発明は、上記問題点に鑑み、回路電極の電界集中を緩和し、局所放電を抑制することが可能な半導体モジュールを得ること目的とする。 In view of the above problems, an object of the present invention is to obtain a semiconductor module that can alleviate electric field concentration of a circuit electrode and suppress local discharge.
また、回路電極の電界集中を緩和し、局所放電を抑制することが可能な半導体モジュールの製造方法を提供することを目的とする。 It is another object of the present invention to provide a method for manufacturing a semiconductor module that can alleviate electric field concentration of circuit electrodes and suppress local discharge.
本発明に係る半導体モジュールは、絶縁基板上に設けられた回路電極と半導体素子、及びこれらを覆う絶縁封止材を備えた半導体モジュールであって、絶縁基板上に回路電極の周縁に沿って設けられ、回路電極の端部と同じ厚さを有し、その端部が回路電極の端部と段差なく接合された絶縁体層と、回路電極と絶縁体層の接合面に近接する回路電極上及び絶縁体層上のいずれか一方に設けられた誘電体層を備えたものである。 A semiconductor module according to the present invention is a semiconductor module provided with a circuit electrode and a semiconductor element provided on an insulating substrate, and an insulating sealing material covering them, and is provided on the insulating substrate along the periphery of the circuit electrode. An insulating layer having the same thickness as the end portion of the circuit electrode, the end portion being joined to the end portion of the circuit electrode without a step, and a circuit electrode adjacent to the joining surface of the circuit electrode and the insulating layer. And a dielectric layer provided on one of the insulator layers.
また、本発明に係る半導体モジュールの製造方法は、回路電極が形成された絶縁基板上に回路電極の端部を起点として絶縁性樹脂を塗布し、その端部が回路電極の端部と接合された絶縁体層を形成する第1の工程と、第1の工程に続いて、回路電極と絶縁体層の接合面を覆うように回路電極上及び絶縁体層上に跨る誘電体層を形成する第2の工程を含むものである。 Also, in the method for manufacturing a semiconductor module according to the present invention, an insulating resin is applied to an insulating substrate on which circuit electrodes are formed, starting from the ends of the circuit electrodes, and the ends are joined to the ends of the circuit electrodes. The first step of forming the insulating layer, and the dielectric layer straddling the circuit electrode and the insulating layer so as to cover the bonding surface of the circuit electrode and the insulating layer are formed following the first step. A second step is included.
本発明に係る半導体モジュールによれば、絶縁基板上に回路電極の周縁に沿って設けられた絶縁体層と、回路電極と絶縁体層の接合面に近接する回路電極上及び絶縁体層上のいずれか一方に設けられた誘電体層を備えることにより、回路電極端部における電界集中を緩和し、局所放電を抑制することが可能である。 According to the semiconductor module of the present invention, the insulating layer provided on the insulating substrate along the periphery of the circuit electrode, the circuit electrode adjacent to the bonding surface of the circuit electrode and the insulating layer, and the insulating layer By providing the dielectric layer provided on either one, it is possible to alleviate electric field concentration at the end of the circuit electrode and suppress local discharge.
また、本発明に係る半導体モジュールの製造方法によれば、回路電極端部における電界集中を緩和し、局所放電を抑制することが可能な半導体モジュールを、容易に製造することが可能である。
この発明の上記以外の目的、特徴、観点及び効果は、図面を参照する以下のこの発明の詳細な説明から、さらに明らかになるであろう。
Moreover, according to the manufacturing method of the semiconductor module which concerns on this invention, it is possible to manufacture easily the semiconductor module which can ease the electric field concentration in a circuit electrode edge part and can suppress a local discharge.
Other objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description of the present invention with reference to the drawings.
以下に、本発明を実施するための実施の形態1〜3について、図面に基づいて説明する。なお、実施の形態1〜3において、半導体基板とは、絶縁基板上に回路電極を形成し、さらに1個または複数の半導体素子を実装したものである。また、半導体モジュールとは、半導体基板に接続端子、放熱板等を取り付け、単独で機能を有する電子部品の状態としたものである。
また、パワー半導体モジュールとは、絶縁基板上に回路電極を形成し、さらに1個または複数のパワー半導体素子を実装してパワー半導体基板を得て、このパワー半導体基板を封止樹脂に浸漬し、接続端子等を取り付け、パッケージした状態を示している。さらに、半導体モジュール、パワー半導体モジュールを、1個または複数個用いて単独で操作、使用できるようにしたものを、それぞれ、半導体装置、パワー半導体装置と呼ぶ。 In addition, the power semiconductor module is formed by forming circuit electrodes on an insulating substrate, and further mounting one or more power semiconductor elements to obtain a power semiconductor substrate, and immersing the power semiconductor substrate in a sealing resin, A connection terminal and the like are attached and packaged. Further, one or a plurality of semiconductor modules and power semiconductor modules that can be operated and used independently are referred to as a semiconductor device and a power semiconductor device, respectively.
以下の実施の形態1〜3では、半導体モジュールのうち特に高電圧を印加するパワー半導体モジュールについて説明するが、本発明は、パワー半導体モジュールよりも耐圧が低い通常の半導体素子を用いた半導体モジュールに適用した場合でも同様の効果を奏する。すなわち、通常の半導体素子を用いた半導体モジュールであっても、小型化により高電界となる場合があり、本発明の適用により基板端近傍での電界集中、局所放電を安定して抑制し、小型で信頼性の高い半導体モジュールが得られるものである。 In the following first to third embodiments, a power semiconductor module that applies a high voltage among semiconductor modules will be described. However, the present invention is applied to a semiconductor module using a normal semiconductor element having a lower withstand voltage than the power semiconductor module. Even when applied, the same effect is achieved. That is, even a semiconductor module using a normal semiconductor element may have a high electric field due to downsizing, and the application of the present invention stably suppresses electric field concentration and local discharge near the edge of the substrate. Thus, a highly reliable semiconductor module can be obtained.
実施の形態1.
図1は、本発明の実施の形態1に係るパワー半導体素子を実装したパワー半導体基板を示す平面模式図である。また、図2は、本実施の形態1に係るパワー半導体モジュールを示す断面模式図、図3は、本実施の形態1に係るパワー半導体モジュールの端部を示す拡大断面図である。なお、図中、同一部分には同一符号を付している。
FIG. 1 is a schematic plan view showing a power semiconductor substrate on which the power semiconductor element according to
図1に示すように、パワー半導体基板1は、回路パターンを形成した回路電極2aが絶縁基板3の表面に形成されている。また、絶縁基板3の裏面には、回路電極2b(図1では図示せず)が形成されている。回路電極2a上には、例えば4個のパワー半導体素子4が実装されている。本実施の形態1では、絶縁基板3は絶縁性セラミックである窒化アルミニウムからなり、回路電極2a、2bは銅箔によって形成されている。
As shown in FIG. 1, the
また、パワー半導体モジュール5は、図2に示すように、パワー半導体基板1の裏面をはんだ6によりアルミニウムからなる放熱用の金属ベース基板7に取り付け、さらに、樹脂からなるケース8でパワー半導体基板1の全面を覆い、シリコーンゲルからなる絶縁封止材9にパワー半導体基板1を浸漬して得られる。
In addition, as shown in FIG. 2, the
パワー半導体基板1を外部回路と接続する接続端子(図示せず)は、予めケース8の外部に取り出されており、この接続端子は他の電子回路等と接続される。なお、絶縁基板3の表面に形成された回路電極2a上には、パワー半導体素子4が実装されているので、パワー半導体素子4の動作に応じて高電圧が印加される。一方、絶縁基板3の裏面に形成された回路電極2bは、はんだ6を介して金属ベース基板7に接続されているので、金属ベース基板7と電気的に接続され同電位となっている。
A connection terminal (not shown) for connecting the
図2中、Aで示す点線枠内の領域を拡大した拡大断面図を図3に示す。本実施の形態1では、絶縁基板3上に、回路電極2aの周縁に沿って、シリコーンゴムからなる絶縁体層10を設けている。また、絶縁体層10の上には、絶縁体層10よりも誘電率の高い無機材料からなる誘電体層11を設けている。本実施の形態1では、誘電体層11として、窒化アルミニウム等のセラミックを用いている(なお、図2では、絶縁体層10及び誘電体層11は図示を省略している)。
FIG. 3 shows an enlarged cross-sectional view in which a region within a dotted frame indicated by A in FIG. 2 is enlarged. In the first embodiment, the insulating
図3に示すように、絶縁体層10は、回路電極2aの端部と同じ厚さを有し、回路電極2aの端部と段差なく接合されている。誘電体層11は、回路電極2aと絶縁体層10の接合面を覆うように回路電極2a上及び絶縁体層10上に跨って設けられている。なお、誘電体層11は、回路電極2aと絶縁体層10の接合面に近接する回路電極2a上及び絶縁体層10上のいずれか一方にのみ配置しても良い。ただし、回路電極2aと絶縁体層10の両方に跨って配置した方が、より高い電界緩和効果を得られるため望ましい。
As shown in FIG. 3, the
次に、本実施の形態1に係る半導体モジュールの製造方法について説明する。まず、回路電極2aが形成された絶縁基板3上に、回路電極2aの端部を起点として絶縁性樹脂を塗布し、その端部が回路電極2aの端部と接合された絶縁体層10を形成する(第1の工程)。絶縁体層10を構成する絶縁性樹脂としては、シリコーン系樹脂、ウレタン系樹脂、アクリル系樹脂、エポキシ系樹脂等を用いることができる。
Next, a method for manufacturing the semiconductor module according to the first embodiment will be described. First, an insulating resin is applied on the insulating
第1の工程では、絶縁体層10を形成する際に、部分放電劣化の原因となるボイドを含まないようにすることが信頼性の観点から重要である。本実施の形態1では、絶縁基板3上に回路電極2aの端部を起点として絶縁性樹脂を塗布した後、誘電体層11を形成するため、絶縁性樹脂の塗布に何ら支障がなく、ボイドを含まない絶縁体層10を容易に形成することができる。
In the first step, when forming the
第1の工程に続いて、回路電極2aと絶縁体層10の接合面を覆うように回路電極2a上及び絶縁体層10上に跨る誘電体層11を形成する(第2の工程)。この第2の工程は、第1の工程で塗布した絶縁性樹脂が硬化する前に実施され、絶縁性樹脂が硬化することにより、誘電体層11が絶縁体層10に接着し、固定される。また、回路電極2aと絶縁体層10の接合面に段差を生じさせないように、硬化する前の絶縁性樹脂の高さを回路電極2aの高さより若干高く形成しておき、さらに回路電極2a上の誘電体層11が載る範囲まで絶縁性樹脂を塗布しておく。続いて誘電体層11を上から押し付けるようにして接着させた後、絶縁性樹脂、すなわち絶縁体層10を硬化させる。
Subsequent to the first step, the
次に、本実施の形態1に係るパワー半導体モジュール5における回路電極2aの電界集中緩和効果について、4つの解析、検討を行った結果を図3〜図9を用いて説明する。4つの解析は、半導体基板1の裏面側の回路電極2bをはんだ6及び金属ベース基板7を介してグランドに接地すると共に、回路電極2aに1kVの電圧を印加し、絶縁基板3、絶縁体層10と接する回路電極2aの端部である回路電極端部12(図3及び図4中、白丸で示す)での電界強度を、電界解析により求めた。回路電極端部12は、絶縁基板3、回路電極2a、及び絶縁体層10が接する三重点であり、電界が最も集中する箇所である。
Next, the results of four analyzes and studies on the electric field concentration relaxation effect of the
また、絶縁基板3として、厚さ0.6mm、比誘電率が約9の窒化アルミニウムを用い、誘電体層11として、厚さ0.5mm、比誘電率が約9の窒化アルミニウムを用いた。ただし、第3の解析では誘電体層11の厚さを、第4の解析では誘電体層11の材質を変えている。さらに、絶縁体層10及び絶縁封止材9として、いずれも比誘電率が約3のシリコーン系樹脂を硬化したものを用いた。回路電極2a及び絶縁体層10の厚さdは、0.2mmと0.4mmの2種類を用意した。また、裏面側の回路電極2bの厚さは0.4mm、はんだ6の厚さは0.1mm、絶縁基板3の回路電極端部12から絶縁基板3の端部までの沿面距離は2mmとした。
In addition, aluminum nitride having a thickness of 0.6 mm and a relative dielectric constant of about 9 was used as the insulating
まず、第1の解析では、図4に示すように、誘電体層11を、絶縁基板3の端部を基準として、回路電極2a方向へ長さcに形成した場合の、回路電極端部12の電界強度を計算した。すなわちc=0mmとは誘電体層11がない状態であり、c=2mmの時、誘電体層11の端部が回路電極2aと絶縁体層10の接合面と同じ位置となる。
First, in the first analysis, as shown in FIG. 4, when the
第1の解析の結果を図5に示す。図5において、横軸は誘電体層11の長さc(mm)、縦軸は回路電極端部12の電界強度(kV/mm)であり、図中、黒丸はd=0.2mm、白丸はd=0.4mmの時の電界強度を示している。
The result of the first analysis is shown in FIG. In FIG. 5, the horizontal axis represents the length c (mm) of the
図5に示すように、c=2mm付近において電界強度が急激に低下していることから、誘電体層11が回路電極2aの端部近傍まで接近した時に電界緩和効果が得られている。また、誘電体層11は、絶縁体層10上のみでなく、回路電極2a上まで跨って設けた方が電界緩和効果は高くなる。従って、誘電体層11を配置する際には、回路電極2a上に少しでも載るようにすることが望ましい。
As shown in FIG. 5, since the electric field strength sharply decreases in the vicinity of c = 2 mm, the electric field relaxation effect is obtained when the
ただし、c>2.5mmの領域では電界緩和効果にあまり変化がないことから、誘電体層11は、回路電極2a端部より内側に配置するほど効果があるというものではなく、今回の解析では、回路電極2の端部より0.5mm内側に配置すると、全体の緩和効果の95%ほど得られた。また、回路電極2a及び絶縁体層10の厚さdは、小さい方が電界緩和量は大きくなるという結果が得られた。
However, since there is not much change in the electric field relaxation effect in the region of c> 2.5 mm, the
次に、第2の解析では、図3に示すように、回路電極2aの端部から誘電体層11の内側端部までの長さbを0.5mmとし、回路電極2aの端部から誘電体層11の外側端部までの長さをaとした場合の、回路電極端部12の電界強度を計算した。ただし、a<0とは、誘電体層11が全て回路電極2a上に配置されている状態を示している。その他の条件は上記第1の解析と同様である。
Next, in the second analysis, as shown in FIG. 3, the length b from the end of the
第2の解析の結果を図6に示す。図6において、横軸は誘電体層11の長さa(mm)、縦軸は回路電極端部12の電界強度(kV/mm)であり、図中、黒丸はd=0.2mm、白丸はd=0.4mmの時の電界強度を示している。
The result of the second analysis is shown in FIG. In FIG. 6, the horizontal axis represents the length a (mm) of the
図6に示すように、a<0であってもわずかに電界緩和効果が得られるが、a>0とした方が電界緩和効果は高い。また、長さaは大きいほど効果があるというものではなく、今回の解析ではa=0.5mmで十分な効果が得られた。ただし、電界強度が最小となる長さaの値は、条件によって変動する。 As shown in FIG. 6, even if a <0, a slight electric field relaxation effect can be obtained, but the electric field relaxation effect is higher when a> 0. Further, the larger the length a, the more effective the effect, and in this analysis, a sufficient effect was obtained with a = 0.5 mm. However, the value of the length a that minimizes the electric field strength varies depending on conditions.
第1及び第2の解析の結果から、これらの解析で用いたパワー半導体モジュール5の構造と条件の下では、誘電体層11(厚さ0.5mmの窒化アルミニウム)を、回路電極2a上に0.5mm、絶縁体層10上に0.5mmそれぞれ配置すればよく、全体として1.0mmの長さ(幅)があれば良いことになる。従って、誘電体層11を設置する際には、回路電極2aの端部に対応する四角い枠状、もしくは4本の棒状の誘電体層11を設置すればよい。
From the results of the first and second analyses, the dielectric layer 11 (aluminum nitride having a thickness of 0.5 mm) is placed on the
なお、誘電体層11の長さaは、最適長(ここでは0.5mm)より大きく形成されていても良いが、絶縁基板3の端部を越えると電界緩和効果が低下し、基板全体の寸法が大きくなるため、誘電体層11は絶縁基板3の端部を越えない範囲で形成される。また、絶縁体層10は、必ずしも絶縁基板3の端部まで形成されている必要はなく、誘電体層11を設置する範囲に形成されていれば良い。
The length a of the
次に第3の解析として、a=2.0mm、b=0.5mm、d=0.4mmとし、誘電体層11の厚さを変えた場合の電界強度を計算した。その他の条件は上記第1の解析及び第2の解析と同様である。第3の解析の結果を図7に示す。図7において、横軸は誘電体層11の厚さ(mm)、縦軸は回路電極端部12の電界強度(kV/mm)である。誘電体層11の厚さは、大きくなるほど電界分布に影響を与えるため、高い電界緩和効果が得られる。
Next, as a third analysis, electric field strength was calculated when a = 2.0 mm, b = 0.5 mm, and d = 0.4 mm, and the thickness of the
絶縁封止材9と絶縁体層10の誘電率は、特に限定するものではないが、半導体基板1近傍での電界集中を抑制する観点からは、絶縁体層10の誘電率は、絶縁封止材9の誘電率よりも高いことが好ましい。さらに、誘電体層11の誘電率は、絶縁体層10よりも高い必要があり、誘電率が高いほど電界緩和効果が高くなる。
The dielectric constants of the insulating
誘電体層11の材料として、例えば、アルミナ(比誘電率:約9〜10)や窒化珪素(比誘電率:約8)等のセラミック材料を用いてもよい。これらの誘電率は窒化アルミニウムに近いため、同程度の電界緩和効果が得られる。他に、例えばガラス(比誘電率:約3.5〜4)を用いた場合には、誘電率が低いため電界緩和効果は低い。マイカ(比誘電率:約6)を用いた場合には、ガラスよりは電界緩和効果が高いが、上記セラミック材料よりは効果は低い。誘電率の高い材料として、例えばジルコニア(比誘電率:30)や酸化チタン(比誘電率:83)を使うと、より高い効果が得られる。
As a material of the
第4の解析では、誘電体層11として様々な比誘電率の材料を用いた場合について、第2の解析と同様の計算をした。誘電体層11の比誘電率以外の条件については、第2の解析と同様である。第4の解析の結果を図8及び図9に示す。図8及び図9において、横軸は誘電体層11の長さa(mm)、縦軸は回路電極端部12の電界強度(kV/mm)であり、図8はd=0.2mm、図9はd=0.4mmのときの結果を示している。第4の解析の結果から、誘電体層11の材料として誘電率の低い材料を用いた場合には電界緩和効果が低く、誘電率の高い材料を用いるほど、高い電界緩和効果が得られる。
In the fourth analysis, the same calculation as in the second analysis was performed for the case where various dielectric constant materials were used as the
以上のことから、電界緩和効果を高めるための条件として、誘電体層11を最適位置に配置すること、誘電体層11の厚さを大きくすること、誘電体層11の誘電率を高くすること、及び回路電極2aの厚さを小さくすること、が挙げられる。ただし、誘電体層11の誘電率を高くしすぎると、誘電体層11の端部の角に電界が集中しやすくなる。誘電体層11は導電物ではないため放電は発生し難いが、電界集中を抑えるために角部を丸くする加工を施しておくことが望ましい。
From the above, as conditions for enhancing the electric field relaxation effect, the
また、絶縁基板3の表面において電界緩和効果を高めすぎると、絶縁基板3の裏面側の回路電極2b端部の電界強度の方が高くなる場合がある。例えば第4の解析において、d=0.4mm、εr=83の場合(図9)、誘電体層の長さaが1mm以上になると、絶縁基板3の裏面側の回路電極2b端部の電界強度が、表面側の回路電極2a端部の電界強度を上回る結果が得られた。このような状態を避けるためには、誘電体層11の厚さや長さaを、大きくなりすぎないように調整すれば良い。
If the electric field relaxation effect is excessively increased on the surface of the insulating
また、誘電体層11として、絶縁基板3と同質の無機セラミック材料を用いることにより、電界集中部のある領域の絶縁体層10が、熱膨張係数が同等の絶縁基板3と誘電体層11に挟まれる構造となる。これにより、絶縁体層10は、絶縁基板3と誘電体層11の熱膨張係数の差に起因する形状の変形が起こり難く、剥離等の不良が発生し難い。
Further, by using an inorganic ceramic material of the same quality as that of the insulating
本実施の形態1の比較例として、誘電体層11が設けられていない構造、もしくは誘電体層11ではなく高電位の導体が配置されている構造を想定すると、回路電極または高電位の導体の端部で高電界となりやすい。絶縁封止材9の材料であるシリコーンゲルは、高温動作時に応力の大きくなる角部で剥離等の欠陥が起こりやすく、剥離により露出した導体端部で局所放電が発生する可能性が高くなる。これに対し、本実施の形態1の構造では、絶縁封止材9の剥離が起こった場合でも、誘電体層11が露出するため、局所放電を抑制することができる。
As a comparative example of the first embodiment, assuming a structure in which the
以上のように、本実施の形態1によれば、絶縁基板3上に設けられた回路電極2aとパワー半導体素子4、及びこれらを覆う絶縁封止材9を備えたパワー半導体モジュール5において、絶縁基板3上の回路電極2a周縁部に設けられ、その端部が回路電極2aの端部と接合された絶縁体層10と、回路電極2aと絶縁体層10の接合面を覆うように回路電極2a上及び絶縁体層10上に跨って設けられた誘電体層11を備えることにより、回路電極2a、特に回路電極端部12の電界集中を緩和し、局所放電を抑制することが可能である。
As described above, according to the first embodiment, in the
また、本実施の形態1に係る半導体モジュールの製造方法によれば、回路電極端部12における電界集中を緩和し、局所放電を抑制することが可能な信頼性の高い半導体モジュールを、容易に製造することが可能である。
In addition, according to the method for manufacturing a semiconductor module according to the first embodiment, a highly reliable semiconductor module that can alleviate electric field concentration at the
さらに、本実施の形態1に係る電界緩和構造のパワー半導体モジュール5を備えた例えばインバータ、DC/DCコンバータ等のパワー半導体装置は、小型化が可能であり、パワー半導体素子4の破壊や誤動作を抑制することが可能である。
Furthermore, the power semiconductor device such as an inverter or a DC / DC converter including the
実施の形態2.
図10は、本発明の実施の形態2に係る半導体モジュールの端部を示す拡大断面図である。なお、図10中、図3と同一部分には同一符号を付している。本実施の形態2では、上記実施の形態1と同様に構成されたパワー半導体モジュールにおいて、回路電極2aの周縁部に、厚さが他の部分よりも小さい段差部を設け、この段差部上に誘電体層11を設けたものである。
FIG. 10 is an enlarged cross-sectional view showing an end portion of the semiconductor module according to
上記実施の形態1で説明したように、回路電極2a及び絶縁体層10の厚さd(図3参照)が小さいほど、高い電界緩和効果が得られる。このとき、回路電極2a全体の厚さが小さくなくてもよく、回路電極2a端部の誘電体層11が設置される部分のみ、厚さが小さくなっていればよい。
As described in the first embodiment, the smaller the thickness d of the
そこで、本実施の形態2では、図10に示すように、回路電極2a端部の表面を、誘電体層11が配置される長さbだけ任意の深さに切削し、厚さを小さく形成している。また、回路電極2aの端部と接合される絶縁体層10の厚さも同様に小さく形成している。さらに、この厚さの小さい段差部上に、回路電極2aと絶縁体層10の接合面を覆うように誘電体層11を設けている。なお、誘電体層11は、回路電極2aと絶縁体層10の接合面に近接する回路電極2a上及び絶縁体層10上のいずれか一方にのみ配置しても良いが、両方に跨って配置した方が、より高い電界緩和効果を得られるため望ましい。
Therefore, in the second embodiment, as shown in FIG. 10, the surface of the end portion of the
本実施の形態2によれば、上記実施の形態1と同様の効果に加え、回路電極2a端部の誘電体層11が設置される部分の厚さを小さくすることにより、さらに高い電界緩和効果が得られると共に、誘電体層11を設置する際の位置決めに微調整を必要とせず、誘電体層11を正確な位置に容易に設置することができる。
According to the second embodiment, in addition to the same effects as those of the first embodiment, the electric field relaxation effect can be further increased by reducing the thickness of the portion where the
実施の形態3.
図11は、本発明の実施の形態3に係るパワー半導体基板における回路電極の配置を示している(パワー半導体素子4の図示は省略している)。また、図12は、図11に示すパワー半導体基板を用いたパワー半導体モジュールにおける絶縁体層と誘電体層の配置を示している。上記実施の形態1(図1参照)では、絶縁基板3の表面に1つの回路電極2aが形成された例について説明したが、本実施の形態3では、絶縁基板3の表面に複数の回路電極2c、2dが形成された例について説明する。
FIG. 11 shows the arrangement of circuit electrodes on the power semiconductor substrate according to the third embodiment of the present invention (illustration of the
図11に示すように、複数の回路電極2c、2dを有するパワー半導体基板を用いたパワー半導体モジュールにおいても、回路電極2c、2dの周縁に沿って絶縁体層10を設け、さらにその上に誘電体層11を設けることにより、電界緩和効果を得ることができる。その場合、図12に示すように、回路電極2c、2dの端部から絶縁基板3の端部までを覆う絶縁体層10を形成すると共に、回路電極2cと回路電極2dの間の領域にも絶縁体層10を形成する。
As shown in FIG. 11, also in a power semiconductor module using a power semiconductor substrate having a plurality of
また、回路電極2c、2dと絶縁体層10の接合面を覆うように、回路電極2c上と絶縁体層10上、または回路電極2dと絶縁体層10上に跨る誘電体層11を設ける。回路電極2cと回路電極2dの間の領域では、回路電極2c上、絶縁体層10上、及び回路電極2d上に跨る誘電体層11を設ける。これにより、互いに対向する回路電極2cと回路電極2dの端部においても電界緩和効果が得られる。
Further, a
なお、誘電体層11は、回路電極2c(または回路電極2d)と絶縁体層10の接合面に近接する回路電極2c(または回路電極2d)上及び絶縁体層10上のいずれか一方にのみ配置しても良いが、両方に跨って配置した方がより高い電界緩和効果を得られるため望ましい。
The
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。 Within the scope of the present invention, the present invention can be freely combined with each other, or can be appropriately modified or omitted.
Claims (10)
前記絶縁基板上に前記回路電極の周縁に沿って設けられ、その端部が前記回路電極の端部と接合された絶縁体層と、
前記回路電極と前記絶縁体層の接合面を覆うように前記回路電極上及び前記絶縁体層上に跨って設けられた誘電体層を備えたことを特徴とする半導体モジュール。A semiconductor module comprising a circuit electrode and a semiconductor element provided on an insulating substrate, and an insulating sealing material covering these,
An insulating layer provided on the insulating substrate along the periphery of the circuit electrode, the end of which is joined to the end of the circuit electrode;
A semiconductor module comprising a dielectric layer provided over the circuit electrode and the insulator layer so as to cover a joint surface between the circuit electrode and the insulator layer.
前記絶縁基板上に前記回路電極の周縁に沿って設けられ、その端部が前記回路電極の端部と接合された絶縁体層と、
前記回路電極と前記絶縁体層の接合面に近接する前記回路電極上及び前記絶縁体層上のいずれか一方に設けられた誘電体層を備えたことを特徴とする半導体モジュール。A semiconductor module comprising a circuit electrode and a semiconductor element provided on an insulating substrate, and an insulating sealing material covering these,
An insulating layer provided on the insulating substrate along the periphery of the circuit electrode, the end of which is joined to the end of the circuit electrode;
A semiconductor module comprising a dielectric layer provided on one of the circuit electrode and the insulator layer adjacent to a joint surface between the circuit electrode and the insulator layer.
前記第1の工程に続いて、前記回路電極と前記絶縁体層の接合面を覆うように前記回路電極上及び前記絶縁体層上に跨る誘電体層を形成する第2の工程を含むことを特徴とする半導体モジュールの製造方法。A first step of applying an insulating resin on the insulating substrate on which the circuit electrode is formed, starting from the end of the circuit electrode, and forming an insulating layer in which the end is joined to the end of the circuit electrode ,
Subsequent to the first step, including a second step of forming a dielectric layer straddling the circuit electrode and the insulator layer so as to cover a joint surface between the circuit electrode and the insulator layer. A method for manufacturing a semiconductor module.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014505966A JP5766347B2 (en) | 2012-03-19 | 2012-11-19 | Semiconductor module and manufacturing method thereof |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012061498 | 2012-03-19 | ||
JP2012061498 | 2012-03-19 | ||
PCT/JP2012/079910 WO2013140663A1 (en) | 2012-03-19 | 2012-11-19 | Semiconductor module and method for manufacturing same |
JP2014505966A JP5766347B2 (en) | 2012-03-19 | 2012-11-19 | Semiconductor module and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2013140663A1 true JPWO2013140663A1 (en) | 2015-08-03 |
JP5766347B2 JP5766347B2 (en) | 2015-08-19 |
Family
ID=49222151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014505966A Active JP5766347B2 (en) | 2012-03-19 | 2012-11-19 | Semiconductor module and manufacturing method thereof |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5766347B2 (en) |
WO (1) | WO2013140663A1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AT519492B1 (en) | 2016-12-22 | 2019-03-15 | Mat Center Leoben Forschung Gmbh | Sensor arrangement for determining and optionally measuring a concentration of a plurality of gases and method for producing a sensor arrangement |
JP7002993B2 (en) * | 2018-05-10 | 2022-01-20 | 株式会社 日立パワーデバイス | Power semiconductor module |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3440824B2 (en) * | 1998-05-28 | 2003-08-25 | 株式会社日立製作所 | Semiconductor device |
EP1101248A2 (en) * | 1998-08-05 | 2001-05-23 | Infineon Technologies AG | Substrate for high-voltage modules |
JP2000340719A (en) * | 1999-05-26 | 2000-12-08 | Hitachi Ltd | Power semiconductor device |
-
2012
- 2012-11-19 JP JP2014505966A patent/JP5766347B2/en active Active
- 2012-11-19 WO PCT/JP2012/079910 patent/WO2013140663A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2013140663A1 (en) | 2013-09-26 |
JP5766347B2 (en) | 2015-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11335645B2 (en) | High-frequency module and manufacturing method thereof | |
US9966327B2 (en) | Lead frame, semiconductor device, method for manufacturing lead frame, and method for manufacturing semiconductor device | |
CN111446217A (en) | Semiconductor device with a plurality of semiconductor chips | |
US9048227B2 (en) | Semiconductor device | |
JPH0240941A (en) | Electronic package | |
JP6398270B2 (en) | Semiconductor device | |
JP2008085169A (en) | Power semiconductor module | |
US20160336252A1 (en) | Semiconductor Module | |
EP1739740A2 (en) | Power semiconductor | |
WO2017082122A1 (en) | Power module | |
US9865787B2 (en) | Chip substrate and chip package module | |
JP4549171B2 (en) | Hybrid integrated circuit device | |
JPH03108744A (en) | Resin-sealed semiconductor device | |
JP2013157598A (en) | Semiconductor module, semiconductor device using the same, and method for manufacturing semiconductor module | |
JP5766347B2 (en) | Semiconductor module and manufacturing method thereof | |
JP5826443B1 (en) | Semiconductor device and manufacturing method thereof | |
JP2014120728A (en) | Semiconductor device and manufacturing method therefor | |
JP6407300B2 (en) | Semiconductor module and conductive member for semiconductor module | |
CN110476245B (en) | Module | |
US12080613B2 (en) | Electronic component module | |
JP2013110216A (en) | Semiconductor device for power control | |
KR20170095681A (en) | Power module and method for the same | |
JPH08204071A (en) | Semiconductor device | |
KR101067138B1 (en) | Power module and its manufacturing method | |
CN111033723A (en) | Power semiconductor module |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150519 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150616 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5766347 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |