JPWO2013118323A1 - 表示装置および表示方法 - Google Patents

Abstract

表示制御回路（２００）に備えられる走査順序算出部（２３）は、基準行からの電位変動量の総量が最も小さい行を次行として選択し、選択された当該次行を次の基準行として、次の次行を決定するために同様の処理を行う、という処理を繰り返すことにより、全行についての選択の順序を決定する。走査順序設定部（２４）は、当該順序で走査信号線が選択されるようアドレス出力部（２６）を制御し、出力用フレームメモリ（２２）から出力されるデジタル画像信号ＤＶを制御する。ここで映像信号線の電位変動量の総量をより小さくする順序で走査信号線を選択すれば、映像信号線を駆動するための消費電力が低減される。

Description

本発明は、表示装置に関するものであり、更に詳しくは、走査順序が変更されるアクティブマトリクス型の表示装置および表示方法に関する。

一般に液晶表示装置では、液晶の劣化を抑えるために交流化駆動が行われている。この交流化駆動方式としては、１フレーム毎に液晶への印加電圧の極性を反転させる駆動方式（フレーム反転駆動方式）が知られている。しかし、この駆動方式によれば表示の際にフリッカ等の表示不具合が発生し易いため、近年では、１水平走査線毎に印加電圧の正負極性を反転させつつ１フレーム毎にも正負極性を反転させる駆動方式（「ライン反転駆動方式」と呼ばれる）や、垂直・水平方向に隣り合う画素毎に印加電圧の正負極性を反転させつつ１フレーム毎にも正負極性を反転させる駆動方式（「ドット反転駆動方式」と呼ばれる）が採用されている。

このドット反転駆動方式では、フリッカが発生しにくく高品位の表示が可能であるが、液晶パネルに印加すべき映像信号の極性を共通電極の電位を中心としてその上下の所定電圧に切り替えるため、液晶パネル駆動用ドライバから出力される映像信号の電圧振幅が大きくなり、電力消費が大きくなりやすい。また、ライン反転駆動においても、映像信号の極性反転周期が大きい（すなわち１フレーム毎の反転回数が少ない）ほど、電力消費を抑えることができる。

このことから、奇数番目の走査信号線のみを順に選択してソースドライバから信号を出力した後、その極性を反転させて、偶数番目の走査信号線のみを順に選択してソースドライバから信号を出力することにより、１フレームに１度極性反転させるだけでライン反転駆動またはドット反転駆動を実現することが可能となる。このような駆動方式は、飛び越し走査方式またはインタレース駆動方式と呼ばれる。

しかしこのような駆動方式を採用しても、表示しようとする画像によっては映像信号電位が大きく変化する場合があり、このような場合には、電圧振幅が大きくなって電力消費が大きくなりやすい。

そこで、日本特開平７−６４５１２号公報には、２値のデジタル映像信号を使用する構成において、液晶の充放電回数が最小となるように走査信号線を選択する順序を決定する液晶駆動装置の構成が開示されている。この構成により、液晶の充放電に要する消費電力が最小化されるため、装置全体の電力消費が低減される。

日本特開平７−６４５１２号公報

しかし、日本特開平７−６４５１２号公報に記載の構成を、アナログデータ（多階調の映像信号）を使用する一般的な液晶表示装置に適用しても、必ずしも充放電に要する消費電力が最小化されるわけではない。充放電の回数が最小であっても、表示しようとする画像によっては映像信号電位が大きく変化する場合があり、このような場合には、電力消費が大きくなる。

そこで本発明は、アナログデータを使用する表示装置において、映像信号線の電位変化の総量を低減することができる表示装置および表示方法を提供することを目的とする。

本発明の第１の局面は、複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部により画像を表示する表示装置であって、
前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動回路と、
前記複数の走査信号線を選択的に駆動するための走査信号線駆動回路と、
前記複数の走査信号線が配置順で選択される場合に前記複数の映像信号線の駆動に要する電力よりも小さい電力で前記複数の映像信号線が駆動されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定回路と
を備えることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記走査順序決定回路は、前記走査信号線駆動回路によって選択される走査信号線が切り替わる毎に生じる前記複数の映像信号線の少なくとも一部のそれぞれにおける電位変動量の絶対値を積算した値が最も小さくなるよう、前記順番の少なくとも一部を決定することを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記走査順序決定回路は、次に選択されると前記電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定し、当該走査信号線が選択された後に続いて選択されると前記電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定することを特徴とする。

本発明の第４の局面は、本発明の第３の局面において、
前記走査順序決定回路は、前記画像が表示される直前に表示された画像を表示するために最後に選択されるべき走査信号線が選択された後、前記画像を表示するために次に選択されると前記電位変動量の絶対値を積算した値が最も小さくなる走査信号線を、前記複数の走査信号線のうちの最初に選択されるべき走査信号線とすることを特徴とする。

本発明の第５の局面は、本発明の第３の局面において、
前記走査順序決定回路は、予め定められた電位と前記複数の映像信号線における電位との差の絶対値の積算値が最も小さくなる走査信号線を、前記複数の走査信号線のうちの最初に選択されるべき走査信号線とすることを特徴とする。

本発明の第６の局面は、本発明の第３の局面において、
前記走査順序決定回路は、前記画像の一行目を表示するために選択される走査信号線を前記複数の走査信号線のうちの最初に選択されるべき走査信号線とすることを特徴とする。

本発明の第７の局面は、本発明の第２の局面において、
前記走査順序決定回路は、前記画像信号に含まれる階調データであって前記複数の映像信号線に与えられるべき電位を示すデジタル階調データのうち、所定数の上位ビットに基づき、前記積算値を算出することを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
前記走査順序決定回路は、前記順番を決定した後、所定の待機時間が経過するかまたは所定の開始時点まで決定された順番を固定することを特徴とする。

本発明の第９の局面は、本発明の第８の局面において、
前記走査順序決定回路は、前記画像の変化が検出される時点を前記開始時点とし、または前記画像が静止画像であると判定される場合に前記画像が動画像であると判定される場合よりも長い時間を前記待機時間として定めることを特徴とする。

本発明の第１０の局面は、本発明の第１の局面において、
前記走査順序決定回路は、前記複数の映像信号線を、隣接する所定数の走査信号線毎にグループ化し、当該グループ毎に前記順番を決定することを特徴とする。

本発明の第１１の局面は、本発明の第１０局面において、
前記グループの１つに含まれる複数の映像信号線に与えられるべき電位を示すデジタル階調データを記憶する大きさを有するメモリをさらに備えることを特徴とする。

本発明の第１２の局面は、本発明の第１の局面において、
前記走査順序決定回路は、前記複数の映像信号線のうち２以上の所定の整数倍毎の映像信号線のそれぞれにおける電位変動量の絶対値を積算することを特徴とする。

本発明の第１３の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、アドレスデコーダであり、
前記走査順序決定回路は、前記走査信号線駆動回路に対して、前記順序に応じたアドレスを与えることを特徴とする。

本発明の第１４の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、前記複数の走査信号線の少なくとも一方の端に信号を与えるよう、前記複数の走査信号線の両端側の位置にそれぞれ配置されることを特徴とする。

本発明の第１５の局面は、複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部に画像を表示する方法であって、
前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動ステップと、
前記複数の走査信号線を選択的に駆動するための走査信号線駆動ステップと、
前記複数の走査信号線が配置順で選択される場合に前記複数の映像信号線の駆動に要する電力よりも小さい電力で前記複数の映像信号線が駆動されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定ステップと
を備えることを特徴とする。

上記本発明の第１の局面によれば、複数の走査信号線が配置順で選択される場合よりも小さい電力で複数の映像信号線が駆動されるように、複数の走査信号線における選択の順番が決定されるので、映像信号線を駆動するための消費電力を低減することができる。

上記本発明の第２の局面によれば、走査信号線が切り替わる毎に生じる複数の映像信号線の少なくとも一部のそれぞれにおける電位変動量の絶対値を積算した値が最も小さくなるよう、順番の少なくとも一部が決定されるので、映像信号線を駆動するための消費電力を低減することができる。

上記本発明の第３の局面によれば、次に選択されると電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定し、当該走査信号線が選択された後に続いて選択されると電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定するので、映像信号線を駆動するための消費電力を低減することができる。

上記本発明の第４の局面によれば、画像が表示される直前に表示された画像を表示するために最後に選択されるべき走査信号線が選択された後、画像を表示するために次に選択されると電位変動量の絶対値を積算した値が最も小さくなる走査信号線を、複数の走査信号線のうちの最初に選択されるべき走査信号線とするので、最後に選択されたときに映像信号線に印加された電位が変化しないで保持される構成では、画像が切り替わるときにも映像信号線における電位変動量の積算値を最も小さくできる。よって、映像信号線を駆動するための消費電力を大きく低減することができる。

上記本発明の第５の局面によれば、予め定められた電位と複数の映像信号線における電位との差の絶対値の積算値が最も小さくなる走査信号線を複数の走査信号線のうちの最初に選択されるべき走査信号線とするので、例えば装置起動時や、電源投入時、スタンバイ時、または垂直帰線期間などにおいて特定の電位が映像信号線に印加される場合に、映像信号線を駆動するための消費電力を低減することができる。

上記本発明の第６の局面によれば、画像の一行目を表示するために選択される走査信号線を複数の走査信号線のうちの最初に選択されるべき走査信号線とするので、例えば垂直帰線期間などにおいて、映像信号線の電位が不定である場合に、簡易な構成で映像信号線を駆動するための消費電力を低減することができる。

上記本発明の第７の局面によれば、デジタル階調データのうち、所定数の上位ビットに基づき、積算値が算出されるので、演算を簡易にでき、演算全体の速度を向上させ、また演算に使用される消費電力を低減することができる。

上記本発明の第８の局面によれば、順番を決定した後、所定の待機時間が経過するかまたは所定の開始時点まで決定された順番が固定されるので、演算を少なくして、演算に使用される消費電力を低減することができる。

上記本発明の第９の局面によれば、画像の変化が検出される時点を開始時点とし、または画像が静止画像であると判定される場合に画像が動画像であると判定される場合よりも長い時間を待機時間として定めるので、画像の変化等に応じて演算を適宜に少なくして、演算に使用される消費電力を低減することができる。

上記本発明の第１０の局面によれば、隣接する所定数の走査信号線毎にグループ化し、当該グループ毎に順番を決定するので、少なくとも１／２フレーム分以上の保持時間を確保することができるため、表示品位を良好に保つことができる。

上記本発明の第１１の局面によれば、グループの１つに含まれる複数の映像信号線に与えられるべき電位を示すデジタル階調データを記憶する大きさを有するメモリを備えるので、典型的にはフレームメモリのような大型なメモリが不要となり、製造コストを下げることができる。

上記本発明の第１２の局面によれば、映像信号線のうち２以上の所定の整数倍毎の映像信号線のそれぞれにおける電位変動量の絶対値が積算されるので、当該積算のための演算量を削減することができ、また演算に使用される消費電力を低減することができる。

上記本発明の第１３の局面によれば、走査信号線駆動回路として一般的なアドレスデコーダを使用することにより、簡易な構成で装置を製造することができ、また簡単な構成で、走査信号線の選択順序を自由に変更することが可能になる。

上記本発明の第１４の局面によれば、走査信号線駆動回路は、複数の走査信号線の両端側の位置にそれぞれ配置されるので、１つの（端側の）回路の規模（大きさ）を小さくすることができる。また、両端から走査信号を与える場合には、走査信号も歪まないため、高速かつ確実に走査線の選択を行うことができる。

上記本発明の第１５の局面によれば、上記本発明の第１の局面と同様の効果を表示方法において奏することができる。

本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。 上記実施形態における画素形成部の等価回路を示す回路図である。 上記実施形態における表示制御回路の構成を示すブロック図である。 上記実施形態における走査順序算出部での行選択の順番を算出する処理の流れを示すフローチャートである。 上記実施形態の第１の構成例における簡易な構成例での、４本の走査信号線の選択順と、映像信号線に印加される電圧値とを示す図である。 上記実施形態における簡易な構成例での各信号の波形図である。 上記実施形態の第３の構成例における簡易な構成例での、４本の走査信号線の選択順と、映像信号線に印加される電圧値とを示す図である。 上記実施形態における入力用フレームメモリおよび走査順序算出部に入力される表示データ信号を示す部分的なブロック図である。 上記実施形態における簡易な構成の別例での４本の走査信号線の選択順と、映像信号線に印加される電圧値と、対応する入力データおよび判定データとを示す図である。 本発明の第２の実施形態における表示制御回路の構成を示すブロック図である。 本発明の第２の実施形態の変形例における表示制御回路の構成を示すブロック図である。 本発明の第２の実施形態のさらなる変形例における表示制御回路の構成を示すブロック図である。 本発明の第３の実施形態における表示制御回路の構成を示すブロック図である。 第１の実施形態における簡易な表示装置の、連続する２フレーム分の走査信号線の選択順を示す図である。 図１４に示す選択順で選択したときの各走査信号線の電位変化を示す波形図である。 本実施形態において、表示画面を６つのブロックに分けた例を示す図である。 本実施形態において、６つのブロックにおける各走査信号線の電位変化を部分的に示す図である。 上記実施形態における簡易な構成例での、６本の走査信号線の選択順と、映像信号線に印加される電圧値とを示す図である。 上記実施形態における簡易な構成例での各信号の波形図である。 有機ＥＬ素子を含む画素形成部の等価回路を示す回路図である。

以下、本発明の各実施形態について添付図面を参照しつつ説明する。

＜１． 第１の実施形態＞
＜１．１ 液晶表示装置の全体構成および動作＞
図１は、本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００、映像信号線駆動回路（ソースドライバ）３００、および走査信号線駆動回路（ゲートドライバ）４００からなる駆動制御部と、表示部５００とを備えている。表示部５００は、複数本（Ｍ本）の映像信号線ＳＬ（１）〜ＳＬ（Ｍ）と、複数本（Ｎ本）の走査信号線ＧＬ（１）〜ＧＬ（Ｎ）と、それら複数本の映像信号線ＳＬ（１）〜ＳＬ（Ｍ）と複数本の走査信号線ＧＬ（１）〜ＧＬ（Ｎ）とに沿って設けられた複数個（Ｍ×Ｎ個）の画素形成部を含んでいる。なお以下では、走査信号線ＧＬ（ｎ）と映像信号線ＳＬ（ｍ）との交差点に関連づけて当該交差点近傍（図では当該交差点の右下近傍）に設けられた画素形成部を参照符号“Ｐ（ｍ，ｎ）”で示すものとする。図２は、本実施形態の表示部５００における画素形成部Ｐ（ｍ，ｎ）の等価回路を示している。

図２に示すように、各画素形成部Ｐ（ｍ，ｎ）は、走査信号線ＧＬ（ｎ）にゲート端子が接続されるとともに当該交差点を通過する映像信号線ＳＬ（ｍ）またはその隣の映像信号線ＳＬ（ｍ＋１）にソース端子が接続されたスイッチング素子であるＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極Ｅｐｉｘと、上記複数個の画素形成部Ｐ（ｉ，ｊ）（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）に共通的に設けられた共通電極Ｅｃｏｍと、上記複数個の画素形成部Ｐ（ｉ，ｊ）（ｉ＝１〜Ｍ、ｊ＝１〜Ｎ）に共通的に設けられ画素電極Ｅｐｉｘと共通電極Ｅｃｏｍとの間に挟持された液晶層とによって構成される。

各画素形成部Ｐ（ｍ，ｎ）では、画素電極Ｅｐｉｘと、それに液晶層を挟んで対向する共通電極Ｅｃｏｍとによって液晶容量（「画素容量」ともいう）Ｃｌｃが形成されている。各画素電極Ｅｐｉｘには、それを挟むように２本の映像信号線ＳＬ（ｍ），ＳＬ（ｍ＋１）が配設されており、これら２本の映像信号線のうち一方はＴＦＴ１０を介して当該画素電極Ｅｐｉｘに接続されている。

なお、上記ＴＦＴ１０は、半導体層として容易かつ安価に製造が可能なアモルファスシリコンが使用されるものとするが、その他の周知の材料、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）系の酸化物や、連続粒界シリコンなどを使用することもできる。特に、半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）系の酸化物半導体が使用される場合、応答が高速でありかつ非常に電流リークが小さくなることにより、低周波駆動（間欠駆動）など低消費電力の駆動態様が実現することが可能になる。このことから、本実施形態の効果に加えてさらに消費電力を低減することができる。

図１に示されるように、表示制御回路２００は、外部から送られる表示データ信号ＤＡＴとタイミング制御信号ＴＳとを受け取り、デジタル画像信号ＤＶと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、およびゲートアドレス信号ＧＡを出力する。

ここで、外部からの表示データ信号ＤＡＴは、例えばそれぞれ１つの画素形成部に与えられるべき６ビットのデータである赤色表示データ、緑色表示データ、および青色表示データからなる合計１８ビットのパラレルデータを含んでいる。これらのデータは色毎に対応する映像信号線に与えられる。

映像信号線駆動回路３００は、表示制御回路２００から出力されたデジタル画像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、表示部５００内の各画素形成部Ｐ（ｍ，ｎ）の画素容量Ｃｌｃ（および補助容量）を充電するために駆動用映像信号Ｓ（１）〜Ｓ（Ｍ）を各映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に印加する。このとき、映像信号線駆動回路３００では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に印加すべき電圧を示すデジタル画像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記保持されたデジタル画像信号ＤＶがアナログ電圧に変換される。これらのアナログ電圧は、駆動用映像信号として全ての映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に一斉に印加される。すなわち、本実施形態においては、映像信号線ＳＬ（１）〜ＳＬ（Ｍ）の駆動方式には線順次駆動方式が採用されている。

なお、本実施形態では、説明を簡便にするため、画素液晶への印加電圧の正負極性を１フレーム毎にも反転させる駆動方式であるライン反転駆動方式が採用されるものとするが、正負極性を表示部５００における行毎に反転させ且つ１フレーム毎にも反転させる駆動方式であるライン反転駆動方式が採用されてもよいし、前述したドット反転駆動方式が採用されてもよい。

走査信号線駆動回路４００は、表示制御回路２００から出力されたゲートアドレス信号ＧＡに基づいて、走査信号線ＧＬ（１）〜ＧＬ（Ｎ）のうちの１つに対して、対応するアクティブな走査信号Ｇ（１）〜Ｇ（Ｎ）のうちの１つを印加する。具体的には、走査信号線駆動回路４００は、アドレスデコーダであって、受け取ったゲートアドレス信号ＧＡに含まれるアドレスに応じて、走査信号線ＧＬ（１）〜ＧＬ（Ｎ）のうちの１つを選択し、選択された走査信号線にアクティブな走査信号を印加する。以下では、このような動作を（選択される走査信号線に対応する表示行である）行を選択するとも表現する。

なお、図１では、走査信号線駆動回路４００は、走査信号線ＧＬ（１）〜ＧＬ（Ｎ）の一端のみから走査信号を与える構成であるが、その両端の少なくとも一方から与えるよう、表示部５００の左右両側に設けられる構成であってもよい。そうすれば、１つの（端側の）回路の規模（大きさ）を小さくすることができる。また、両端から走査信号を与える場合には、走査信号線ＧＬ（１）〜ＧＬ（Ｎ）に素早く走査信号を与えることができ、走査信号も歪まないため、高速かつ確実に走査線の選択を行うことができる。

表示制御回路２００は、後述するように、映像信号線ＳＬ（１）〜ＳＬ（Ｍ）の電位変動の総量（積算値）が最小になるように、走査信号線ＧＬ（１）〜ＧＬ（Ｎ）から１つずつを選択し、最終的に全てを選択するように、アドレスを順に決定し、ゲートアドレス信号ＧＡを出力する。

なお、本実施形態では、フレーム反転駆動を行うために、液晶の共通電極に与えるべき電圧である共通電圧Ｖｃｏｍをフレーム毎に反転させる、図示されない共通電極駆動回路が備えられている。またここでライン反転駆動が行われる場合には、映像信号線の電圧の振幅を抑えるために、交流化駆動に応じて共通電極の電位をも変化させることが好ましい。すなわち、共通電極駆動回路は、表示制御回路２００からの極性反転信号に応じて、各行毎にかつ１フレーム毎において２種類の基準電圧の間で切り換わる電圧を生成し、これを共通電圧Ｖｃｏｍとして表示部５００の共通電極に供給する。これらの構成によりライン反転駆動方式を実現することができる。

以上のようにして、各映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に駆動用映像信号が印加され、各走査信号線ＧＬ（１）〜ＧＬ（Ｎ）に走査信号が後述する順番で印加されることにより、表示部５００に画像が表示される。次に、走査信号線の走査順序の算出に特徴を有する表示制御回路２００の構成および動作について、図３を参照して説明する。

＜１．２ 表示制御回路の構成および動作＞
図３は、本実施形態における表示制御回路２００の構成を示すブロック図である。この表示制御回路２００は、入力用フレームメモリ２１と、出力用フレームメモリ２２と、走査順序算出部２３と、走査順序設定部２４と、タイミング制御部２５と、アドレス出力部２６とを備えている。

タイミング制御部２５は、外部から送られるタイミング制御信号ＴＳを受け取り、入力用フレームメモリ２１、出力用フレームメモリ２２、走査順序算出部２３、および走査順序設定部２４の各動作を制御するための制御信号ＣＴと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳとを出力する。また、タイミング制御部２５は、アドレス出力部２６に、タイミング制御信号ＴＳを与える。

入力用フレームメモリ２２は、外部からの表示データ信号ＤＡＴを１フレーム分記憶する。また、フレームメモリ２２は、タイミング制御部２５からの制御信号ＣＴに基づき、記憶した１フレーム分の表示データ信号ＤＡＴを適宜のタイミングで出力用フレームメモリ２２および走査順序算出部２３に与える。その後、入力用フレームメモリ２２は、外部から続いて送られてくる次の１フレーム分の表示データ信号ＤＡＴを記憶する。したがって、出力用フレームメモリ２２に記憶される表示データ信号ＤＡＴは、入力用フレームメモリ２１に記憶される表示データ信号ＤＡＴから見て、１フレーム前のデータとなっている。なお、この入力用フレームメモリ２２は、表示制御回路２００に表示データ信号ＤＡＴを与える図示されないホストコントローラに内蔵されていてもよい。

走査順序算出部２３は、外部からの表示データ信号ＤＡＴに基づき、或る基準行が選択された後（すなわち１水平走査期間後）、次にどの行を選択すれば映像信号線ＳＬ（１）〜ＳＬ（Ｍ）の電位変動の総量（積算値）が最も小さくなるかを算出する。映像信号線の電位変動は、映像信号線の寄生容量を含む容量に対する充放電となるため、その電位変動の総量が大きいほど消費電力が大きくなる。

例えば、まず最小の階調値に対応する最小の電位が映像信号線に印加された後、次に（１水平走査期間後に）最大の階調値に対応する最大の電位が当該映像信号線に印加される、という選択動作が繰り返されるとき、消費電力は最も大きくなる。しかし、この場合には、奇数行を順次選択した後に、続いて偶数行を順次選択するという動作を行えば、映像信号線の電位変動の総量を小さくすることができる。このように、選択の順番を適宜に変更すれば、映像信号線の電位変動の総量を小さくすることができる。そこで、走査順序算出部２３は、この適宜の順番を図４に示す処理手順によって算出する。

図４は、走査順序算出部２３における行選択の順番を算出する処理の流れを示すフローチャートである。この図４に示すステップＳ１０において、走査順序算出部２３は、最初に選択されるべき基準行を１行目に設定する。この基準行は、後述するように、次にその他の行が選択される場合に生じるべき映像信号線の電位変動の総量（積算値）を算出する基準となる行である。このように１フレームの最初に選択されるべき行として１行目を設定する処理は、簡便であって、垂直帰線期間において映像信号線ＳＬ（１）〜ＳＬ（Ｍ）の電位が不定である場合（すなわち特定の電位が与えられない場合）に好適な構成である。この構成を第１の構成と呼ぶ。

しかし、装置の電源投入時、スタンバイ時、または垂直帰線期間において、映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に特定の電位を印加する場合もある。この場合には、上記第１の構成のように、必ず最初に１行目が選択されるものとすれば、当該特定の電位から当該１行目が選択される場合に生じる映像信号線の電位変動の総量が大きくなる場合もある。そこで、この場合には、上記ステップＳ１０における処理に代えて、当該特定の電位を基準にして、映像信号線ＳＬ（１）〜ＳＬ（Ｍ）の電位変動の総量（積算値）が最も小さくなる行を最初の基準行として選択する構成が好適である。この構成を第２の構成と呼ぶ。

また、垂直帰線期間において、上記のように特定の電位が印加されるのではなく、１フレームの最後に選択された行において印加された電位がそのまま映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に維持される場合もある。この場合にも、上記第１の構成のように、必ず最初に１行目が選択されるものとすれば、１行目が選択される場合に生じる映像信号線の電位変動の総量が大きくなる場合もある。そこで、この場合には、上記ステップＳ１０における処理に代えて、当該上記１フレームの最後に選択された行において印加される電位を基準にして、映像信号線ＳＬ（１）〜ＳＬ（Ｍ）の電位変動の総量（積算値）が最も小さくなる行を最初の基準行として選択する構成が好適である。この構成を第３の構成と呼ぶ。

以上のように、本実施形態におけるステップＳ１０の処理である第１の構成は、装置の動作態様によっては、映像信号線の電位変動量が大きくなる場合もあるため、この動作態様に応じて、第２または第３の構成を採用すれば、より消費電力を低減することができる。

次に、走査順序算出部２３は、基準行を選択した後、次行が選択される場合に生じるべき映像信号線の電位変動の総量（積算値）を、各行毎に算出する（ステップＳ２０）。すなわち、基準行からどの行を選択すれば、映像信号線ＳＬ（１）〜ＳＬ（Ｍ）の電位変動の総量が最も小さくなるかは、各行についてそれぞれ電位変動の総量を算出しなければ通常は判断することができない。そこで、次式（１）に示す電位の変動総量を、行毎に算出する。

ただし上式（１）において、ａは基準行（初期値は１）を表し、ｉは映像信号線の番号（列の番号）を表し、ｊは走査信号線の番号、すなわち行の番号を表す。また、Ｖｊｉは、ｊ行目（ｊ番目の走査信号線）が選択される時のｉ番目の映像信号線（ｉ列目）に印加される電位を示している。

走査順序算出部２３は、上式（１）で表される変動総量を各行で順次算出し（具体的にはｊ＝１からｊ＝Ｎまで順に変化させてそれぞれ算出し）、算出された全行における映像信号線の電位変動の総量のうち、最も電位変動総量が小さい行を算出し、その行を次に選択されるべき行（以下「次行」という）に決定する（ステップＳ３０）。

ここで、映像信号線の電位変動量は、映像信号線に印加されるべき映像信号に対応する階調データに基づき演算を行う。具体的には、入力用フレームメモリ２１から、基準行および演算対象となる行の各列（各映像信号線）に対応する階調データとをそれぞれ読み出して、上式（１）に基づき、電位変動量の総量（積算値）を算出する。

なお、この電位変動の総量は、計算速度に問題がなければ、各水平走査期間毎に生じる各映像信号線毎の実際に生じるべき電位変動量を積算することが好ましい。例えば、走査順序算出部２３は、或る映像信号線に与えられるべき駆動用映像信号に対応する表示データが示す階調値（例えば０〜２５５）と、当該駆動用映像信号の電圧値との対応関係を示す（予め設定された）テーブル（以下「階調電圧テーブル」という）を含む。走査順序算出部２３は、この階調電圧テーブルに基づき、外部から受け取る表示データに対応する駆動用映像信号が与えられる場合、対応する映像信号線の電位が１水平走査期間前の電位からどれだけ変化するかを示す電位変動量を算出する。

続いて、走査順序算出部２３は、上記次行を基準行に設定し（ステップＳ４０）、全行が上記次行として決定されたか否かを判定し（ステップＳ５０）、決定されていない場合（ステップＳ５０においてＮｏの場合）にはステップＳ２０の処理に戻り、全ての行が決定されるまで処理が繰り返され（Ｓ５０→Ｓ２０→…→Ｓ５０）、全ての行が決定される場合（ステップＳ５０においてＹｅｓの場合）には１フレーム分の処理が終了する。その後、入力用フレームメモリ２１に次のフレームの表示データ信号ＤＡＴが与えられ、同様の動作が行われる。

このように、最初に設定された基準行からの電位変動量の総量が最も小さい行を次行として選択し、選択された当該次行を次の基準行として、次の次行を決定するために同様の処理を行う、という処理を繰り返すことにより、全て（すなわち１フレーム分）の行についての選択を行う。走査順序算出部２３は、この選択の順序を示す走査順序データＤｓｏを生成し、走査順序設定部２４に与える。

走査順序設定部２４は、受け取った走査順序データＤｓｏをアドレス出力部２６に与えるとともに、走査順序データＤｓｏにより示される順序に応じたデータ順でデジタル画像信号ＤＶが出力されるよう、出力用フレームメモリ２２を制御するための順序制御信号Ｃｏを出力用フレームメモリ２２に与える。

出力用フレームメモリ２２は、入力用フレームメモリ２１から表示データ信号ＤＡＴを１フレーム分受け取って記憶しており、この表示データ信号ＤＡＴは走査信号線が配列順に選択されることを前提に階調データが配列されている。走査順序設定部２４は、この配列順を変更する（再配列する）ことにより、または再配列することなく、上記順序で出力されるように出力用フレームメモリ２２を制御する。

また、アドレス出力部２６は、受け取った走査順序データＤｓｏに応じて、対応する走査線を示すアドレスをゲートアドレス信号ＧＡとして、アドレスデコーダである走査信号線駆動回路４００に与える。走査信号線駆動回路４００は、受け取ったゲートアドレス信号ＧＡに含まれるアドレスに応じて、走査信号線ＧＬ（１）〜ＧＬ（Ｎ）のうちの１つを選択する。

以上のように、表示制御回路２００は、走査信号線ＧＬ（１）〜ＧＬ（Ｎ）を上記順序で選択し、当該行が選択されるときに与えられるべき駆動用映像信号Ｓ（１）〜Ｓ（Ｍ）を、対応する映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に与える。このようにすれば、映像信号線の電位変動量の総量を最も小さくすることができる。このことを簡単な具体例を用い、図５および図６を参照して説明する。

図５は、前述した第１の構成例における４本の走査信号線の選択順と、映像信号線に印加される電圧値とを示す図である。この図５に示されるように、ここでは簡単な例として４本の走査信号線ＧＬ（１）〜ＧＬ（４）と、１本の映像信号線ＳＬ（１）とを有する表示装置において、走査信号線ＧＬ（ｊ）（ｊ＝1〜４）が選択される場合に映像信号線ＳＬ（１）に印加される駆動用映像信号電圧Ｖｊ１（Ｖ１１〜Ｖ４１）と、選択順とが記載されている。なお、図５には、次のフレームにおける次の選択順も併せて示されており、前述した第１の構成において説明したように、最初に必ず第１行目に対応する走査信号線ＳＬ（１）が選択されるので、結果的に前のフレームの選択順と同一の選択順となる。

図６は、このような簡単な例としての表示装置における各信号の波形図である。図６に示されるように、走査信号線ＧＬ（１）〜ＧＬ（４）は、図５に示される選択順で選択されるため、時刻ｔ１〜ｔ２において走査信号線ＧＬ（１）がアクティブとなり、時刻ｔ２〜ｔ３において走査信号線ＧＬ（３）がアクティブとなり、時刻ｔ３〜ｔ４において走査信号線ＧＬ（２）がアクティブとなり、時刻ｔ４〜ｔ５において走査信号線ＧＬ（４）がアクティブとなる。また、対応する走査信号線がアクティブになる時に、対応する駆動用映像信号電圧Ｖ１１〜Ｖ４１が映像信号線ＳＬ（１）に印加される。

この図６を参照すればわかるように、時刻ｔ１〜ｔ５の間、映像信号線ＳＬ（１）の電位変化はなだらかであって、電位変化の総量は最も小さくなっている。もし、走査信号線の配列順で対応する駆動用映像信号電圧Ｖ１１〜Ｖ４１が印加される場合には、時刻ｔ２において、電圧Ｖ１１から電圧Ｖ２１に大きく変化し、また時刻ｔ４において、電圧Ｖ３１から電圧Ｖ４１に大きく変化する結果、図６に示す場合よりも映像信号線ＳＬの電位変化の総量はずっと大きくなる。このように、走査信号線の配列順で走査信号線を選択する場合よりも、映像信号線の電位変動量の総量をより小さくする順序で走査信号線を選択すれば、映像信号線を駆動するための消費電力を低減することができる。なお、上記図５および図６では、第１の構成を例に説明したが、前述した第３の構成の場合であっても同様である。以下、図７を参照して説明する。

図７は、第３の構成における上記４本の走査信号線の選択順と、映像信号線に印加される電圧値とを示す図である。この図７において前提とされる表示装置は、図５において前提とされる前述した簡単な表示装置と同一であって、駆動用映像信号電圧Ｖｊ１（Ｖ１１〜Ｖ４１）も同一である。ただし、前述した第３の構成において説明したように、各フレームの最初に選択される走査信号線に対応する行は、前フレームの最後に選択された走査信号線に対応する行において印加される電位を基準にして、映像信号線ＳＬ（１）〜ＳＬ（Ｍ）の電位変動の総量（積算値）が最も小さくなる行が選択される。したがって、図７に示されるように、次のフレームの最初の行は、前のフレームの最後の行と同一の第４行目に対応する走査信号線ＳＬ（４）である。そして、この第４行目を基準として電位変動の総量が最も小さくなるのは、第２行目であり、同様にして、次に第３行目が選択され、最後に第１行目が選択される。このように、走査信号線の配列順で走査信号線を選択する場合よりも、映像信号線の電位変動量の総量をより小さくする順序で走査信号線を選択すれば、映像信号線を駆動するための消費電力を低減することができる。

＜１．３ 効果＞
以上のように本実施形態によれば、最初に設定された基準行からの電位変動量の総量が最も小さい行を次行として選択し、選択された当該次行を次の基準行として、次の次行を決定するために同様の処理を行う、という処理を繰り返すことにより、全て（すなわち１フレーム分）の行についての選択の順序を決定し、当該順序で走査信号線を選択する。この構成によって、走査信号線の配列順で走査信号線を選択する場合よりも、映像信号線の電位変動量の総量をより小さくする順序で走査信号線を選択すれば、映像信号線を駆動するための消費電力を低減することができる。

＜１．４ 第１の実施形態の変形例＞
＜１．４．１ 第１の変形例＞
次に本実施形態の第１の変形例について、図８および図９を参照して説明する。図８は、入力用フレームメモリおよび走査順序算出部に入力される表示データ信号を示す部分的なブロック図である。入力用フレームメモリ２１は、前述したように外部から表示データ信号ＤＡＴを受け取る。この表示データ信号ＤＡＴは、１画素（ＲＧＢの各画素）につき６ビットの階調データを含み、マスクされるビットはない。図中では、このデータ内容を示す［５：０］という記号が表示データ信号ＤＡＴに付されている。また、入力用フレームメモリ２１から走査順序算出部２３に与えられる表示データ信号ＤＡＴｍは、表示データ信号ＤＡＴと同一の信号であるが、６ビットの階調データのうち下位の３ビットがマスクされている。図中では、このデータ内容を示す［５：３］という記号が表示データ信号ＤＡＴｍに付されている。以下では、この表示データ信号ＤＡＴｍのうち、マスクされていない上位の３ビットのデータを判定データと呼ぶ。

図９は、図５と同様の、４本の走査信号線の選択順と、映像信号線に印加される電圧値と、対応する入力データおよび判定データとを示す図である。この図７に示されるように、ここでは図５の場合と同様の簡易な表示装置において、映像信号線ＳＬ（１）に印加される駆動用映像信号電圧Ｖｊ１（Ｖ１１〜Ｖ４１）に対応する階調データ値を示す入力データと、当該６ビットの入力データ（例えば「１１１０１０」）のうち、上位３ビットのデータ（例えば「１１１」）を判定データとする。

走査順序算出部２３は、上述した図４に示されるステップＳ３０において、上式（１）で表される変動総量を各行で順次算出するが、上記実施形態のように、映像信号線に印加されるべき映像信号に対応する６ビットの入力データ（階調データ）をそのまま使用するのではなく、上記６ビットのうちの（下位３ビットをマスクすることにより）上位３ビットを使用する。前述したように、この３ビットのデータをここでは判定データと呼ぶ。図７に示す例では、映像信号線が１本であることから判定データがそのまま電位変動総量となっているが、実際には複数の映像信号線の電位変動量の積算値となる。

このように上位ビットを使用することにより、下位ビットにより示される量が捨象されるため正確な電位変動量を算出することができなくなる反面、演算量を低減することができるので、演算速度が十分でない場合には好適な構成となる。また、演算速度が十分であっても、演算による消費電力を低減することができる点では好適である。

なお、上記上位ビットとは、電位変動量の計算が可能であればよいので、３ビットに限られるわけではなく、入力データ全体のビット数より少ない数の上位のビットであればよい。

＜１．４．２ 第２の変形例＞
また、演算量を低減するために、映像信号線ＳＬ（１）〜ＳＬ（Ｍ）全ての電位変動量の積算値を計算するのではなく、これらのうちのいくつかを間引いて（演算を行わずに）積算値の計算を行ってもよい。例えば、上式（１）に代えて次式（２）に示す電位の変動総量を、行毎に算出してもよい。

なお、上式（２）では、映像信号線を２本飛ばしで演算対象としており、３の倍数番目の映像信号線に印加されるべき電位の変動量の総量が算出される構成となっているが、どの映像信号線を演算対象とするかは特に限定されない。ただし、演算を画面全体で偏り無く対象とするためには、上式（２）に示すように、２以上の数の整数倍毎の映像信号線を演算対象とすることが好ましい。

また、第１の変形例の構成を上記第２の変形例の構成に適用すれば、さらに消費電力を低減することができる。なお、順序の決定手法は部分的に適用されてもよい。

＜２． 第２の実施形態＞
＜２．１ 液晶表示装置の全体構成および動作＞
本実施形態に係るアクティブマトリクス型液晶表示装置は、図１に示される第１の実施形態の表示装置と表示制御回路の一部の構成を除き、同一の構成で同一の動作を行うので、同一の構成要素には同一の符号を付してその説明を省略する。

図１０は、本発明の第２の実施形態における表示制御回路の構成を示すブロック図である。この図１０に示される表示制御回路２１０は、図３に示される表示制御回路２００と比較すればわかるように、新たに表示切り替わり検出部２８が設けられるほかは、同一の構成で同一の動作を行うので、同一の構成要素には同一の符号を付してその説明を省略し、新たに設けられた表示切り替わり検出部２８の動作について説明する。

＜２．２ 表示切り替わり検出部の動作＞
図１０に示す表示切り替わり検出部２８は、外部から与えられる表示データ信号ＤＡＴを受け取り、表される画像の変化を検出する。例えば、壁紙など同一の静止画が連続して表示されている場合、走査順序算出部２３において算出される映像信号線の電位変動量の総量をより小さくする順序は、変化しないはずである。したがって、繰り返し同一の演算を行うことは消費電力を低減する観点からも好ましくない。そこで、表示切り替わり検出部２８は、フレーム毎の画像の内容（例えば画素階調値の積算値など）を監視し、その変化が検出される場合に、更新制御信号Ｃｒを走査順序算出部２３に与える。

走査順序算出部２３は、表示切り替わり検出部２８から更新制御信号Ｃｒを受け取るときに、第１の実施形態の場合と同様に、全て（すなわち１フレーム分）の行についての選択の順序を算出する。その後の走査信号線の選択等の動作については、第１の実施形態の場合と同様である。

＜２．３ 効果＞
以上のように本実施形態によれば、表示切り替わり検出部２８によって、画像の変化が検出される場合にのみ、走査順序算出部２３による選択順序の算出が行われる。この構成によって、走査順序算出部２３における演算回数を低減させることができ、演算による消費電力を低減することができる。

＜２．４ 第２の実施形態の変形例＞
図１１は、本発明の第２の実施形態の変形例における表示制御回路の構成を示すブロック図である。この図１１に示される表示制御回路２２０は、図１０に示される表示制御回路２１０と比較すればわかるように、表示切り替わり検出部２８に代えて変更頻度設定部２９が設けられるほかは、同一の構成で同一の動作を行うので、同一の構成要素には同一の符号を付してその説明を省略し、この変更頻度設定部２９の動作について説明する。

図１１に示す変更頻度設定部２９は、外部から与えられる表示データ信号ＤＡＴを受け取り、表される画像が静止画であるか動画であるかを検出し、静止画である場合には動画である場合よりも長い周期で（低頻度で）更新制御信号Ｃｒを出力する。例えば、静止画が表示されている場合には、動画が表示されている場合に比べて、変更頻度設定部２９において算出される映像信号線の電位変動量の総量をより小さくする順序は、頻繁に変化しないはずである。したがって、短い周期で（高い頻度で）繰り返し同一のまたは類似の演算を行うことは消費電力を低減する観点からも好ましくない。そこで、変更頻度設定部２９は、フレーム毎の画像の内容（例えば画素階調値の積算値など）を監視し、静止画であると判定される場合には長い周期で（例えば１秒に一回）、更新制御信号Ｃｒを走査順序算出部２３に与え、動画であると判定される場合には短い周期で（例えば１フレーム毎に）、更新制御信号Ｃｒを走査順序算出部２３に与える。

また、図１１に示す動作とは異なる動作を行う、図１２に示す変更頻度設定部２９の構成も考えられる。図１２は、本発明の第２の実施形態のさらなる変形例における表示制御回路の構成を示すブロック図である。この図１２に示される変更頻度設定部２９は、図１１に示される変更頻度設定部２９の動作とは異なって、表示データ信号ＤＡＴより表される画像が動画像であるか静止画像であるかを示す画像内容情報Ｄｉを外部（例えばホストコントローラ）から受け取り、受け取った画像内容情報Ｄｉに基づき、上記変形例と同様の判定を行い、対応する周期（頻度）で更新制御信号Ｃｒを走査順序算出部２３に与える。

なお、図１１または図１２に示される走査順序算出部２３は、変更頻度設定部２９から更新制御信号Ｃｒを受け取ると、第１の実施形態の場合と同様に、全て（すなわち１フレーム分）の行についての選択の順序を算出する。その後の走査信号線の選択等の動作については、第１または第２の実施形態の場合と同様である。

以上のように本実施形態の上記変形例によれば、変更頻度設定部２９によって、画像が静止画であるか動画であるかが検出され、静止画である場合には動画である場合よりも長い周期で（低頻度で）走査順序算出部２３による選択順序の算出が行われる。この構成によって、走査順序算出部２３における演算回数を低減させることができ、演算による消費電力を低減することができる。また、第２の実施形態の場合のように、画像が大きく変化しない限り更新されない構成とは異なって、この変形例の構成では、低頻度ではあっても演算内容の更新が行われるので、画像が徐々に変化する場合でも、映像信号線の電位変動量の総量をより小さくすることができ、消費電力をより低減することができる。

＜３． 第３の実施形態＞
＜３．１ 液晶表示装置の全体構成および動作＞
本実施形態に係るアクティブマトリクス型液晶表示装置は、図１に示される第１の実施形態の表示装置と表示制御回路の一部の構成を除き、同一の構成で同一の動作を行うので、同一の構成要素には同一の符号を付してその説明を省略する。

図１３は、本発明の第３の実施形態における表示制御回路の構成を示すブロック図である。この図１３に示される表示制御回路２３０は、図３に示される表示制御回路２００と比較すればわかるように、出力用フレームメモリ２２に代えて出力用ラインメモリ３２が設けられ、走査順序算出部２３に代えてブロック内走査順序算出部３３が設けられ、走査順序設定部２４に代えてブロック内走査順序設定部３４が設けられるほかは、同一の構成で同一の動作を行うので、同一の構成要素には同一の符号を付してその説明を省略する。

本実施形態における表示制御回路２３０は、第１の実施形態の場合において生じる可能性のある問題点を回避することができる。以下、この問題点について、図１４および図１５を参照して説明する。

図１４は、第１の実施形態における簡易な表示装置の、連続する２フレーム分の走査信号線の選択順を示す図であり、図１５は、図１４に示す選択順で選択したときの各走査信号線の電位変化を示す波形図である。図１４に示されるように、第Ｆ番目のフレームは任意の整数であり、以下「Ｆフレーム」という）における最後に選択される走査信号線ＧＬ（４）は、第（Ｆ＋１）番目のフレーム（以下「（Ｆ＋１）フレーム」という）における最初に選択される走査信号線である。

したがって、図１５に示されるように、Ｆフレームにおける走査信号線ＧＬ（４）により選択される画素の表示期間は、次の（Ｆ＋１）フレームにおいて走査信号線ＧＬ（４）が選択されるまでの期間Ｔｄしかない。この期間Ｔｄは、垂直帰線期間分の長さにほぼ等しく、画素の表示期間の平均値である１フレーム期間に比べて非常に短い期間である。このように、画素階調の保持時間に大きな不一致がある場合には、画面が崩れてしまい、表示品位に大きな問題を生じることがあり得る。本実施形態の構成は、走査信号線の選択順を予め設定されたブロック毎に行うことにより、この問題を回避することができる。以下、図１６および図１７を参照して、このブロック毎の選択手法について説明する。

図１６は、表示画面を６つのブロックに分けた例を示す図であり、図１７は、６つのブロックにおける各走査信号線の電位変化を部分的に示す図である。この図１６に示されるように、表示部５００により表される表示画面は、第１ブロックから第６ブロックまでの６つのブロックに分けられており、例えば第１ブロックは、１行目から（Ｎ／６）行目までに対応する走査信号線がグループ化されている。そして、図１７に示されるように、第１ブロックにグループ化されている走査信号線ＧＬ（１）〜ＧＬ（Ｎ／６）は、第１の実施形態と同様の手法により決定された選択順で選択され、第１ブロック内のこれらの走査信号線の選択が終了すると、図１７に示されるように次の第２ブロック内で同様の手法により決定された選択順で対応する走査信号線が選択され、第６ブロックまで同様の処理が繰り返される。このように走査信号線を選択すれば、例えばＦフレームの第１ブロックにおいて最後に選択される走査信号線は、次に（Ｆ＋１）フレームの第１のブロックにおいて最初に選択されるとしても、ほぼ１フレーム期間（正確には約５／６フレーム期間）の長さは少なくともあけられるため、上記のように表示期間が非常に短くなる問題が発生しない。したがって、表示品位の低下を防止することができる。次に、ブロック内走査順序算出部３３およびブロック内走査順序設定部３４の動作について、簡単な具体例を用い、図１８および図１９を参照して説明する。

図１８は、６本の走査信号線の選択順と、映像信号線に印加される電圧値とを示す図である。この図１８に示されるように、ここでは簡単な例として６本の走査信号線ＧＬ（１）〜ＧＬ（６）と、１本の映像信号線ＳＬ（１）とを有する表示装置において、走査信号線ＧＬｊ（ｊ＝1〜４）が選択される場合に映像信号線ＳＬ（１）に印加される駆動用映像信号電圧Ｖｊ１（Ｖ１１〜Ｖ４１）と、選択順とが記載されている。

図１８を図５と比較すればわかるように、図１８に示す構成では、選択順がブロック毎に決定されている。このブロックは、隣接する複数（ここでは３つ）の走査信号線をグループ化することにより定められている。すなわち第１のブロックには、３つの走査信号線ＧＬ（１）〜ＧＬ（３）が含まれており、第２のブロックには、３つの走査信号線ＧＬ（４）〜ＧＬ（６）が含まれている。そして、第１および第２のブロックは、互いに独立してブロック内での仮の選択順が付され、ブロック相互間では、１行目に近いブロックから先に選択される。したがって、第１のブロックにおける仮の選択順は、走査信号線ＧＬ（１）、走査信号線ＧＬ（３）、走査信号線ＧＬ（２）の順となり、第２のブロックにおける仮の選択順は、走査信号線ＧＬ（６）、走査信号線ＧＬ（５）、走査信号線ＧＬ（４）の順となる。したがって、最終的な選択順は、図１８に示されるような順序となる。なお、ここでは簡易な装置例で説明したが、実際にはこのブロックは数個ないし数百個が設けられるものとする。さらに、図１９を参照して、具体的な動作について説明する。

図１９は、このような簡単な例としての表示装置における各信号の波形図である。図１９に示されるように、走査信号線ＧＬ（１）〜ＧＬ（６）は、図１８に示される選択順で選択されるため、時刻ｔ１〜ｔ２において走査信号線ＧＬ（１）がアクティブとなり、時刻ｔ２〜ｔ３において走査信号線ＧＬ（３）がアクティブとなり、時刻ｔ３〜ｔ４において走査信号線ＧＬ（２）がアクティブとなり、時刻ｔ４〜ｔ５において走査信号線ＧＬ（６）がアクティブとなり、時刻ｔ５〜ｔ６において走査信号線ＧＬ（５）がアクティブとなり、時刻ｔ６〜ｔ７において走査信号線ＧＬ（４）がアクティブとなる。また、対応する走査信号線がアクティブになる時に、対応する駆動用映像信号電圧Ｖ１１〜Ｖ６１が映像信号線ＳＬ（１）に印加される。

この図１９を参照すればわかるように、時刻ｔ１〜ｔ７の間、映像信号線ＳＬ（１）の電位変化はなだらかであって、電位変化の総量は最も小さくなっている。もし、走査信号線の配列順で対応する駆動用映像信号電圧Ｖ１１〜Ｖ６１が印加される場合には、時刻ｔ２において、電圧Ｖ１１から電圧Ｖ２１に大きく変化し、また時刻ｔ４において、電圧Ｖ３１から電圧Ｖ４１に大きく変化する結果、図１９に示す場合よりも映像信号線ＳＬの電位変化の総量はずっと大きくなる。このように、走査信号線の配列順で走査信号線を選択する場合よりも、映像信号線の電位変動量の総量をより小さくする順序で走査信号線を選択すれば、映像信号線を駆動するための消費電力を低減することができる。

この点、消費電力を低減する点では、本実施形態で複数のブロックにグループ化することにより、ブロック内では消費電力が低減されるように好適に含まれる走査信号線が選択されるとしても、グループ化しない第１の実施形態の方がより好適に選択することができる。

しかし、複数のブロックは第１行に近いブロックから順に選択されるため、当該ブロックに含まれる走査信号線の１つが選択されてから、次のフレームにおける同一のブロックに含まれる走査信号線の１つが選択されるまでの時間はほぼ一定であって、（ブロックの大きさが十分に小さければ）ほぼ１フレーム分の時間が空けられることになる。したがって、各行での画素階調の保持時間はほぼ１フレーム分の時間に等しくなるため、表示品位に大きな問題を生じることはない。なお、ブロックが大きい場合、例えばブロック数が２である場合であっても、最低１／２フレーム分の保持時間は確保されるため、やはり表示品位に大きな問題を生じることはない。

この点、第１の実施形態の場合には、最初のフレームにおいて最初に選択された行が次のフレームにおいて最後に選択される場合には、当該行での画素階調の保持時間はほぼ２フレーム分の時間に等しくなる一方、最初のフレームにおいて最後に選択された行が次のフレームにおいて最初に選択される場合には、当該行での画素階調の保持時間はほぼ垂直帰線期間分の時間のみとなる。このように、画素階調の保持時間に大きな不一致がある場合には、画面が崩れてしまい、表示品位に大きな問題を生じることがあり得る。本実施形態の構成はこの問題を回避することができる。

また、本実施形態では、ブロック単位で第１の実施形態と同様の選択順序の算出が行われるが、或るブロックでの算出が行われると、次のブロックでの算出に移行するため、出力用に１フレーム分のデータを保持する必要がなく、１ブロック分（または出力バッファ分を含めた２ブロック分）のデータを保持するだけでよい。したがって、これらのデータを保持可能なラインメモリを使用することができる。このラインメモリは回路規模も小さく安価であるため、出力用ラインメモリ３２を使用することにより、装置の製造コストを下げ、表示制御回路２３０の回路規模を小さくすることができる。

＜３．２ 効果＞
以上のように本実施形態によれば、走査信号線を複数のブロックにグループ化し、グループ内での選択順を、映像信号線の電位変動の総量が最も小さくなるように算出するので、第１の実施形態の場合と同様に消費電力を低減することができ、かつグループ間での選択順序を固定化することにより、少なくとも１／２フレーム分以上の保持時間を確保することができるため、表示品位を良好に保つことができる。

＜４． 各実施形態の変形例＞
なお上記各実施形態における表示制御回路の全部または一部の機能は、ホストコントローラに含まれてもよいし、これらとは異なる別個の駆動制御回路に含まれてもよい。またこれらの機能は、対応するプログラムを実行するマイクロコンピュータにより実現されてもよい。

また上記実施形態では、アクティブマトリクス型の液晶表示装置を例に挙げて説明したが、アクティブマトリクス型の表示装置であればこの例に限定されるものではなく、有機ＥＬ（Electro Luminescence）素子などのＬＥＤ（Light Emitting Diode）を使用した表示装置や他のフラットパネルディスプレイ装置にも同様に本発明を適用することができる。

図２０は、有機ＥＬ素子を使用した画素形成部の等価回路を示す回路図である。図２０に示されるように、この画素形成部は、電気光学素子である有機ＥＬ素子１４と、駆動電源Ｖｒｅｆ（図示されない電流供給部）からの電流を供給する電源線電極１７と、走査信号線駆動回路（ゲートドライバ回路）に接続される走査信号線電極１５、映像信号線駆動回路（ソースドライバ回路）に接続される映像信号線電極１６と、共通電極Ｖｃｏｍと、補助容量１３と、有機ＥＬ素子１４に流す電流を制御するためのｐチャネル型ＴＦＴである電流制御用ＴＦＴ１２と、有機ＥＬ素子１４に電流を流すタイミングを制御するｎチャネル型ＴＦＴであるデータ電圧制御用ＴＦＴ１１とを備える。この画素形成部は、いわゆる定電圧型制御方式（電圧プログラム方式）により駆動される。すなわち、走査信号線電極１５に与えられる走査信号によりデータ電圧制御用ＴＦＴ１１が選択されている期間に、映像信号線電極１６に対して映像信号電圧が印加されることにより、当該映像信号電圧に応じた電圧が補助容量１３に保持される。その後、データ電圧制御用ＴＦＴ１１が選択されていない期間に、補助容量１３で保持されている電圧に応じて電流制御用ＴＦＴ１２の導電率が制御される。このように、電流制御用ＴＦＴ１２に対して直列に接続される有機ＥＬ素子１４に所定の電流が流されることにより、その発光量が制御される。上記各実施形態の構成は、このような画素回路を備える有機ＥＬ表示装置にも同様に適用することができる。

本発明は、アクティブマトリックス型の液晶表示装置などの表示装置に適用されるものであって、特に低消費電力が要求される表示装置に適している。

１０ …ＴＦＴ（スイッチング素子）
２１ …入力用フレームメモリ
２２ …出力用フレームメモリ
２３ …走査順序算出部
２４ …走査順序設定部
２５ …タイミング制御部
２６ …アドレス出力部
３２ …出力用ラインメモリ
３３ …ブロック内走査順序算出部
３４ …ブロック内走査順序設定部
２００〜２３０…表示制御回路
３００ …映像信号線駆動回路
４００ …走査信号線駆動回路
５００ …表示部
ＤＡＴ …表示データ信号（画像信号）
ＤＶ …デジタル画像信号
Ｅｐｉｘ …画素電極
ＧＬ（ｎ） …走査信号線（ｎ＝１〜Ｎ）
ＳＬ（ｍ） …データ号線（ｍ＝１〜Ｍ）
Ｐ（ｍ，ｎ） …画素形成部（ｎ＝１〜Ｎ、ｍ＝１〜Ｍ）

本発明の第１の局面は、複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部により画像を表示する表示装置であって、
前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動回路と、
前記複数の走査信号線を選択的に駆動するための走査信号線駆動回路と、
前記複数の走査信号線が配置順で選択される場合に前記複数の映像信号線の駆動に要する電力よりも小さい電力で前記複数の映像信号線が駆動されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定回路と
を備え、
前記走査順序決定回路は、前記順番を決定した後、所定の待機時間が経過するかまたは所定の開始時点まで決定された順番を固定することを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
前記走査順序決定回路は、前記画像の変化が検出される時点を前記開始時点とし、または前記画像が静止画像であると判定される場合に前記画像が動画像であると判定される場合よりも長い時間を前記待機時間として定めることを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
前記走査順序決定回路は、前記複数の映像信号線を、隣接する所定数の走査信号線毎にグループ化し、当該グループ毎に前記順番を決定することを特徴とする。

本発明の第１０の局面は、本発明の第９の局面において、
前記グループの１つに含まれる複数の映像信号線に与えられるべき電位を示すデジタル階調データを記憶する大きさを有するメモリをさらに備えることを特徴とする。

本発明の第１１の局面は、本発明の第２の局面において、
前記走査順序決定回路は、前記複数の映像信号線のうち２以上の所定の整数倍毎の映像信号線のそれぞれにおける電位変動量の絶対値を積算することを特徴とする。

本発明の第１２の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、アドレスデコーダであり、
前記走査順序決定回路は、前記走査信号線駆動回路に対して、前記順序に応じたアドレスを与えることを特徴とする。

本発明の第１３の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、前記複数の走査信号線の少なくとも一方の端に信号を与えるよう、前記複数の走査信号線の両端側の位置にそれぞれ配置されることを特徴とする。
本発明の第１４の局面は、本発明の第１の局面において、
前記画素形成部は、酸化物半導体を含む薄膜トランジスタからなるスイッチング素子を含むことを特徴とする。
本発明の第１５の局面は、本発明の第１４の局面において、
前記酸化物半導体は、インジウム、ガリウム、および亜鉛を主成分とすることを特徴とする。

本発明の第１６の局面は、複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部に画像を表示する方法であって、
前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動ステップと、
前記複数の走査信号線を選択的に駆動するための走査信号線駆動ステップと、
前記複数の走査信号線が配置順で選択される場合に前記複数の映像信号線の駆動に要する電力よりも小さい電力で前記複数の映像信号線が駆動されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定ステップと
を備え、
前記走査順序決定ステップでは、前記順番を決定した後、所定の待機時間が経過するかまたは所定の開始時点まで決定された順番を固定することを特徴とする。

上記本発明の第１の局面によれば、複数の走査信号線が配置順で選択される場合よりも小さい電力で複数の映像信号線が駆動されるように、複数の走査信号線における選択の順番が決定されるので、映像信号線を駆動するための消費電力を低減することができる。
さらに上記本発明の第１の局面によれば、順番を決定した後、所定の待機時間が経過するかまたは所定の開始時点まで決定された順番が固定されるので、演算を少なくして、演算に使用される消費電力を低減することができる。

上記本発明の第８の局面によれば、画像の変化が検出される時点を開始時点とし、または画像が静止画像であると判定される場合に画像が動画像であると判定される場合よりも長い時間を待機時間として定めるので、画像の変化等に応じて演算を適宜に少なくして、演算に使用される消費電力を低減することができる。

上記本発明の第９の局面によれば、隣接する所定数の走査信号線毎にグループ化し、当該グループ毎に順番を決定するので、少なくとも１／２フレーム分以上の保持時間を確保することができるため、表示品位を良好に保つことができる。

上記本発明の第１０の局面によれば、グループの１つに含まれる複数の映像信号線に与えられるべき電位を示すデジタル階調データを記憶する大きさを有するメモリを備えるので、典型的にはフレームメモリのような大型なメモリが不要となり、製造コストを下げることができる。

上記本発明の第１１の局面によれば、映像信号線のうち２以上の所定の整数倍毎の映像信号線のそれぞれにおける電位変動量の絶対値が積算されるので、当該積算のための演算量を削減することができ、また演算に使用される消費電力を低減することができる。

上記本発明の第１２の局面によれば、走査信号線駆動回路として一般的なアドレスデコーダを使用することにより、簡易な構成で装置を製造することができ、また簡単な構成で、走査信号線の選択順序を自由に変更することが可能になる。

上記本発明の第１３の局面によれば、走査信号線駆動回路は、複数の走査信号線の両端側の位置にそれぞれ配置されるので、１つの（端側の）回路の規模（大きさ）を小さくすることができる。また、両端から走査信号を与える場合には、走査信号も歪まないため、高速かつ確実に走査線の選択を行うことができる。
上記本発明の第１４の局面によれば、酸化物半導体によって、低消費電力の駆動を実現することができる。
上記本発明の第１５の局面によれば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）系の酸化物半導体が使用されることによって、特に低消費電力の駆動を実現することができる。

上記本発明の第１６の局面によれば、上記本発明の第１の局面と同様の効果を表示方法において奏することができる。

本発明の第１の局面は、複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部により画像を表示する表示装置であって、
前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動回路と、
前記複数の走査信号線を選択的に駆動するための走査信号線駆動回路と、
前記複数の走査信号線が配置順で選択される場合に前記複数の映像信号線の駆動に要する電力よりも小さい電力で前記複数の映像信号線が駆動されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定回路と
を備え、
前記走査順序決定回路は、前記画像の変化が検出される時点を開始時点とし、または前記画像が静止画像であると判定される場合に前記画像が動画像であると判定される場合よりも長い時間を待機時間として定め、前記順番を決定した後、前記待機時間が経過するかまたは前記開始時点まで決定された順番を固定し、前記順番を前記画像信号に基づき決定する動作を停止することを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
前記走査順序決定回路は、前記複数の映像信号線を、隣接する所定数の走査信号線毎にグループ化し、当該グループ毎に前記順番を決定することを特徴とする。

本発明の第９の局面は、本発明の第８の局面において、
前記グループの１つに含まれる複数の映像信号線に与えられるべき電位を示すデジタル階調データを記憶する大きさを有するメモリをさらに備えることを特徴とする。

本発明の第１０の局面は、本発明の第２の局面において、
前記走査順序決定回路は、前記複数の映像信号線のうち２以上の所定の整数倍毎の映像信号線のそれぞれにおける電位変動量の絶対値を積算することを特徴とする。

本発明の第１１の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、アドレスデコーダであり、
前記走査順序決定回路は、前記走査信号線駆動回路に対して、前記順序に応じたアドレスを与えることを特徴とする。

本発明の第１２の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、前記複数の走査信号線の少なくとも一方の端に信号を与えるよう、前記複数の走査信号線の両端側の位置にそれぞれ配置されることを特徴とする。
本発明の第１３の局面は、本発明の第１の局面において、
前記画素形成部は、酸化物半導体を含む薄膜トランジスタからなるスイッチング素子を含むことを特徴とする。
本発明の第１４の局面は、本発明の第１３の局面において、
前記酸化物半導体は、インジウム、ガリウム、および亜鉛を主成分とすることを特徴とする。

本発明の第１５の局面は、複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部に画像を表示する方法であって、
前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動ステップと、
前記複数の走査信号線を選択的に駆動するための走査信号線駆動ステップと、
前記複数の走査信号線が配置順で選択される場合に前記複数の映像信号線の駆動に要する電力よりも小さい電力で前記複数の映像信号線が駆動されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定ステップと
を備え、
前記走査順序決定ステップでは、前記画像の変化が検出される時点を開始時点とし、または前記画像が静止画像であると判定される場合に前記画像が動画像であると判定される場合よりも長い時間を待機時間として定め、前記順番を決定した後、前記待機時間が経過するかまたは前記開始時点まで決定された順番を固定し、前記順番を前記画像信号に基づき決定する動作を停止することを特徴とする。

上記本発明の第１の局面によれば、複数の走査信号線が配置順で選択される場合よりも小さい電力で複数の映像信号線が駆動されるように、複数の走査信号線における選択の順番が決定されるので、映像信号線を駆動するための消費電力を低減することができる。
さらに上記本発明の第１の局面によれば、順番を決定した後、所定の待機時間が経過するかまたは所定の開始時点まで決定された順番が固定されるので、決定のための演算を少なくして、演算に使用される消費電力を低減することができる。
さらにまた上記本発明の第１の局面によれば、画像の変化が検出される時点を開始時点とし、または画像が静止画像であると判定される場合に画像が動画像であると判定される場合よりも長い時間を待機時間として定めるので、画像の変化等に応じて演算を適宜に少なくして、演算に使用される消費電力を低減することができる。

上記本発明の第８の局面によれば、隣接する所定数の走査信号線毎にグループ化し、当該グループ毎に順番を決定するので、少なくとも１／２フレーム分以上の保持時間を確保することができるため、表示品位を良好に保つことができる。

上記本発明の第９の局面によれば、グループの１つに含まれる複数の映像信号線に与えられるべき電位を示すデジタル階調データを記憶する大きさを有するメモリを備えるので、典型的にはフレームメモリのような大型なメモリが不要となり、製造コストを下げることができる。

上記本発明の第１０の局面によれば、映像信号線のうち２以上の所定の整数倍毎の映像信号線のそれぞれにおける電位変動量の絶対値が積算されるので、当該積算のための演算量を削減することができ、また演算に使用される消費電力を低減することができる。

上記本発明の第１１の局面によれば、走査信号線駆動回路として一般的なアドレスデコーダを使用することにより、簡易な構成で装置を製造することができ、また簡単な構成で、走査信号線の選択順序を自由に変更することが可能になる。

上記本発明の第１２の局面によれば、走査信号線駆動回路は、複数の走査信号線の両端側の位置にそれぞれ配置されるので、１つの（端側の）回路の規模（大きさ）を小さくすることができる。また、両端から走査信号を与える場合には、走査信号も歪まないため、高速かつ確実に走査線の選択を行うことができる。
上記本発明の第１３の局面によれば、酸化物半導体によって、低消費電力の駆動を実現することができる。
上記本発明の第１４の局面によれば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）系の酸化物半導体が使用されることによって、特に低消費電力の駆動を実現することができる。

上記本発明の第１５の局面によれば、上記本発明の第１の局面と同様の効果を表示方法において奏することができる。

本発明の第１の局面は、複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部により画像を表示する表示装置であって、
前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動回路と、
前記複数の走査信号線を選択的に駆動するための走査信号線駆動回路と、
前記複数の走査信号線が配置順で選択される場合に前記複数の映像信号線の駆動に要する電力よりも小さい電力で前記複数の映像信号線が駆動されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定回路と
を備え、
前記走査順序決定回路は、前記画像の変化が検出される時点を開始時点とし、かつ前記画像が静止画像であると判定される場合に前記画像が動画像であると判定される場合よりも長い時間を待機時間として定め、前記順番を決定した後、前記待機時間が経過するかまたは前記開始時点まで決定された順番を固定し、前記順番を前記画像信号に基づき決定する動作を停止することを特徴とする。

本発明の第１５の局面は、複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部に画像を表示する方法であって、
前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動ステップと、
前記複数の走査信号線を選択的に駆動するための走査信号線駆動ステップと、
前記複数の走査信号線が配置順で選択される場合に前記複数の映像信号線の駆動に要する電力よりも小さい電力で前記複数の映像信号線が駆動されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定ステップと
を備え、
前記走査順序決定ステップでは、前記画像の変化が検出される時点を開始時点とし、かつ前記画像が静止画像であると判定される場合に前記画像が動画像であると判定される場合よりも長い時間を待機時間として定め、前記順番を決定した後、前記待機時間が経過するかまたは前記開始時点まで決定された順番を固定し、前記順番を前記画像信号に基づき決定する動作を停止することを特徴とする。

上記本発明の第１の局面によれば、複数の走査信号線が配置順で選択される場合よりも小さい電力で複数の映像信号線が駆動されるように、複数の走査信号線における選択の順番が決定されるので、映像信号線を駆動するための消費電力を低減することができる。
さらに上記本発明の第１の局面によれば、順番を決定した後、所定の待機時間が経過するかまたは所定の開始時点まで決定された順番が固定されるので、決定のための演算を少なくして、演算に使用される消費電力を低減することができる。
さらにまた上記本発明の第１の局面によれば、画像の変化が検出される時点を開始時点とし、かつ画像が静止画像であると判定される場合に画像が動画像であると判定される場合よりも長い時間を待機時間として定めるので、画像の変化等に応じて演算を適宜に少なくして、演算に使用される消費電力を低減することができる。

Claims (15)

1. 複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部により画像を表示する表示装置であって、
   前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動回路と、
   前記複数の走査信号線を選択的に駆動するための走査信号線駆動回路と、
   前記複数の走査信号線が配置順で選択される場合に前記複数の映像信号線の駆動に要する電力よりも小さい電力で前記複数の映像信号線が駆動されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定回路と
   を備えることを特徴とする、表示装置。
2. 前記走査順序決定回路は、前記走査信号線駆動回路によって選択される走査信号線が切り替わる毎に生じる前記複数の映像信号線の少なくとも一部のそれぞれにおける電位変動量の絶対値を積算した値が最も小さくなるよう、前記順番の少なくとも一部を決定することを特徴とする、請求項１に記載の表示装置。
3. 前記走査順序決定回路は、次に選択されると前記電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定し、当該走査信号線が選択された後に続いて選択されると前記電位変動量の絶対値を積算した値が最も小さくなる走査信号線を決定することを特徴とする、請求項２に記載の表示装置。
4. 前記走査順序決定回路は、前記画像が表示される直前に表示された画像を表示するために最後に選択されるべき走査信号線が選択された後、前記画像を表示するために次に選択されると前記電位変動量の絶対値を積算した値が最も小さくなる走査信号線を、前記複数の走査信号線のうちの最初に選択されるべき走査信号線とすることを特徴とする、請求項３に記載の表示装置。
5. 前記走査順序決定回路は、予め定められた電位と前記複数の映像信号線における電位との差の絶対値の積算値が最も小さくなる走査信号線を、前記複数の走査信号線のうちの最初に選択されるべき走査信号線とすることを特徴とする、請求項３に記載の表示装置。
6. 前記走査順序決定回路は、前記画像の一行目を表示するために選択される走査信号線を前記複数の走査信号線のうちの最初に選択されるべき走査信号線とすることを特徴とする、請求項３に記載の表示装置。
7. 前記走査順序決定回路は、前記画像信号に含まれる階調データであって前記複数の映像信号線に与えられるべき電位を示すデジタル階調データのうち、所定数の上位ビットに基づき、前記積算値を算出することを特徴とする、請求項２に記載の表示装置。
8. 前記走査順序決定回路は、前記順番を決定した後、所定の待機時間が経過するかまたは所定の開始時点まで決定された順番を固定することを特徴とする、請求項１に記載の表示装置。
9. 前記走査順序決定回路は、前記画像の変化が検出される時点を前記開始時点とし、または前記画像が静止画像であると判定される場合に前記画像が動画像であると判定される場合よりも長い時間を前記待機時間として定めること を特徴とする、請求項８に記載の表示装置。
10. 前記走査順序決定回路は、前記複数の映像信号線を、隣接する所定数の走査信号線毎にグループ化し、当該グループ毎に前記順番を決定することを特徴とする、請求項１に記載の表示装置。
11. 前記グループの１つに含まれる複数の映像信号線に与えられるべき電位を示すデジタル階調データを記憶する大きさを有するメモリをさらに備えることを特徴とする、請求項１０に記載の表示装置。
12. 前記走査順序決定回路は、前記複数の映像信号線のうち２以上の所定の整数倍毎の映像信号線のそれぞれにおける電位変動量の絶対値を積算することを特徴とする、請求項２に記載の表示装置。
13. 前記走査信号線駆動回路は、アドレスデコーダであり、
    前記走査順序決定回路は、前記走査信号線駆動回路に対して、前記順序に応じたアドレスを与えることを特徴とする、請求項１に記載の表示装置。
14. 前記走査信号線駆動回路は、前記複数の走査信号線の少なくとも一方の端に信号を与えるよう、前記複数の走査信号線の両端側の位置にそれぞれ配置されることを特徴とする、請求項１に記載の表示装置。
15. 複数の映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線とに沿って配置される複数の画素形成部に画像を表示する方法であって、
    前記画像を表す画像信号に基づき、前記複数の映像信号線を駆動するための映像信号線駆動ステップと、
    前記複数の走査信号線を選択的に駆動するための走査信号線駆動ステップと、
    前記複数の走査信号線が配置順で選択される場合に前記複数の映像信号線の駆動に要する電力よりも小さい電力で前記複数の映像信号線が駆動されるように、前記複数の走査信号線における選択の順番を前記画像信号に基づき決定する走査順序決定ステップと
    を備えることを特徴とする、表示方法。

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