JPWO2013069272A1 - 送信方法、受信方法、送信機、及び受信機 - Google Patents

Abstract

Ｄ個の実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換し、ＮS個の実数シンボルからＮC＝ＮS／２個の複素シンボルを含む複素シンボル列を生成し、複素シンボル列の生成を、全てのＤ次元回転ベクトルのＤ個の実数シンボルの間隔がＮC／Ｄ複素シンボル又はＮC／Ｄ−１複素シンボルになるように、又は、一部のＤ次元回転ベクトルを除くＤ次元回転ベクトルのＤ個の実数シンボルの間隔がＮC／Ｄ複素シンボル又はＮC／Ｄ−１複素シンボルになるように、行う。

Description

本発明は、デジタル通信分野に関し、より詳細には、多次元回転コンステレーションを用いる送信及び受信の技術に関する。

近年、送信機として、多次元回転コンステレーション（例えば、回転ＱＡＭ(quadrature amplitude modulation)コンステレーション）を用いるものがある（例えば、特許文献１、非特許文献１参照）。

このような送信機は、シンボルマッパから出力される複数の実数値(real-valued)のＰＡＭ(pulse amplitude modulation)シンボルにおいて、所定個のＰＡＭシンボルのグループ毎に当該所定個のＰＡＭシンボルを要素とするベクトルに直交行列を乗算する（ベクトルを回転させる）機能を備える。このような送信機では、回転処理の結果得られたベクトル（回転ベクトル）を構成する前記所定個の要素を時間軸で分散させることが行われている。

欧州特許出願２２８８０４８

ＥＴＳＩ ＥＮ ３０２ ７５５ Ｖ１．１．１（ＤＶＢ−Ｔ２規格）

ところで、時間ダイバーシティは、回転ベクトルを構成する前記所定個の要素の時間軸での分散に依存する。

そこで、本発明は、回転ベクトルを構成する前記所定個の要素の時間軸での分散を適切にして、優れた時間ダイバーシティを得ることができる送信方法を提供することを目的とする。

上記目的を達成するために本発明の送信方法は、デジタルデータの送信方法であって、
所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化ステップと、
前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成ステップと、
前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換ステップと、
前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成ステップと、
を有し、
前記複素シンボル列生成ステップは、
前記複素シンボル列の生成を、当該複素シンボル列において、全ての前記Ｄ次元回転ベクトルのＤ個の前記実数シンボルの間隔がＮ_C／Ｄ複素シンボル又はＮ_C／Ｄ−１複素シンボルになるように、又は、一部の前記Ｄ次元回転ベクトルを除く前記Ｄ次元回転ベクトルのＤ個の前記実数シンボルの間隔がＮ_C／Ｄ複素シンボル又はＮ_C／Ｄ−１複素シンボルになるように、行う。

上記の送信方法によれば、優れた時間ダイバーシティを得ることができる。

一般的な回転コンステレーションを用いる送信機１００の構成を示すブロック図。 フレームインターリービングとフレームマッピングの組み合わせの一例を示す図。 フレームインターリービングとフレームマッピングの組み合わせの他の例を示す図。 フレームインターリービングとフレームマッピングの組み合わせの更に他の例を示す図。 フレームインターリービングとフレームマッピングの組み合わせの更に他の例を示す図。 フレームインターリービングとフレームマッピングの組み合わせの更に他の例を示す図。 本発明の一実施形態に従った１フレームでのＦＥＣブロックの分散の概略の一例を示す図。 本発明の一実施形態に従った２フレームでのＦＥＣブロックの分散の概略の一例を示す図。 本発明の一実施形態に従った３フレームでのＦＥＣブロックの分散の概略の一例を示す図。 本発明の一実施形態に従った４フレームでのＦＥＣブロックの分散の概略一例を示す図。 本発明の実施の形態１の回転コンステレーションを用いる送信機１００Ａの構成を示すブロック図。 ２次元回転コンステレーションブロックの場合に図４のセルマッパ１４０Ａによって行われるセルマッピングの一例を示す図。 ４次元回転コンステレーションブロックの場合に図４のセルマッパ１４０Ａによって行われるセルマッピングの一例を示す図。 ２次元回転コンステレーションブロックの場合に図４のセルマッパ１４０Ａによって行われるセルマッピングの他の例を示す図。 ４次元回転コンステレーションブロックの場合に図４のセルマッパ１４０Ａによって行われるセルマッピングの他の例を示す図。 ２次元回転コンステレーションブロックの場合に図４のセルインターリーバ１５０Ａによって行われるセルインターリービングの一例を示す図。 ４次元回転コンステレーションブロックの場合に図４のセルインターリーバ１５０Ａによって行われるセルインターリービングの一例を示す図。 ２次元回転コンステレーションブロックの場合のセルマッピング及びセルインターリービングの結果の一例を示す図。 ４次元回転コンステレーションブロックの場合のセルマッピング及びセルインターリービングの結果の一例を示す図。 ２次元回転コンステレーションブロックの場合のＦＥＣブロックのスライシングの例を示す図。 ４次元回転コンステレーションブロックの場合のＦＥＣブロックのスライシングの例を示す図。 図４のフレームインターリーバ１６０Ａの構成を示すブロック図。 図１５のフレームインターリーバ１６０ＡによるＦＥＣブロックの複数フレームへの分散の概略の一例を示す図。 ＦＥＣブロックをインターリービングユニットに分離し、さらにスライスに分離する一例を示す図。 本発明の実施の形態１の回転コンステレーションを用いる受信機３００の構成を示すブロック図。 ＤＶＢ−Ｔ２規格に基づく、回転ＱＡＭ（quadrature amplitude modulation）コンステレーションを用いる送信機５００の構成を示すブロック図。 ２次元回転コンステレーションブロックの場合に図１９のＱ遅延挿入ユニット５５１によって行われる処理の一例を示す図。 ４次元回転コンステレーションブロックの場合に図１９のＱ遅延挿入ユニット５５１によって行われる処理の一例を示す図。 図１９のビットインターリーバ５２０の構成を示すブロック図。 図２２のカラム‐ロウインターリーバ５２４の動作の概要を示す図。 ＱＰＳＫコンステレーションに対するビットマッピングを示す図。 １６−ＱＡＭコンステレーションに対するビットマッピングを示す図。 ６４−ＱＡＭコンステレーションに対するビットマッピングを示す図。 本発明の実施の形態２の回転コンステレーションを用いる送信機５００Ａの構成を示すブロック図。 本発明の実施の形態２の回転コンステレーションを用いる他の送信機５００Ｂの構成を示すブロック図。 本発明の実施の形態２の回転コンステレーションを用いる受信機７００の構成を示すブロック図。

≪発明者による検討及びそれから発明者が得た知見≫
最初に、一般的な多次元回転コンステレーション（例えば、回転ＱＡＭ（quadrature amplitude modulation）コンステレーション）を用いる送信技術について図面を参照しつつ説明する。

図１は、一般的な多次元回転コンステレーションを用いる送信機の構成を示すブロック図である。

送信機１００は、前方誤り訂正（forward-error-correction：ＦＥＣ）エンコーダ１１０と、デマルチプレクサ１１５と、ＰＡＭマッパ１２０と、デマルチプレクサ１２５と、コンステレーション回転ユニット１３０と、セルマッパ１４０と、セルインターリーバ１５０と、フレームインターリーバ１６０と、フレームマッパ１７０と、変調器１８０と、送信アンテナ１９０とを備える。

送信機１００は、入力として、送信される情報を含む、所定長のバイナリーブロックを受け取る。

ＦＥＣエンコーダ１１０は、前方誤り訂正（forward-error-correction：ＦＥＣ）符号を用いて各情報ブロックを符号化する。これによって、ＦＥＣ符号が作られる。この符号化処理は、受信機における情報ブロックの復号をエラーに対してよりロバスト（robust）にするための、冗長ビットの計算と当該冗長ビットの情報ブロックへの付加を含む。ＦＥＣ符号のファミリーの２つの重要な例として、低密度パリティ検査（low-density parity-check：ＬＤＰＣ）符号とターボ符号がある。しかしながら、本発明は、ＦＥＣエンコーダ１１０が使用するＦＥＣ符号の類型を特に限定するものではない。ＦＥＣ符号の最も重要なパラメータは符号化率である。ここで、符号化率は、情報ビット数と符号語ビット数との比である（符号化率＝情報ビット数÷符号語ビット数）。なお、本発明は、符号化率を特に限定するものではない。

符号化処理により得られたＦＥＣ符号語はデマルチプレクサ１１５に供給される。以下では、ＦＥＣ符号語をＦＥＣブロックと表記する。デマルチプレクサ１１５は、ＦＥＣブロックの複数ビットをＢ個のビットのグループに分離して、ＰＡＭマッパ１２０に供給する。ＰＡＭマッパ１２０は、グループ毎に、Ｂ個のビットを実数値(real-valued)のＰＡＭ(pulse amplitude modulation）シンボルにマッピングする。各ＰＡＭシンボルは、２^B個の値を含むディスクリートセットから１つの値をとる。Ｂ個のビットがどのようにＰＡＭシンボルにマッピングされるかはよく理解されており、本発明には直接関連しない。本発明に関連する側面は、各ＦＥＣブロックがＰＡＭシンボルのブロックに変換されることである。以下では、ＦＥＣブロック毎のＰＡＭシンボル数をＮ_Sで表記する。

ＰＡＭシンボルにマッピングする前に、ＦＥＣブロックは、例えば、ビットパーミュテーション又はパンクチャなど、付加的な処理を施されてもよい。これらの側面は本技術分野でよく知られた技術である。

ＰＡＭマッパ１２０によって作られたＮ_S個の実数値のＰＡＭシンボルは、デマルチプレクサ１２５に供給される。デマルチプレクサ１２５は、Ｎ_S個の実数値のＰＡＭシンボルを、各々がＤ個の実数値のＰＡＭシンボルを要素とするＤ次元ベクトルに分離する。これらのベクトルは、Ｄ次元空間における固有のポイントを示すものとして扱われる。結果として得られた（２^B）^D個の組み合わせがＤ次元コンステレーションを形成する。

各Ｄ次元ベクトルはデマルチプレクサ１２５からコンステレーション回転ユニット１３０に供給される。コンステレーション回転ユニット１３０は、各Ｄ次元ベクトルにＤ行Ｄ列の直交行列（以下では、Ｄ×Ｄの直交行列と表記する。）を乗算する（コンステレーション回転ユニット１３０に供給されるＤ次元ベクトルをＶ、行列乗算に用いられる直交行列をＲ、行列乗算結果のＤ次元回転ベクトルをＶ’とした場合、Ｖ’＝ＲＶ）。直交行列の乗算は、一般的なＤ次元空間におけるベクトルの回転とみなされ、用語「回転コンステレーション（rotated constellation）」が用いられる。本発明は、コンステレーション回転ユニット１３０が用いる直交行列（適宜「回転行列」と表記）を特定の構造の直交行列に限定するものではなく、任意の直交行列を用いることができる。回転コンステレーションの使用は、当該技術分野において既知技術であるので詳細説明は省略するが、特許文献１（欧州特許出願２２８８０４８）に非常に詳細に開示されており、その開示内容を完全に援用する。

Ｄは、好ましくは、２の累乗であり、例えば２、４、８である。通常、Ｎ_SはＤの倍数である。Ｎ_SがＤの倍数でない場合、ＦＥＣブロックの最後の１から（Ｄ−１）個のＰＡＭシンボルは変化しないまま、すなわち、回転されないままである。このことは、本発明の側面のどれにも影響しない。

また、好ましくは、Ｎ_Sが２の倍数である。

ここで、Ｄ個の実数値のＰＡＭシンボルを要素とするベクトルを回転させた結果得られたＤ次元回転ベクトルをＤ次元回転コンステレーションブロック又は単にＤ次元コンステレーションブロックと表記する。また、Ｄ次元コンステレーションブロックを構成する実数シンボルを成分又は次元と表記する。

なお、２次元回転コンステレーションブロックを２Ｄ回転コンステレーションブロック又は２Ｄ−ＲＣと表記し、４次元回転コンステレーションブロックを４Ｄ回転コンステレーションブロック又は４Ｄ−ＲＣと表記する。

直交行列乗算後（回転処理後）、各ＦＥＣブロックのＮ_S個の実数シンボル（成分）が、コンステレーション回転ユニット１３０からセルマッパ１４０に供給される。セルマッパ１４０は、Ｎ_S個の実数シンボルを、Ｎ_C＝Ｎ_S／２の複素シンボルにマッピングする（セルマッピング）。複素シンボルは複素セルまたは単にセルと表記されることもある。

セルインターリーバ１５０は、セルマッパ１４０から複素セルを受け取り、受け取った複素セルをインターリービングする（セルインターリービング）。

フレームインターリーバ１６０は、システムの時間ダイバーシティを増大するために、各ＦＥＣブロックのＮ_C個の複素セルを時間軸で分散するために、インターリービングする（フレームインターリービング）。そして、フレームマッパ１７０は、時間軸で分散された複素セルをフレームにマッピングする（フレームマッピング）。

フレームインターリーバ１６０は、ブロックインターリーバ、畳み込みインターリーバ、又は、両者を組み合わせたものであってもよい。例えば、ＤＶＢ−Ｔ２規格では、フレームインターリーバ１６０は、ブロックインターリーバであり、時間インターリーバと表記される。

システムの時間ダイバーシティは、インターリービング期間の増大に伴って増大していくものであり、最大化されるべきである。しかしながら、インターリービング期間を非常に長くすると、レイテンシが大きくなり、初期取得（例えば、テレビチャネルザッピングのための初期取得）に要する時間が長くなり、また、送信機と受信機の双方で必要なメモリ容量が大きくなる。

通常、送信信号は、同じ期間の１又は複数のフレームにまとめられる。各ＦＥＣブロックのＮ_C個の複素セルは、１または複数Ｎ_Fのフレームで送信される。好ましくは、各フレームで送信される複素セルの数は同じである。１フレーム内で、複数の複素セルは１つのバーストで、又は、より長い期間で他の複素セルとインターリーブされて、送信される。複数の複素セルがフレーム全体に分散することにより、最高のダイバーシティとロバスト性が得られる。しかしながら、本発明は、フレームインターリービングとフレームマッピングの特定の仕組みに限定されるものではない。

フレームインターリービングとフレームマッピングが施された後、複素セルは、少なくも変調器１８０、アップコンバータ（不図示）、及びＲＦ（radio-frequency）電力増幅器（不図示）含む処理ブロックによって、さらに処理される。変調器１８０は、例えば、直交周波数分割多重（orthogonal frequency-division multiplexing：ＯＦＤＭ）変調を用いる。また、変調器１８０は、周波数ダイバーシティを増大するために周波数インターリービングを含んでもよい。アップコンバータは、デジタルベースバンド信号をアナログＲＦ（radio-frequency）信号に変換する。ＲＦ電力増幅器は、アナログＲＦ信号の電力増幅を行う。電力増幅されたアナログＲＦ信号が送信アンテナ１９０から送出される。

図２Ａから図２Ｅは、フレームインターリービングとフレームマッピングの組み合わせの例を示す図である。図２Ａから図２Ｅ、並びに、後述する図３Ａから図３Ｄの各図において、水平（横）軸と垂直（縦）軸は、それぞれ、時間と周波数である。

図２Ａは、ＦＥＣブロックがフレームの１つの小さい部分で送信される場合を示す。結果として得られる時間ダイバーシティは小さい。ＦＥＣブロックが送信されるフレームの領域が例えばインパルス雑音の影響を受けた場合、ＦＥＣブロックの複素セルの全てがインパルス雑音の影響を受けてしまい、ＦＥＣブロックはもはや復号可能ではなくなってしまう。

図２Ｂは、ＦＥＣブロックが１フレームで２つのバーストで送信される場合を示す。図２Ｂの場合、時間ダイバーシティは、図２Ａの場合に比べて向上する。以下では、バーストをスライスと表記する。

図２Ｃは、ＦＥＣブロックが１フレーム全体に分散して送信される場合を示す。図２Ｃの場合、時間ダイバーシティは、図２Ａ及び図２Ｂの場合に比べて、かなり向上する。インパルス雑音が例えばフレームの先頭を破壊した場合、ＦＥＣブロックの複素セルの一部分のみがインパルス雑音の影響を受けることになる（それ以外の部分の複素セルはインパルス雑音の影響を受けない）。このため、復号の失敗の確率が低下する。

図２Ｄは、各ＦＥＣブロックがインターリーブされて、２つの隣接するフレームに分散して送信される場合を示す。図２Ｄの場合、時間ダイバーシティは、図２Ａ、図２Ｂ及び図２Ｃの場合に比べて向上する。しかしながら、インターリービングやデインターリービングのために、図２Ｄの場合に要求されるメモリサイズは、図２Ａ、図２Ｂ及び図２Ｃの場合の、２倍になる。

図２Ｅは、各ＦＥＣブロックがインターリーブされて、１フレーム隔たった２つの隣接しないフレームに分散して送信される場合を示す。２つのフレームの各々において、複素セルは短いバーストで送信される。これは、タイムスライシングとして知られており、受信機におけるバースト間の電力消費を抑えることを可能にする。インターリービング期間は４フレームであり、インターリービングやデインターリービングのために要求されるメモリ量は、図２Ｃの場合に比べて、さらに増大する。

一般に、時間ダイバーシティは、（ｉ）ＦＥＣブロックの複数の複素セルを複数のフレームで送信する、（ｉｉ）各フレームで複数の複素セルをフレーム期間でできるだけ分散させる、ことによって最大化される。これら２つの側面は、フレーム間時間ダイバーシティとフレーム内時間ダイバーシティとして記述される。

時間ダイバーシティを最大化するための従来の手法として、２次元回転コンステレーションについて、非特許文献１に開示されている。従来の手法は、下記のステップ（１）からステップ（３）を含む。

（１）各複素ＱＡＭシンボルの実数成分（real component）と虚数成分（imaginary component）との間で２次元の回転を適用する。なお、１つの複素ＱＡＭシンボルの実数成分及び虚数成分の夫々は上記の１つの実数値のＰＡＭシンボルに相当する。

（２）２次元の回転の適用後、各ＦＥＣブロックでＮ_C個の複素セルの実数成分と虚数成分との間で1複素セル分の相対的な巡回遅延を適用する。

（３）巡回遅延適用後、ＦＥＣブロックの複素セルに疑似ランダムパーミュテーションを適用する。疑似ランダムパーミュテーションはＤＶＢ−Ｔ２規格ではセルインターリーバとして記述されている。

上記のステップの詳細は、非特許文献１に記述されており、当該技術分野では既知技術であるため、ここではその詳細は省略する。

上記の従来の手法は、各コンステレーションブロックを構成する２つの成分（次元）が影響を受けるフェージングの平均相関を減少させる、ものである。しかしながら、疑似ランダムパーミュテーションに用いる乱数によって、同じコンステレーションブロックの２つの成分が互いに非常に近くになったり、互いに非常に離れたりする。このため、従来の手法の時間ダイバーシティは最適になっていない。

回転コンステレーションを用いる通信システムにおいて、Ｄ次元コンステレーションブロックのＤ個の成分に影響するチャネルフェージングが互いに無相関であることが重要である。故に、Ｄ次元コンステレーションブロックのＤ個の成分はＤ個の異なる複素セルにマッピングされ、当該Ｄ個の異なる複素セルに影響するチャネルフェージングはできるだけ互いに無相関である、ことが好ましい。この場合に、回転コンステレーションのゲイン、ひいては、システム性能が、最大化される。

一般的なＤ次元回転コンステレーションの場合、発明者は、ＦＥＣブロックの全コンステレーションブロックに関して、同じコンステレーションブロックにおける２つの成分間の時間間隔（距離）が、できるだけ均等に分布し、できるだけ大きい場合に、システムの性能が最大になる、との知見を得た。

ＦＥＣブロックがＮ_F（＞１）フレームに分散する場合、各コンステレーションブロックのＤ個の成分（次元）はＮ_F個のフレームにできるだけ均等に分散される必要がある。ＤがＮ_Fより大きい場合、いくつかのフレームはいくつかのコンステレーションブロックの２以上の成分を送信する。この場合、この２以上の成分はフレームにできるだけ均等に分散される必要がある。

本発明は、これらの条件の全てを簡単に満たすことを保証する、ものである。

図３Ａから図３Ｄには、２Ｄ−ＲＣと４Ｄ−ＲＣの複数成分の分散の例が示されている。

図３Ａ、図３Ｂ、図３Ｃ、及び図３Ｄは、夫々、ＦＥＣブロックが１フレーム、２フレーム、３フレーム、及び４フレームにマッピングされる場合の、２Ｄ−ＲＣの２個の成分のマッピングの例と、４Ｄ−ＲＣの４個の成分のマッピングの例を示している。

図３Ａから図３Ｄの各図において、最も小さい正方形の１つは、１つの成分に相当する。また、各図の斜線付きの正方形のグループは、同じ２Ｄ−ＲＣの２個の成分、又は、同じ４Ｄ−ＲＣの４個の成分を表している。

２Ｄ−ＲＣが４フレームに分散される場合、２Ｄ−ＲＣの２つの成分をフレーム１とフレーム３に１つずつ、または、フレーム２とフレーム４に１つずつマッピングすると、全ての２Ｄ−ＲＣの２つの成分の時間間隔が２フレームになることが保証されるため、図３Ｄに一例を示すマッピングが最善の手法であることが容易に分かる。

２Ｄ−ＲＣの２つの成分をフレーム１とフレーム２に１つずつ、または、フレーム３とフレーム４に１つずつマッピングした場合、２Ｄ−ＲＣの２つの成分の時間間隔は全ての２Ｄ−ＲＣにおいて同じになっているが、時間間隔は１フレームのみである。また、２Ｄ−ＲＣの２つの成分をフレーム１とフレーム４に１つずつ、または、フレーム２とフレーム３に１つずつマッピングした場合、２Ｄ−ＲＣの２つの成分の時間間隔の全ての２Ｄ−ＲＣについての平均が２フレームであるが、２Ｄ−ＲＣの２つの成分の時間間隔が全ての２Ｄ−ＲＣにおいて同じではない（１フレームであったり、３フレームであったりする）。従って、これらのマッピングは、図３Ｄに一例を示すマッピングに比べて、よいマッピングにはなっていない。

≪実施の形態１≫
本発明の実施の形態１の送信機、送信方法、受信機及び受信方法は、上記の≪発明者による検討及びそれから発明者が得た知見≫に基づくものであり、以下、図面を参照しつつ説明する。

＜送信機及び送信方法＞
図４は、本発明の実施の形態１の送信機１００Ａの構成を示すブロック図である。但し、実施の形態１では、≪発明者による検討及びそれから発明者が得た知見≫において記載した図１の送信機１００の各構成要素の説明を適用できる構成要素にはそれと同じ符号を付し、その説明を省略する。

図４の送信機１００Ａは、ＦＥＣエンコーダ１１０と、デマルチプレクサ１１５と、ＰＡＭマッパ１２０と、デマルチプレクサ１２５と、コンステレーション回転ユニット１３０と、セルマッパ１４０Ａと、セルインターリーバ１５０Ａと、フレームインターリーバ１６０Ａと、フレームマッパ１７０Ａと、変調器１８０と、送信アンテナ１９０とを備える。

なお、実施の形態１の説明の理解を容易にするため、適宜、ＦＥＣブロックが２４個の複素セルを含み、コンステレーションブロックが２Ｄ−ＲＣまたは４Ｄ−ＲＣの場合を例に挙げて説明する。

セルマッパ１４０Ａは、コンステレーション回転ユニット１３０から供給される各Ｄ次元コンステレーションブロックのＤ個の成分をＮ_C個の複素セルを含む複素セル列においてＤ個の隣接（連続）する複素セルにマッピングする。但し、本発明は、各Ｄ次元コンステレーションブロックのＤ個の成分をＤ個の連続する複素セルにマッピングする処理内容を特に限定するものではなく、そのようにマッピングすることができる処理内容であればよい。

以下に、セルマッパ１４０Ａによる各Ｄ次元コンステレーションブロックのＤ個の成分をＤ個の連続する複素セルにマッピングする処理手順を２つ記載する。

セルマッピングの処理手順として、セルマッパ１４０Ａは、各Ｄ次元コンステレーションブロックのＤ個の成分を、Ｄ／２個の連続する複素セルの実数成分と虚数成分とにマッピングし、複素セルの実数成分と虚数成分との間にＤ／２の相対的な遅延を挿入する。相対的な遅延は特定期間で巡回的である。特定期間は、通常、Ｄの倍数であって、Ｎ_Cの約数である必要がある。この特定期間を巡回遅延期間と表記する。

この処理内容の具体例を図５及び図６に示す。但し、図５及び図６、並びに、後述する図７、図８、図１１、図１２、図１３、図１４、図２０、及び図２１の各図において、最も小さい正方形の１つが２Ｄ−ＲＣ又は４Ｄ−ＲＣの１つの成分に相当し、最も小さい上下に並ぶ２つの正方形（上側が実数成分Ｒｅ、下側が虚数成分Ｉｍ）が１つの複素セルに相当する。図５及び図６、並びに、後述する図７、図８、図１１、図１２、図１３、図１４、図２０、及び図２１の各図において、最も小さい正方形内の値（１、２、・・・）は２Ｄ−ＲＣ又は４Ｄ−ＲＣを示すインデックスである。

図５は、２次元回転コンステレーションブロック（２Ｄ−ＲＣ）の場合に図４のセルマッパ１４０Ａによって行われるセルマッピングの例を示す図である。

セルマッパ１４０Ａは、図５（ａ）に示すように、各２Ｄ−ＲＣのＤ＝２個の成分を、Ｄ／２＝１個の複素セルの実数成分と虚数成分とにマッピングする。そして、セルマッパ１４０Ａは、図５（ｂ）、（ｃ）、（ｄ）、（ｅ）に示すように、巡回遅延期間（図５では単に「期間」と表記）で複素セルの虚数成分をＤ／２＝１複素セル分巡回的に遅延させる。なお、図５（ｂ）、（ｃ）、（ｄ）、（ｅ）の夫々は、巡回遅延期間が２４、８、４、２の場合である。

図６は、４次元回転コンステレーションブロック（４Ｄ−ＲＣ）の場合に図４のセルマッパ１４０Ａによって行われるセルマッピングの例を示す図である。

セルマッパ１４０Ａは、図６（ａ）に示すように、各４Ｄ−ＲＣのＤ＝４個の成分を、Ｄ／２＝２個の隣接する複素セルの実数成分と虚数成分とにマッピングする。そして、セルマッパ１４０Ａは、図６（ｂ）、（ｃ）、（ｄ）に示すように、巡回遅延期間（図６では単に「期間」と表記）で複素セルの虚数成分をＤ／２＝２複素セル分巡回的に遅延させる。なお、図６（ｂ）、（ｃ）、（ｄ）の夫々は、巡回遅延期間が２４、８、４の場合である。但し、巡回遅延期間２は４Ｄ−ＲＣの場合には可能でない。なお、図５及び図６には図示していないが、２Ｄ−ＲＣ及び４Ｄ−ＲＣともに巡回遅延期間が１２の場合も可能であり、２Ｄ−ＲＣでは更に巡回遅延期間が６の場合も可能である。

なお、セルマッパ１４０Ａは、実数成分と虚数成分との間に相対的なＤ／２の巡回的な遅延を挿入するために、図５及び図６に示す虚数成分をＤ／２複素セル分巡回的に遅延させる代わりに、実数成分をＤ／２複素セル分巡回的に遅延させてもよい。

あるいはセルマッピングの別の処理手順として、セルマッパ１４０Ａは、コンステレーションブロックの各ペアを、Ｄ個の連続する複素セルにマッピングする。このセルマッピングは、セルマッピングの前述の処理手順における巡回遅延期間がＤである場合と等価である。さらに詳述すれば、セルマッパ１４０Ａは、ペアの一方のコンステレーションブロックのＤ個の成分をＤ個の複素セルの実数成分にマッピングし、他方のコンステレーションブロックのＤ個の成分をＤ個の複素セルの虚数成分にマッピングする。

この処理内容の具体例を図７及び図８に示す。

図７は、２次元回転コンステレーションブロック（２Ｄ−ＲＣ）の場合に図４のセルマッパ１４０Ａによって行われるセルマッピングの例を示す図である。

セルマッパ１４０Ａは、図７に示すように、２Ｄ−ＲＣの各ペアにおいて、ペアの一方の２Ｄ−ＲＣの２個の成分を連続する２個の複素セルの実数成分にマッピングし、ペアの他方の２Ｄ−ＲＣの２個の成分をこの２個の複素セルの虚数成分にマッピングする。例えば、セルマッパ１４０Ａは、インデックス１の２Ｄ−ＲＣとインデックス２の２Ｄ−ＲＣとのペアについて、インデックス１の２Ｄ−ＲＣの２個の成分を連続する２個の複素セルの実数成分にマッピングし、インデックス２の２Ｄ−ＲＣの２個の成分をこの２個の複素セルの虚数成分にマッピングする。

図８は、４次元回転コンステレーションブロック（４Ｄ−ＲＣ）の場合に図４のセルマッパ１４０Ａによって行われるセルマッピングの例を示す図である。

セルマッパ１４０Ａは、図８に示すように、４Ｄ−ＲＣの各ペアにおいて、ペアの一方の４Ｄ−ＲＣの４個の成分を連続する４個の複素セルの実数成分にマッピングし、ペアの他方の４Ｄ−ＲＣの４個の成分をこの４個の複素セルの虚数成分にマッピングする。例えば、セルマッパ１４０Ａは、インデックス１の４Ｄ−ＲＣとインデックス２の４Ｄ−ＲＣとのペアについて、インデックス１の４Ｄ−ＲＣの４個の成分を連続する４個の複素セルの実数成分にマッピングし、インデックス２の４Ｄ−ＲＣの４個の成分をこの４個の複素セルの虚数成分にマッピングする。

セルマッパ１４０Ａによるセルマッピングの結果得られたＦＥＣブロックの複素セルが、セルインターリーバ１５０Ａに供給される。セルインターリーバ１５０Ａは、供給されたＦＥＣブロックの複素セルを、各Ｄ次元コンステレーションブロックのＤ個の成分がＦＥＣブロック全体に均等に分散されるように、パーミュテーションする（セルインターリービング）。ここで、このパーミュテーションに関連するパラメータはＦＥＣブロックの複素セルの数Ｎ_Cとコンステレーションブロックの次元数（成分数）Ｄである。セルインターリーバ１５０Ａによるパーミュテーションは、処理内容は異なっているが、ＤＶＢ−Ｔ２規格における疑似ランダムセルパーミュテーションに相当するものである。セルインターリーバ１５０Ａによるパーミュテーションは、Ｄ次元コンステレーションブロックのＤ個の成分のほぼ均等な分散を保証する。従って、回転コンステレーションの性能の向上が図られる。

セルインターリーバ１５０ＡによるＦＥＣブロックの複素セルの好ましいパーミュテーションを記載する。

この好ましいパーミュテーションは次の処理と等価である。

セルインターリーバ１５０Ａは、上流から供給される順番で、ＦＥＣブロックのＮ_C個の複素セルをＤ行ｃｅｉｌ（Ｎ_C／Ｄ）列のインターリーバ行列に列に沿って書き込んでいく。そして、セルインターリーバ１５０Ａは、書き込んだ複素セルをインターリーバ行列から行に沿って読み出していき、読み出した順番に下流へ出力する。なお、関数ｃｅｉｌ（Ａ）は、Ａ以上の最小の整数を返す関数である。

Ｎ_CがＤの約数でない場合、ＦＥＣブロックのＮ_C個の複素セルをインターリーバ行列に書き込んでも、最後の列の一部には複素セルが書き込まれない。しかしながら、Ｎ_Cは必ずＤ／２の倍数であるので、最後の列ではＤ／２個だけ（すなわち列の半分だけ）、複素セルが不足する。

この処理内容の具体例を図９及び図１０に示す。但し、図９及び図１０の値（１、２、・・・）はコンステレーションブロックの成分のインデックスではなくて、ＦＥＣブロックの複素セルのインデックスである。なお、図中の矢印は書き込み順序又は読み出し順序を示す。

図９は、２次元回転コンステレーションブロック（２Ｄ−ＲＣ）の場合に図４のセルインターリーバ１５０Ａによって行われるセルインターリービングの例を示す図である。

セルインターリーバ１５０Ａは、図９（ａ）に示すように、ＦＥＣブロックの２４個の複素セルを、上流から入力される順番「１、２、３、４、・・・、２１、２２、２３、２４」に、２（＝Ｄ）行１２（＝ｃｅｉｌ（２４／２））列のインターリーバ行列に列方向に書き込んでいく。そして、セルインターリーバ１５０Ａは、図９（ｂ）に示すように、書き込んだＦＥＣブロックの２４個の複素セルを、インターリーバ行列から行方向に読み出していき、読み出した順番「１、３、・・・、２１、２３、２、４、・・・、２２、２４」に下流へ出力する。

図１０は、４次元回転コンステレーションブロック（４Ｄ−ＲＣ）の場合に図４のセルインターリーバ１５０Ａによって行われるセルインターリービングの例を示す図である。

セルインターリーバ１５０Ａは、図１０（ａ）に示すように、ＦＥＣブロックの２４個の複素セルを、上流から入力される順番「１、２、３、４、・・・、２１、２２、２３、２４」に、４（＝Ｄ）行６（＝ｃｅｉｌ（２４／４））列のインターリーバ行列に列方向に書き込んでいく。そして、セルインターリーバ１５０Ａは、図１０（ｂ）に示すように、書き込んだＦＥＣブロックの２４個の複素セルを、インターリーバ行列から行方向に読み出していき、読み出した順番「１、５、・・・、２１、２、６、・・・、２０、２４」に下流へ出力する。

図４のセルインターリーバ１５０Ａによる上述したパーミュテーションは、数学的項（mathematical term）で表現することも可能である。

Ｎ_CがＤの倍数である場合、セルインターリーバ１５０Ａに入力される複素セルのインデックスをｉ、セルインターリーバ１５０Ａから出力される複素セルのインデックスをｊとした場合、インデックスｊはインデックスｉの関数として次のように表現される。

ｊ＝ｒｅｍ（ｉ，Ｄ）×Ｎ_C／Ｄ＋ｆｌｏｏｒ（ｉ／Ｄ）
但し、ｉとｊは０、１、・・・、Ｎ_C−１である。

なお、関数ｒｅｍ（ｉ，Ｄ）はｉをＤで割った剰余値を返す関数である。また、関数ｆｌｏｏｒ（Ａ）はＡ以下の最大の整数を返す関数である。

セルインターリーバ１５０Ａによるパーミュテーションの適用後、結果として得られるＦＥＣブロックはＤ個の連続する領域からなり、各領域は各コンステレーションブロックの１成分ずつを含む。コンステレーションブロックの成分間の距離（間隔）は、所定個（Ｎ_Cを巡回遅延期間で割った値）のコンステレーションブロックを除いて、又は、例外なく（全てにおいて）、Ｎ_C／Ｄ複素セル或いはＮ_C／Ｄ−１複素セルである。すなわち分散はできるだけ均等になる。

なお、セルマッパ１４０Ａ及びセルインターリーバ１５０Ａは、Ｎ_C個の複素セルを含む複素セル列において、所定個（Ｎ_Cを巡回遅延期間で割った値）のコンステレーションブロックを除いて、又は、例外なく、コンステレーションブロックのＤ個の成分の間隔がＮ_C／Ｄ複素セル或いはＮ_C／Ｄ−１複素セルになるように、ＦＥＣブロックのＮ_S個の成分からＮ_C個の複素セルを生成している、ことになる。

上述したセルマッピング及びセルインターリービングの処理結果の例を図１１及び図１２に示す。

図１１及び図１２は、夫々、２次元回転コンステレーションブロック（２Ｄ−ＲＣ）及び４次元回転コンステレーションブロック（４Ｄ−ＲＣ）の場合におけるセルマッピング及びセルインターリービングの処理結果の一例を示す図である。但し、巡回遅延期間が最大の２４複素セルである。

図１１に示すように２Ｄ−ＲＣの２個の成分がコンポーネントインデックス１，２の２つの領域に一つずつ含まれており、図１２に示すように４Ｄ−ＲＣの４個の成分がコンポーネントインデックス１から４の４つの領域に一つずつ含まれている。

図１１及び図１２から、ＦＥＣブロック全体で、Ｄ個の成分がほぼ均等に分散していることが分かる。２Ｄ−ＲＣの場合、図１１に示すように、同じコンステレーションブロックの成分を持つ複素セル間の最小距離は、奇数番のコンステレーションブロックでは１２（＝Ｎ_C／Ｄ）複素セル、偶数番のコンステレーションブロックでは２４番のコンステレーションブロックを除いて１１（＝Ｎ_C／Ｄ−１）複素セル、２４番のコンステレーションブロックでは２３複素セルである。また、４Ｄ−ＲＣの場合、図１２に示すように、同じコンステレーションブロックの成分を持つ複素セル間の最小距離は、４Ｄ−ＲＣでは、奇数番のコンステレーションブロックでは６（＝Ｎ_C／Ｄ）複素セル、偶数番のコンステレーションブロックでは１２番のコンステレーションブロックを除いて５（＝Ｎ_C／Ｄ−１）複素セル、１２番のコンステレーションブロックでは６（＝Ｎ_C／Ｄ）複素セルである。

並び替えられたＦＥＣブロックは、シーケンシャルな順番に、１以上のフレームにマッピングされる。ＦＥＣブロックがＮ_F＞１個のフレームに分散される場合、まず、ＦＥＣブロックはＮ_F個の連続するスライスに分割され、各スライスは正確にＮ_F個のフレームの１つにマッピングされる。Ｎ_F個のスライス間のサイズの差が最大１複素セルになるようにＦＥＣブロックはＮ_F個のスライスに分割される。Ｎ_F個のスライスは最適な時間ダイバーシティを保証するために同サイズであることが好ましい。この処理はフレームインターリーバ１６０Ａ及びフレームマッパ１７０Ａによって実行される。

図１３及び図１４にＦＥＣブロックのスライシングの例を示す。

図１３は、２次元回転コンステレーションブロック（２Ｄ−ＲＣ）の場合のＦＥＣブロックのスライシングの例を示す図である。図１３（ａ）は、セルインターリーバ１５０Ａによって並び替えられたＦＥＣブロックを示す。図１３（ｂ）、（ｃ）、（ｄ）は、夫々、２、３、４フレームでのＦＥＣブロックのスライシングを示す。

図１４は、４次元コンステレーションブロック（４Ｄ−ＲＣ）の場合のＦＥＣブロックのスライシングの例を示す図である。図１４（ａ）は、セルインターリーバ１５０Ａによって並び替えられたＦＥＣブロックを示す。図１４（ｂ）、（ｃ）、（ｄ）は、それぞれ、２、３、４フレームでのＦＥＣブロックのスライシングを示す。

各コンステレーションブロックのＤ成分（各２Ｄ−ＲＣの２成分、各４Ｄ−ＲＣの４成分）の分散はできる限りよくなる。

スライシングが用いられる場合（図２Ｂ参照）、すなわち、データが１フレームに分布する代わりに各フレームでいくつかのバースト（またはスライス）で送信される場合、各フレームはほぼ等しいサイズのスライスに分割される。好ましくは、複数のスライス間でスライスに含まれる複素セルの数の差が最大１である。結果として得られる各コンステレーションブロックのＤ成分の分布は最適なままである。

以下、各ＦＥＣブロックをＮ_F個のフレームに分散する好ましい実施形態を説明する。

図１５は、図４のフレームインターリーバ１６０Ａの構成を示すブロック図である。図１５のフレームインターリーバ１６０Ａには畳み込みインターリーバが用いられており、フレームインターリービングがＮ_F＝３フレームで実行される。各フレームは４個のＦＥＣブロックからなる。なお、図１５の「１」から「４」はＦＥＣブロックを識別するための値である。

フレームインターリーバ１６０Ａは、デマルチプレクサ１６１Ａとインターリーバ１６５Ａとを備える。なお、図１５の例ではフレームインターリーバ１６０Ａにはフレーム１、２、３の順に入力されている。

デマルチプレクサ１６１Ａは、ＦＥＣブロック毎に、ＦＥＣブロックをＮ_F個のブロックに分割してインターリーバ１６５ＡのＮ_F個のインターリーバブランチに一つずつブロックを供給する。但し、デマルチプレクサ１６１Ａは、各ＦＥＣブロックを、Ｎ_F個のブロック間でブロックに含まれる複素セルの数の差が最大１になるように、理想的には等しいサイズになるように分割する。ここで、ブロックをインターリービングユニット（interleaving units：ＩＵｓ）と表記する。

インターリーバ１６５Ａは、デマルチプレクサ１６１Ａからの入力に対して、ブランチインデックスに依存する遅延を施す。通常、ブランチ遅延は、０から始まるブランチインデックスのフレーム分の遅延、すなわち、図１５の例では、０、１、２のフレーム分の遅延に等しい。なお、図１５の例では、インターリーバ１６５Ａは、ブランチ遅延を実行するために、ブランチインデックス０のブランチにはメモリブロックを備えず、ブランチインデックス１のブランチにはメモリブロックＭを１つ備え、ブランチインデックス２のブランチにはメモリブロックＭを２つ備える。各メモリブロックＭは、フレームのＦＥＣブロックの数、すなわち、この例では４個のインターリービングユニットの複素セルを収容する。

フレームマッパ１７０Ａはフレームインターリーバ１６０Ａ内のインターリーバ１６５Ａの出力をフレームにマッピングする。

これにより、各ＦＥＣブロックは３つの隣接するフレームに分散される。一例として、フレーム１の４個のＦＥＣブロックが３フレームに分散される様子を図１６に示す。

各フレームにインターリーブされたデータはさらにいくつかのスライスに分割されてもよい。この効果は、各インターリービングユニットが多くのスライスに分割される、ことである。従って、各ＦＥＣブロックは、まずインターリービングユニットに分割され、それからスライスに分割される。

図１７は、ＦＥＣブロックあたり２４複素セル、４フレームでのインターリービング、フレームあたり２スライス、について示す図である。この図１７の例では、全てのスライスは同じサイズ、すなわち、２４／（４×２）＝３セルである。この数が整数でない場合、各ＦＥＣブロックを、複数のスライス間で複素セルの数の差が最大１になるように、分割される。

＜受信機及び受信方法＞
図１８は、本発明の実施の形態１の受信機３００の構成を示すブロック図である。図１８の受信機３００は、図４の送信機１００Ａに対応し、送信機１００Ａの機能を反映するものである。

受信機３００は、受信アンテナ３１０と、復調器３２０と、フレームデマッパ３３０と、フレームデインターリーバ３４０と、セルデインターリーバ３５０と、セルデマッパ３６０と、コンステレーションデマッパ３７０と、前方誤り訂正（forward error correction：ＦＥＣ）デコーダ３８０とを備える。

復調器３２０は、ＲＦ（radio-frequency）フロントエンドからベースバンド信号を受け取る。ＲＦフロントエンドは、通常、受信アンテナ３１０、所望のチャネルを選局するチューナ（不図示）、アナログＲＦ信号をデジタルベースバンドへ変換するダウンコンバータ（不図示）を備える。

復調器３２０は、ＲＦフロントエンドから受け取ったデジタルベースバンド信号を復調する。つまり、復調器３２０は、デジタルベースバンド信号を利用してチャネルフェージング係数を計算し、デジタルベースバンド信号から計算したチャネルフェージング係数を利用して複素シンボル（複素セル）を求める。そして、復調器３２０は、複素セルのストリームをフレームデマッパ３３０へ出力する。

フレームデマッパ３３０は、送信機１００Ａのフレームマッパ１７０Ａによって行われるフレームマッピングに対応する機能を有し、送信機によって通知されたスケジュールを基に所望のサービスやプログラムに属する複素セルをフレーム（セルストリーム）から抽出する。そして、フレームデインターリーバ３４０は、抽出した複素セルを、送信機１００Ａのフレームインターリーバ１６０Ａによるインターリービング前の並びにするために、デインターリービングする（フレームデインターリービング）。フレームデインターリーバ３４０の出力はフレームごとに複数のＦＥＣブロックから構成される。

セルデインターリーバ３５０は、各ＦＥＣブロックのＮ_C個の複素セルを、送信機１００Ａのセルインターリーバ１５０Ａによるインターリービング前の並びにするために、デインターリービングする（セルデインターリービング）。

セルデマッパ３６０は、送信機１００Ａのセルマッパ１４０ＡによるコンステレーションブロックのＤ個の実数シンボルの複素セルへのマッピング位置に基づいて、ＦＥＣブロックの複素セルにマッピングされた各Ｄ次元コンステレーションブロックのＤ個の実数シンボルを抽出する。

コンステレーションデマッパ３７０は、各Ｄ次元コンステレーションブロックを復調する。例えば、コンステレーションデマッパ３７０は、各Ｄ次元コンステレーションブロックのＤ個の実数シンボルを結合復調し、各Ｄ次元コンステレーションブロックに対してＤ×Ｂ個の“ソフト”ビットを作り出す。なお、コンステレーションデマッパ３７０は、１処理ステップで、送信機１００Ａのコンステレーション回転ユニット１３０によるローテーションに対応するデローテーションと送信機１００ＡのＰＡＭマッパ１１５によるマッピングに対応するデマッピングを実行する。

ＦＥＣデコーダ３８０は、送信機１００ＡのＦＥＣエンコーダ１１０が用いるＦＥＣ符号に基づいて、各ＦＥＣブロックのソフトビットを復号し、更なる処理のために復号結果を下流の処理ブロックへ供給する。

≪発明者による更なる検討及びそれから発明者が得た更なる知見≫
非特許文献１に開示されたＤＶＢ−Ｔ２（Digital Video Broadcasting-Second Terminal）規格はテレビジョン規格ＤＶＢ−Ｔの改良であり、デジタルテレビジョン放送の第二世代テレビジョンシステムを開示している。それは、デジタルテレビジョンサービスや一般的なデータ向けのチャネル符号変調システムを詳述する。

図１９は、ＤＶＢ−Ｔ２規格に基づく、回転ＱＡＭ（quadrature amplitude modulation）コンステレーションを用いる送信機５００の構成を示すブロック図である。

送信機５００は、ＦＥＣエンコーダ５１０と、ビットインターリーバ５２０と、ＱＡＭマッパ５３０と、コンステレーション回転ユニット５４０と、ＲＣ成分分離ユニット５５０（Ｑ遅延挿入ユニット５５１及びセルインターリーバ５５５を含む。）と、時間／周波数インターリーバ５６０と、ＯＦＤＭ変調器５７０と、ＲＦ電力増幅器５８０と、送信アンテナ５９０とを備える。

送信機５００は、入力として、送信される情報を含む、所定長のバイナリーブロックを受け取る。

ＦＥＣエンコーダ５１０は、ＦＥＣ符号を用いて各情報ブロックを符号化する。ＤＶＢ−Ｔ２規格では、ＦＥＣ符号として低密度パリティ検査（low-density parity-check：ＬＤＰＣ）符号が用いられる。

ビットインターリーバ５２０は、符号化処理の結果得られたＦＥＣ符号語（ＦＥＣブロック）のビットをインターリーブし（ビットインターリービング）、ビットインターリーブされたＦＥＣブロックをＱＡＭマッパ５３０へ供給する。これにより、システムのロバスト性が向上する。

ＱＡＭマッパ５３０は、ビットインターリービングされたＦＥＣブロックを、所定個のビットのグループ毎に、複素ＱＡＭシンボルにマッピングする。通常、Ｂ個のビットが実数成分を変調し、別のＢ個のビットが虚数成分を変調する。従って、複素ＱＡＭシンボルの実数成分と虚数成分は互いに独立であり、それぞれ実数値(real-valued)のＰＡＭ（pulse amplitude modulation）シンボル（図１及び図４のＰＡＭマッパ１２０によって作られたＰＡＭシンボルと同じもの）と扱うことができる。マッピング処理の結果として、各ＦＥＣブロックは複素ＱＡＭシンボルのブロックに変換される。

コンステレーション回転ユニット５４０は、ＱＡＭマッパ５３０によって作られた複素ＱＡＭシンボルを、それを構成する２つの実数値のＰＡＭシンボル間で依存を作り出すために、回転する。これによって、フェージングチャネルでのロバスト性が増大する。回転処理は、２つの実数値のＰＡＭシンボルの結合符号化（jointly encoded）としても表記される。回転処理が施された複素ＱＡＭシンボルは２次元空間における固有のポイントを示すものとして扱われる。結果として得られた（２^B）²個の組み合わせが２次元回転コンステレーションを形成する。コンステレーション回転ユニット５４０による回転は、２つの実数値のＰＡＭシンボルをベクトル要素とするベクトルに、２×２の直交行列を乗算することによって、実行される。

なお、２つの実数値のＰＡＭシンボルの結合符号化をＤ個の実数値のＰＡＭシンボルの結合符号化に一般化する場合には、図１のコンステレーション回転ユニット１３０に関する説明を適用することができる。簡単に記載すると、コンステレーション回転ユニット５４０は、Ｄ個の実数値のＰＡＭシンボルを要素とするＤ次元ベクトルにＤ×Ｄの直交行列を乗算することによって、結合符号化を行う。

直交行列乗算後（回転処理後）、各ＦＥＣブロックのＮ_S個の実数シンボル（成分）が、回転コンステレーションユニット５４０からＲＣ成分分離ユニット５５０に供給される。ＲＣ成分分離ユニット５５０は、各ＦＥＣブロックにおいて、各Ｄ次元コンステレーションブロックのＤ個の実数シンボルがＤ個の異なる複素シンボル（複素セル）にマッピングされるように、ＦＥＣブロックのＮ_S個の実数シンボルをＮ_C＝Ｎ_S／２個の複素シンボル（複素セル）にマッピングする。但し、回転コンステレーションの良い性能を達成するために、各Ｄ次元回転コンステレーションブロックのＤ個の実数シンボルは、時間と周波数でできるだけ分散される必要がある。その結果、Ｄ個の実数シンボルに影響するチャネルフェージングはできるだけ無相関になる。

ＤＶＢ−Ｔ２規格に基づくＲＣ成分分離ユニット５５０では、まず、Ｑ遅延挿入ユニット５５１は、Ｄ次元コンステレーションブロックのＤ個の実数シンボルをＤ／２個の複素セルにマッピングしていくことによって、ＦＥＣブロックのＮ_S個の実数シンボルをＮ_C個の複素セルにマッピングする。続いて、Ｑ遅延挿入ユニット５５１は、虚数（imaginary）（別の表記では、直交（quadrature）)成分をＤ／２個の複素セル分巡回的に遅延し（Ｑ遅延）、遅延結果をセルインターリーバ５５５へ出力する。

この処理内容の具体例を図２０及び図２１に示す。なお、図２０及び図２１では、ＦＥＣブロックが２４個の複素セルを含むものとする。

図２０は、２次元回転コンステレーションブロック（２Ｄ−ＲＣ）の場合に図１９のＱ遅延挿入ユニット５５１によって行われる処理の例を示す図である。なお、図２０（ａ）は２Ｄ−ＲＣの実数シンボル（成分）の複素セルへのマッピング前の状態を示している。

Ｑ遅延挿入ユニット５５１は、図２０（ｂ）に示すように、各２Ｄ−ＲＣのＤ＝２個の成分をＤ／２＝１個の複素セルの実数成分と虚数成分とにマッピングする。そして、Ｑ遅延挿入ユニット５５１は、図２０（ｃ）に示すように、複素セルの虚数成分をＤ／２＝１複素セル分巡回的に遅延させる。

図２１は、４次元回転コンステレーションブロック（４Ｄ−ＲＣ）の場合に図１９のＱ遅延挿入ユニット５５１によって行われる処理の例を示す図である。なお、図２１（ａ）は４Ｄ−ＲＣの成分の複素セルへのマッピング前の状態を示している。

Ｑ遅延挿入ユニット５５１は、図２１（ｂ）に示すように、各４Ｄ−ＲＣのＤ＝４個の実数シンボル（成分）をＤ／２＝２個の連続する複素セルの実数成分と虚数成分とにマッピングする。そして、Ｑ遅延挿入ユニット５５１は、図２１（ｃ）に示すように、複素セルの虚数成分をＤ／２＝２複素セル分巡回的に遅延させる。

ＲＣ成分分離ユニット５５０内のセルインターリーバ５５５は、Ｑ遅延により得られたＮ_C個の複素セルをパーミュテーション（シャッフル）する。ＤＶＢ−Ｔ２規格では、セルインターリーバ５５５によるセルパーミュテーションは、線形フィードバックシフトレジスタ（ＬＦＳＲ）を使って生成された疑似ランダムパーミュテーションである。ＤＶＢ−Ｔ２規格では、セルインターリーバ５５５によるセルパーミュテーションはＦＥＣブロック毎に異なる。

時間／周波数インターリーバ５６０は、システムのダイバーシティを増大するために、各ＦＥＣブロックの複素セルを、時間軸と周波数軸で分散するために、時間インターリービングと周波数インターリービングする。時間インターリービングと周波数インターリービングは、ＤＶＢ−Ｔ２規格では、２つの異なるブロックによって実行される。

ＯＦＤＭ変調器５７０は、直交周波数分割多重（orthogonal frequency-division multiplexing：ＯＦＤＭ）変調を用いる。不図示のアップコンバータはデジタルベースバンド信号をアナログＲＦ（radio-frequency）信号に変換する。ＲＦ電力増幅器５８０は、アナログＲＦ信号の電力増幅を行う。電力増幅されたアナログＲＦ信号が送信アンテナ５９０から送出される。

以下、図１９のビットインターリーバ５２０の詳細について図２２及び図２３を用いて説明する。

図２２は図１９のビットインターリーバ５２０の構成を示すブロック図である。

ＤＶＢ−Ｔ２規格に応じたビットインターリーバ５２０は、パリティインターリーバ５２２と、カラム‐ロウインターリーバ５２４と、ビット‐セルデマルチプレクサ５２６とを備える。

パリティインターリーバ５２２は、ＦＥＣエンコーダ５１０による符号化処理の結果得られた、組織的ＬＤＰＣ符号語のパリティビットをインターリービングする。

そして、カラム‐ロウインターリーバ５２４は、パリティインターリーバ５２２によってパリティビットが並び替えられた組織的ＬＤＰＣ符号語のビットをインターリービングする。

続いて、ビット‐セルデマルチプレクサ５２６は、カラム‐ロウインターリーバ５２４によってビットが並び替えられた組織的ＬＤＰＣ符号語のビットを、ＱＡＭコンステレーションへのマッピング前に、セル語に多重分離（demultiplexing）する。但し、多重分離は、カラム‐ロウインターリーバ５２４のインターリーバ行列の列のパーミュテーションと等価な処理を含む。

カラム‐ロウインターリーバ５２４と関連するビット‐セルデマルチプレクサ５２６は、１６−ＱＡＭコンステレーション、６４−ＱＡＭコンステレーション、２５６−ＱＡＭコンステレーションなどの高次のコンステレーションに対してのみ用いられる。ＱＰＳＫ（４−ＱＡＭ）コンステレーションに対しては、パリティインターリーバ５２２のみが使用される。

以下、図２３を用いて、図２２のＤＶＢ−Ｔ２規格のカラム‐ロウインターリーバ５２４の動作の概要を説明する。図２３では、データビットのインターリーバ行列への書き込み順序、インターリーバ行列からのデータビットの読み出し順序が点線で示されている。

カラム‐ロウインターリーバ５２４は、パリティインターリーバ５２２から受け取るデータビット（パリティビットが並び替えられたＦＥＣ符号語のビット）を、書き込み開始位置を決まったビット数分だけツイストしながら、インターリーバ行列に連続的に列方向に書き込み、インターリーバ行列に書き込まれたデータビットを連続的に行方向に読み出す。ＦＥＣ符号語（ＦＥＣフレーム）の第１ビット（ベースバンドヘッダのＭＳＢ（most significant bit））が、最初にインターリーバ行列に書き込まれ、最初に読み出される。なお、図中の「ＦＥＣフレームのＬＳＢ」はカラム‐ロウインターリービング後のＦＥＣ符号語（ＦＥＣフレーム）のＬＳＢ（least significant bit）を示している。

カラム‐ロウインターリーバの列数は１つの複素ＱＡＭシンボルに符号化されるビットの数すなわち２×Ｂに等しいか、或いはこの数の２倍（２×２×Ｂ）に等しい。

セル語は１つの複素ＱＡＭシンボルに符号化されるビットと同数、即ち２×Ｂ個のビットを含む。例えば、セル語のビット数は、ＱＰＳＫ（４−ＱＡＭ）シンボルの場合２、１６−ＱＡＭシンボルの場合４、６４−ＱＡＭシンボルの場合６、２５６−ＱＡＭシンボルの場合８である。各セル語は、ＱＡＭマッパ５３０によってＱＰＳＫ（４−ＱＡＭ）、１６−ＱＡＭ、６４−ＱＡＭ、又は２５６−ＱＡＭなどの、特定のマッピングコンステレーションを用いて変調される。ＤＶＢ−Ｔ２規格でビットに適用されるコンステレーションとグレイマッピングの詳細を、図２４Ａ、図２４Ｂ、及び図２４Ｃの夫々に、ＱＰＳＫ（４−ＱＡＭ）、１６−ＱＡＭ、及び６４−ＱＡＭの場合を示す。

発明者は、ＤＶＢ−Ｔ２規格のセルインターリーバ５５５が２つの異なる機能を備えることを悟った。

１つ目の機能（以下、「第１機能」と呼ぶ。）はチャネルに発生するバーストエラーをＦＥＣブロックにできるだけ不規則に拡散することである。この機能は、ＤＶＢ−Ｔ２規格において、セルインターリーバ５５５による疑似ランダムパーミュテーションによって非常によく達成されており、回転コンステレーションと非回転コンステレーションに適用可能である。

２つ目の機能（以下、「第２機能」と呼ぶ。）は、時間／周波数インターリーバと共同して達成されるものであり、回転コンステレーション成分を時間と周波数で広げることである。この機能は、もちろん、回転コンステレーションのみに関連する。しかしながら、ＤＶＢ−Ｔ２規格で使用されるような、セルインターリーバ５５５による疑似ランダムパーミュテーションは、時間軸と周波数軸でのＤ次元回転コンステレーションブロックのＤ個の実数シンボルの最適な分離を達成できているとは言えない。従って、フェージングやチャネル消失において最適な性能が得られていない。

Ｄ次元回転コンステレーションブロックのＤ個の実数シンボルの分離は、ＤＶＢ−Ｔ２規格における疑似ランダムパーミュテーションを行うセルインターリーバ５５５を、できるだけ時間軸と周波数軸で当該Ｄ個の実数シンボルを離す分離するために特に最適化されたインターリーバに、置き換えることによって実現される。しかしながら、このようなインターリーバは規則的な構造をとっており、第１機能にとって最適ではない。

≪実施の形態２≫
本発明の実施の形態２の送信機、送信方法、受信機及び受信方法は、上記の≪発明者による更なる検討及びそれから発明者が得た更なる知見≫に基づくものであり、以下、図面を参照しつつ説明する。

＜送信機及び送信方法＞
図２５は、本発明の実施の形態２の送信機５００Ａの構成を示すブロック図である。但し、実施の形態２では、≪発明者による更なる検討及びそれから発明者が得た更なる知見≫において記載した図１９の送信機５００の各構成要素の説明を適用できる構成要素にはそれと同じ符号を付し、その説明を省略する。

送信機５００Ａは、送信機５００に対して、ＱＡＭマッパ５３０とコンステレーション回転ユニット５４０との間にセルインターリーバ５３５Ａを配置し、ＲＣ成分分離ユニット５５０を異なる処理内容を実行するＲＣ成分分離ユニット５５０Ａに置き換えた構成をしている。

セルインターリーバ５３５Ａは、チャネルに発生するバーストエラーをＦＥＣブロックにできるだけ不規則に拡散させるための第１機能を実現するものである。セルインターリーバ５３５Ａは、コンステレーション回転ユニット５４０により回転処理が施される前の、ＱＡＭマッパ５３０から出力される複素ＱＡＭシンボル（２つの実数値のＰＡＭシンボルからなるグループ）をパーミュテーションする。第１機能を実現するためのセルインターリーバ５３５Ａが行うパーミュテーションとしては、疑似ランダムパーミュテーションが適している（セルインターリーバ５３５ＡはＤＶＢ−Ｔ２規格のセルインターリーバ５５５のような疑似ランダムインターリーバが適している）。

セルインターリーバ５３５ＡによるパーミュテーションはＱＡＭマッパ５３０によって作られたＱＡＭシンボルに直接適用されている。このため、図２６に示すように、ＱＡＭマッパ５３０の下流に配置したセルインターリーバ５３５Ａの代わりにＱＡＭマッパ５３０の上流にセルインターリーバ５３５Ｂを配置してもよい。図２６の送信機５００Ｂのセルインターリーバ５３５Ｂは、ＱＡＭシンボルをインターリービングする代わりに、２×Ｂ個のビットをグループとしてグループをインターリービングする。各グループは１つのＱＡＭシンボルを変調する。なお、ビットインターリーバ５２０とセルインターリーバ５３５Ｂとを合わせたものは新しいビットインターリーバとしてみなしてもよい。

ＲＣ成分分離ユニット５５０Ａは、コンステレーション回転ユニット５４０の下流に配置され、回転コンステレーションブロックの成分を分散させるための第２機能を実現するものである。

ＲＣ成分分離ユニット５５０Ａは、実施の形態１の送信機１００Ａのセルマッパ１４０Ａとセルインターリーバ１５０Ａとで行われる処理を行うものであり、実施の形態１のセルマッパ１４０Ａとセルインターリーバ１５０Ａとの説明を適用できるため、詳細説明は省略する。

ＲＣ成分分離ユニット５５０Ａによって並び換えられたＦＥＣブロックは、シーケンシャルな順番に、１以上のフレームにマッピングされ、及び／又は、１以上のチャネル又は周波数にマッピングされる。この処理は時間／周波数インターリーバ５６０によって実行される。ＦＥＣブロックがＮ_F＞１個のフレームに分散される場合、まず、ＦＥＣブロックはＮ_Fの連続するスライスに分割され、各スライスは正確にＮ_F個のフレームの１つにマッピングされる。Ｎ_F個のスライス間のサイズの差が最大１複素セルになるようにＦＥＣブロックはＮ_F個のスライスに分割される。Ｎ_F個のスライスは最適な時間ダイバーシティを保証するために同サイズであることが好ましい。

＜受信機及び受信方法＞
図２７は、本発明の実施の形態２の受信機７００の構成を示すブロック図である。図２７の受信機７００は、図２５の送信機５００Ａ又は図２６の送信機５００Ｂに対応し、送信機５００Ａ又は図２６の送信機５００Ｂの機能を反映するものである。

受信機７００は、受信アンテナ７１０と、ＲＦ（radio-rfequency）フロントエンド７２０と、ＯＦＤＭ復調器７３０と、時間／周波数デインターリーバ７４０と、ＲＣ成分結合ユニット７５０と、コンステレーションデマッパ７６０と、セルデインターリーバ７７０と、ビットデインターリーバ７８０と、ＦＥＣデコーダ７９０とを備える。なお、セルデインターリーバ７７０とビットデインターリーバ７８０を新しいビットデインターリーバとみなすことができる。

受信アンテナ７１０によって受信された受信信号はＲＦフロントエンド７２０に入力される。ＲＦフロントエンド７２０は、通常、所望のチャネルを選局するチューナ（不図示）、及びアナログＲＦ信号をデジタルベースバンドへ変換するダウンコンバータ（不図示）を備える。

ＯＦＤＭ復調器７３０は、デジタルベースバンド信号を復調する。つまり、ＯＦＤＭ復調器７３０は、デジタルベースバンド信号を利用してチャネルフェージング係数を計算し、デジタルベース信号から計算したチャネルフェージング係数を利用して複素シンボル（複素セル）を求める。そして、ＯＦＤＭ復調器７３０は、複素セルのストリームを時間／周波数デインターリーバ７４０へ出力する。

時間／周波数デインターリーバ７４０は、送信機によって通知されたスケジュールを基に所望のサービスやプログラムに属する複素セルをフレーム（ストリーム）から抽出する。そして、時間／周波数デインターリーバ７４０は、抽出した複素セルを、送信機５００Ａ，送信機５００Ｂの時間／周波数インターリーバ５６０によるインターリービング前の並びにするために、デインターリービングする（時間／周波数デインターリービング）。時間／周波数デインターリーバ７４０の出力では、複数のＦＥＣブロックは複数の複素セルからなる。

ＲＣ成分結合ユニット７５０は、Ｎ_S／Ｄ個のＤ次元コンステレーションブロック毎に、送信機５００Ａ，送信機５００ＢのＲＣ成分分離ユニット５５０Ａの処理内容に基づいてＲＣ成分分離ユニット５５０Ａによって分離されたＤ次元コンステレーションブロックのＤ個の実数シンボルを抽出し、抽出したＤ個の実数シンボルを連続するＤ／２個の複素セルに結合する。

コンステレーションデマッパ７６０は、Ｎ_S／Ｄ個のＤ次元コンステレーションブロックを順次復調する。例えば、コンステレーションデマッパ７６０は、Ｄ次元コンステレーションブロックのＤ個の実数シンボルを結合復調し、Ｄ次元コンステレーションブロックに対してＤ×Ｂ個の“ソフト”ビットを作り出す。なお、コンステレーションデマッパ７６０は、１処理ステップで、送信機５００Ａ，送信機５００Ｂのコンステレーション回転ユニット５４０によるローテーションに対応するデローテーションとＱＡＭマッパ５３０によるマッピングに対応するデマッピングを実行する。

セルデインターリーバ７７０は、送信機５００のセルインターリーバ５３５Ａによる２個の実数値シンボルをグループとするグループの並び換え又は図２６の送信機５００Ｂのセルインターリーバ５３５Ｂによる２×Ｂ個のビットをグループとするグループの並び換えが打ち消されるように、コンステレーションデマッパ７６０の出力を２×Ｂ個の“ソフト”ビットをグループにしてそのグループをデインターリービングする（セルデインターリービング）。

ビットデインターリーバ７８０は、送信機５００Ａ，送信機５００Ｂのビットインターリーバ５２０によるインターリービング前の並びに戻すために、セルデインターリーバ７７０の出力をデインターリービングする（ビットデインターリービング）。

ＦＥＣデコーダ７９０は、送信機５００Ａ，送信機５００ＢのＦＥＣエンコーダ５１０が用いるＦＥＣ符号に基づいて、各ＦＥＣブロックのソフトビットを復号し、復号結果を下流の処理ブロックへ供給する。

≪補足（その１）≫
本発明は上記の実施の形態で説明した内容に限定されず、本発明の目的とそれに関連又は付随する目的を達成するためのいかなる形態においても実施可能であり、例えば、以下であってもよい。

（１）上記の実施の形態１，２では、誤り訂正符号としてＦＥＣ符号を例に挙げて説明したが、上記の実施の形態１，２で説明した内容はＦＥＣ符号以外の誤り訂正符号に対しても適用可能である。

（２）上記の実施の形態は、ハードウェアとソフトウェアを使った実装に関するものであってもよい。上記の実施の形態はコンピューティングデバイス（プロセッサ）を使って実装又は実行されてもよい。コンピューティングデバイスまたはプロセッサは、例えば、メインプロセッサ／汎用プロセッサ（general purpose processor）、デジタル信号プロセッサ（ＤＳＰ）、ＡＳＩＣ（application specific integrated circuit）、ＦＰＧＡ（field programmable gate array）、他のプロラマブル論理デバイスなどであってよい。上記の実施の形態は、これらのデバイスの結合によって実行され、あるいは、実現されてもよい。

（３）上記の実施の形態は、プロセッサによって、または、直接ハードウェアによって実行される、ソフトウェアモジュールの仕組みによって実現されてもよい。また、ソフトウェアモジュールとハードウェア実装の組み合わせも可能である。ソフトウェアモジュールは、様々な種類のコンピュータ読み取り可能なストレージメディア、例えば、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、レジスタ、ハードディスク、ＣＤ−ＲＯＭ、ＤＶＤなど、に保存されてもよい。

≪補足（その２）≫
実施の形態等に係る送信処理方法、送信機、受信処理方法、および受信機とその効果についてまとめる。

第１の送信方法は、
デジタルデータの送信方法であって、
所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化ステップと、
前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成ステップと、
前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換ステップと、
前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成ステップと、
を有し、
前記複素シンボル列生成ステップは、
前記複素シンボル列の生成を、当該複素シンボル列において、全ての前記Ｄ次元回転ベクトルのＤ個の前記実数シンボルの間隔がＮ_C／Ｄ複素シンボル又はＮ_C／Ｄ−１複素シンボルになるように、又は、一部の前記Ｄ次元回転ベクトルを除く前記Ｄ次元回転ベクトルのＤ個の前記実数シンボルの間隔がＮ_C／Ｄ複素シンボル又はＮ_C／Ｄ−１複素シンボルになるように、行う。

第２の送信方法は、
デジタルデータの送信方法であって、
所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化ステップと、
前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成ステップと、
前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換ステップと、
前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成ステップと、
を有し、
前記複素シンボル列生成ステップは、
前記Ｄ次元回転ベクトル毎に、当該Ｄ次元回転ベクトルのＤ個の前記実数シンボルをＤ個の隣接する複素シンボルにマッピングすることによって、前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C個の複素シンボルを含む第１複素シンボル列を生成し、
前記第１複素シンボル列のＮ_C個の前記複素シンボルを、Ｄ行のインターリーバ行列に列方向に書き込み、インターリーバ行列から行方向に読み出すことと等価な処理を実行することによって、前記複素シンボル列を生成する。

第３の送信方法は、
デジタルデータの送信方法であって、
所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化ステップと、
前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成ステップと、
前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換ステップと、
前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成ステップと、
を有し、
前記複素シンボル列生成ステップは、
前記Ｄ次元回転ベクトル毎に、当該Ｄ次元回転ベクトルのＤ個の前記実数シンボルをＤ／２個の隣接する第１複素シンボルにマッピングすることによって、前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C個の第１複素シンボルを含む第１複素シンボル列を生成し、
前記第１複素シンボル列において、Ｎ_C個の前記第１複素シンボルの実数成分と虚数成分との間に所定期間でＤ／２シンボル分の遅延を挿入することによって、Ｎ_C個の前記複素シンボルを含む第２複素シンボル列を生成し、
前記第２複素シンボル列のＮ_C個の前記複素シンボルを、Ｄ行のインターリーバ行列に列方向に書き込み、インターリーバ行列から行方向に読み出すことと等価な処理を実行することによって、前記複素シンボル列を生成する。

第１の送信機は、
デジタルデータの送信機であって、
所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化部と、
前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成部と、
前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換部と、
前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成部と、
を有し、
前記複素シンボル列生成部は、
前記複素シンボル列の生成を、当該複素シンボル列において、全ての前記Ｄ次元回転ベクトルのＤ個の前記実数シンボルの間隔がＮ_C／Ｄ複素シンボル又はＮ_C／Ｄ−１複素シンボルになるように、又は、一部の前記Ｄ次元回転ベクトルを除く前記Ｄ次元回転ベクトルのＤ個の前記実数シンボルの間隔がＮ_C／Ｄ複素シンボル又はＮ_C／Ｄ−１複素シンボルになるように、行う。

第２の送信機は、
デジタルデータの送信機であって、
所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化部と、
前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成部と、
前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換部と、
前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成部と、
を有し、
前記複素シンボル列生成部は、
前記Ｄ次元回転ベクトル毎に、当該Ｄ次元回転ベクトルのＤ個の前記実数シンボルをＤ個の隣接する複素シンボルにマッピングすることによって、前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C個の複素シンボルを含む第１複素シンボル列を生成し、
前記第１複素シンボル列のＮ_C個の前記複素シンボルを、Ｄ行のインターリーバ行列に列方向に書き込み、インターリーバ行列から行方向に読み出すことと等価な処理を実行することによって、前記複素シンボル列を生成する。

第３の送信機は、
デジタルデータの送信機であって、
所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化部と、
前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成部と、
前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換部と、
前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成部と、
を有し、
前記複素シンボル列生成部は、
前記Ｄ次元回転ベクトル毎に、当該Ｄ次元回転ベクトルのＤ個の前記実数シンボルをＤ／２個の隣接する第１複素シンボルにマッピングすることによって、前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C個の第１複素シンボルを含む第１複素シンボル列を生成し、
前記第１複素シンボル列において、Ｎ_C個の前記第１複素シンボルの実数成分と虚数成分との間に所定期間でＤ／２シンボル分の遅延を挿入することによって、Ｎ_C個の前記複素シンボルを含む第２複素シンボル列を生成し、
前記第２複素シンボル列のＮ_C個の前記複素シンボルを、Ｄ行のインターリーバ行列に列方向に書き込み、インターリーバ行列から行方向に読み出すことと等価な処理を実行することによって、前記複素シンボル列を生成する。

第１、第２、第３の送信方法又は第１、第２、第３の送信機によれば、Ｄ次元回転コンステレーションブロックのＤ個の実数シンボルを均等かつ最小距離が大きくなるように分散することができ、これにより優れた時間ダイバーシィが得られる。

第４の送信方法は、第１、第２、第３の送信方法の何れかにおいて、
前記複素シンボル列をＮ_F個のスライスに分割し、Ｎ_F個の前記スライスの夫々において当該スライスの全ての前記複素シンボルが同じフレームにマッピングされるように、前記Ｎ_S／２個の前記複素シンボルをＮ_F個のフレームにマッピングする。

第５の送信方法は、第４の送信方法において、
前記分割を、Ｎ_F個の前記スライスとの間で前記スライスに含まれる前記複素シンボルの数の差が最大１になるように、行う。

第４、第５の送信方法によれば、さらに時間ダイバーティの向上が図られる。

第６の送信方法は、第１、第２、第３の送信方法の何れかの送信方法において、
前記実数値シンボル列生成ステップと前記変換ステップとの間に、前記実数値シンボル列において２個の前記実数値シンボルをグループとしてグループの並び順を並び替えるインターリービングステップ
をさらに有する。

第４の送信機は、第１、第２、第３の送信機の何れかの送信機において、
前記実数値シンボル列生成部と前記変換部との間に、前記実数値シンボル列において２個の前記実数値シンボルをグループとしてグループの並び順を並び替えるインターリービング部
をさらに有する。

第６の送信方法又は第４の送信機によれば、チャネルに発生するバーストエラーを符号化データブロックで拡散されるため、チャネルに発生するバーストエラーに対する耐性の向上が図られる。

第７の送信方法は、第１、第２、第３の送信方法の何れかの送信方法において、
前記実数値シンボルはＢ個のビットを変調したものであり、
前記符号化ステップと前記実数値シンボル列生成ステップとの間に、前記符号化データブロックの複数ビットを含むビット列において、２×Ｂ個の前記ビットをグループとしてグループの並び順を並び替えるインターリービングステップ
をさらに有する。

第５の送信機は、第１、第２、第３の送信機の何れかの送信機において、
前記実数値シンボルはＢ個のビットを変調したものであり、
前記符号化部と前記実数値シンボル列生成部との間に、前記符号化データブロックの複数ビットを含むビット列において、２×Ｂ個の前記ビットをグループとしてグループの並び順を並び替えるインターリービング部
をさらに有する。

第７の送信方法又は第５の送信機によれば、チャネルに発生するバーストエラーを符号化データブロックで拡散されるため、チャネルに発生するバーストエラーに対する耐性の向上が図られる。

第１の受信方法は、
デジタルデータの受信方法であって、
第１、第２、第３の送信方法の何れかの送信方法によって得られたＮ_C個の複素シンボルを含む複素シンボル列を受信する受信ステップと、
Ｎ_S／Ｄ個のＤ次元回転ベクトル毎に、前記複素シンボル列から当該Ｄ次元回転ベクトルのＤ個の実数シンボルを抽出する実数シンボル抽出ステップと、
Ｎ_S／Ｄ個の前記Ｄ次元回転ベクトルを順次デマッピングすることによって符号化データブロックを生成するデマッピングステップと、
前記符号化データブロックを誤り訂正符号を用いて復号する復号ステップと、
を有する。

第１の受信機は、
デジタルデータの受信機であって、
第１、第２、第３の送信機の何れかの送信機によって得られたＮ_C個の複素シンボルを含む複素シンボル列を受信する受信部と、
Ｎ_S／Ｄ個のＤ次元回転ベクトル毎に、前記複素シンボル列から当該Ｄ次元回転ベクトルのＤ個の実数シンボルを抽出する実数シンボル抽出部と、
Ｎ_S／Ｄ個の前記Ｄ次元回転ベクトルを順次デマッピングすることによって符号化データブロックを生成するデマッピング部と、
前記符号化データブロックを誤り訂正符号を用いて復号する復号部と、
を有する。

第１の受信方法又は第１の受信機によれば、Ｄ次元回転コンステレーションブロックのＤ個の実数シンボルが均等かつ最小距離が大きくなるように分散されているので、優れた時間ダイバーシィが得られる。

第２の受信方法は、
デジタルデータの受信方法であって、
第６または第７の送信方法によって得られたＮ_C個の複素シンボルを含む複素シンボル列を受信する受信ステップと、
Ｎ_S／Ｄ個のＤ次元回転ベクトル毎に、前記複素シンボル列から当該Ｄ次元回転ベクトルのＤ個の実数シンボルを抽出する実数シンボル抽出ステップと、
Ｎ_S／Ｄ個の前記Ｄ次元回転ベクトルを順次デマッピングすることによって符号化データブロックを生成するデマッピングステップと、
前記インターリービングステップにおける並び換えに基づいて前記符号化データブロックのビットを並び替えるデインターリービングステップと、
前記デインターリービングステップによって並び換えられた前記符号化データブロックを誤り訂正符号を用いて復号する復号ステップと、
を有する。

第２の受信機は、
デジタルデータの受信機であって、
デジタルデータの受信機であって、
第４または第５の送信機によって得られたＮ_C個の複素シンボルを含む複素シンボル列を受信する受信部と、
Ｎ_S／Ｄ個のＤ次元回転ベクトル毎に、前記複素シンボル列から当該Ｄ次元回転ベクトルのＤ個の実数シンボルを抽出する実数シンボル抽出部と、
Ｎ_S／Ｄ個の前記Ｄ次元回転ベクトルを順次デマッピングすることによって符号化データブロックを生成するデマッピング部と、
前記インターリービング部における並び換えに基づいて前記符号化データブロックのビットを並び替えるデインターリービング部と、
前記デインターリービング部によって並び換えられた前記符号化データブロックを誤り訂正符号を用いて復号する復号部と、
を有する。

第２の受信方法又は第２の受信機によれば、Ｄ次元回転コンステレーションブロックのＤ個の実数シンボルが均等かつ最小距離が大きくなるように分散されているので、優れた時間ダイバーシィが得られるとともに、チャネルに発生するバーストエラーに対する耐性の向上が図られる。

本発明は、回転コンステレーションを用いる通信に利用することができる。

１００Ａ 送信機
１１０ ＦＥＣエンコーダ
１１５ デマルチプレクサ
１２０ ＰＡＭマッパ
１２５ デマルチプレクサ
１３０ コンステレーション回転ユニット
１４０ セルマッパ
１５０Ａ セルインターリーバ
１６０Ａ フレームインターリーバ
１７０Ａ フレームマッパ
１８０ 変調器
１９０ 送信アンテナ
３００ 受信機
３１０ 受信アンテナ
３２０ 復調器
３３０ フレームデマッパ
３４０ フレームデインターリーバ
３５０ セルデインターリーバ
３６０ セルデマッパ
３７０ コンステレーションデマッパ
３８０ ＦＥＣデコーダ
５００Ａ，５００Ｂ 送信機
５１０ ＦＥＣエンコーダ
５２０ ビットインターリーバ
５２０ ＱＡＭマッパ
５３５Ａ，５３５Ｂ セルインターリーバ
５４０ コンステレーション回転ユニット
５５０Ａ ＲＣ成分分離ユニット
５６０ 時間／周波数インターリーバ
５７０ ＯＦＤＭ変調器
５８０ ＲＦ電力増幅器
５９０ 送信アンテナ
７００ 受信機
７１０ 受信アンテナ
７２０ ＲＦフロントエンド
７３０ ＯＦＤＭ復調器
７４０ 時間／周波数デインターリーバ
７５０ ＲＣ成分結合ユニット
７６０ セルデインターリーバ
７７０ コンステレーションデマッパ
７８０ ビットデインターリーバ
７９０ ＦＥＣデコーダ

Claims (16)

1. デジタルデータの送信方法であって、
   所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化ステップと、
   前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成ステップと、
   前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換ステップと、
   前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成ステップと、
   を有し、
   前記複素シンボル列生成ステップは、
   前記複素シンボル列の生成を、当該複素シンボル列において、全ての前記Ｄ次元回転ベクトルのＤ個の前記実数シンボルの間隔がＮ_C／Ｄ複素シンボル又はＮ_C／Ｄ−１複素シンボルになるように、又は、一部の前記Ｄ次元回転ベクトルを除く前記Ｄ次元回転ベクトルのＤ個の前記実数シンボルの間隔がＮ_C／Ｄ複素シンボル又はＮ_C／Ｄ−１複素シンボルになるように、行う
   送信方法。
2. デジタルデータの送信方法であって、
   所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化ステップと、
   前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成ステップと、
   前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換ステップと、
   前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成ステップと、
   を有し、
   前記複素シンボル列生成ステップは、
   前記Ｄ次元回転ベクトル毎に、当該Ｄ次元回転ベクトルのＤ個の前記実数シンボルをＤ個の隣接する複素シンボルにマッピングすることによって、前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C個の複素シンボルを含む第１複素シンボル列を生成し、
   前記第１複素シンボル列のＮ_C個の前記複素シンボルを、Ｄ行のインターリーバ行列に列方向に書き込み、インターリーバ行列から行方向に読み出すことと等価な処理を実行することによって、前記複素シンボル列を生成する
   送信方法。
3. デジタルデータの送信方法であって、
   所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化ステップと、
   前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成ステップと、
   前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換ステップと、
   前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成ステップと、
   を有し、
   前記複素シンボル列生成ステップは、
   前記Ｄ次元回転ベクトル毎に、当該Ｄ次元回転ベクトルのＤ個の前記実数シンボルをＤ／２個の隣接する第１複素シンボルにマッピングすることによって、前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C個の第１複素シンボルを含む第１複素シンボル列を生成し、
   前記第１複素シンボル列において、Ｎ_C個の前記第１複素シンボルの実数成分と虚数成分との間に所定期間でＤ／２シンボル分の遅延を挿入することによって、Ｎ_C個の前記複素シンボルを含む第２複素シンボル列を生成し、
   前記第２複素シンボル列のＮ_C個の前記複素シンボルを、Ｄ行のインターリーバ行列に列方向に書き込み、インターリーバ行列から行方向に読み出すことと等価な処理を実行することによって、前記複素シンボル列を生成する
   送信方法。
4. 前記複素シンボル列をＮ_F個のスライスに分割し、Ｎ_F個の前記スライスの夫々において当該スライスの全ての前記複素シンボルが同じフレームにマッピングされるように、前記Ｎ_S／２個の前記複素シンボルをＮ_F個のフレームにマッピングする
   ことを特徴とする請求項１から請求項３の何れか１項に記載の送信方法。
5. 前記分割を、Ｎ_F個の前記スライスとの間で前記スライスに含まれる前記複素シンボルの数の差が最大１になるように、行う
   ことを特徴とする請求項４に記載の送信方法。
6. 前記実数値シンボル列生成ステップと前記変換ステップとの間に、前記実数値シンボル列において２個の前記実数値シンボルをグループとしてグループの並び順を並び替えるインターリービングステップ
   をさらに有する請求項１から請求項３の何れか１項に記載の送信方法。
7. 前記実数値シンボルはＢ個のビットを変調したものであり、
   前記符号化ステップと前記実数値シンボル列生成ステップとの間に、前記符号化データブロックの複数ビットを含むビット列において、２×Ｂ個の前記ビットをグループとしてグループの並び順を並び替えるインターリービングステップ
   をさらに有する請求項１から請求項３の何れか１項に記載の送信方法。
8. デジタルデータの受信方法であって、
   請求項１から請求項３の何れか１項に記載の送信方法によって得られたＮ_C個の複素シンボルを含む複素シンボル列を受信する受信ステップと、
   Ｎ_S／Ｄ個のＤ次元回転ベクトル毎に、前記複素シンボル列から当該Ｄ次元回転ベクトルのＤ個の実数シンボルを抽出する実数シンボル抽出ステップと、
   Ｎ_S／Ｄ個の前記Ｄ次元回転ベクトルを順次デマッピングすることによって符号化データブロックを生成するデマッピングステップと、
   前記符号化データブロックを誤り訂正符号を用いて復号する復号ステップと、
   を有する受信方法。
9. デジタルデータの受信方法であって、
   請求項６または請求項７に記載の送信方法によって得られたＮ_C個の複素シンボルを含む複素シンボル列を受信する受信ステップと、
   Ｎ_S／Ｄ個のＤ次元回転ベクトル毎に、前記複素シンボル列から当該Ｄ次元回転ベクトルのＤ個の実数シンボルを抽出する実数シンボル抽出ステップと、
   Ｎ_S／Ｄ個の前記Ｄ次元回転ベクトルを順次デマッピングすることによって符号化データブロックを生成するデマッピングステップと、
   前記インターリービングステップにおける並び換えに基づいて前記符号化データブロックのビットを並び替えるデインターリービングステップと、
   前記デインターリービングステップによって並び換えられた前記符号化データブロックを誤り訂正符号を用いて復号する復号ステップと、
   を有する受信方法。
10. デジタルデータの送信機であって、
    所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化部と、
    前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成部と、
    前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換部と、
    前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成部と、
    を有し、
    前記複素シンボル列生成部は、
    前記複素シンボル列の生成を、当該複素シンボル列において、全ての前記Ｄ次元回転ベクトルのＤ個の前記実数シンボルの間隔がＮ_C／Ｄ複素シンボル又はＮ_C／Ｄ−１複素シンボルになるように、又は、一部の前記Ｄ次元回転ベクトルを除く前記Ｄ次元回転ベクトルのＤ個の前記実数シンボルの間隔がＮ_C／Ｄ複素シンボル又はＮ_C／Ｄ−１複素シンボルになるように、行う
    送信機。
11. デジタルデータの送信機であって、
    所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化部と、
    前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成部と、
    前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換部と、
    前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成部と、
    を有し、
    前記複素シンボル列生成部は、
    前記Ｄ次元回転ベクトル毎に、当該Ｄ次元回転ベクトルのＤ個の前記実数シンボルをＤ個の隣接する複素シンボルにマッピングすることによって、前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C個の複素シンボルを含む第１複素シンボル列を生成し、
    前記第１複素シンボル列のＮ_C個の前記複素シンボルを、Ｄ行のインターリーバ行列に列方向に書き込み、インターリーバ行列から行方向に読み出すことと等価な処理を実行することによって、前記複素シンボル列を生成する
    送信機。
12. デジタルデータの送信機であって、
    所定長のデータブロック毎に、誤り訂正符号を用いてデータブロックを符号化する符号化部と、
    前記符号化により得られた符号化データブロックを所定数のビットずつ順次実数値シンボルにマッピングしていくことによって、Ｎ_S個の実数値シンボルを含む実数値シンボル列を生成する実数値シンボル列生成部と、
    前記実数値シンボル列に含まれるＤ個の前記実数値シンボルを要素とするＤ次元ベクトルの各々を、当該Ｄ次元ベクトルにＤ行Ｄ列の直交行列を乗算することによって、Ｄ個の実数シンボルを要素とするＤ次元回転ベクトルに変換する変換部と、
    前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C＝Ｎ_S／２個の複素シンボルを含む複素シンボル列を生成する複素シンボル列生成部と、
    を有し、
    前記複素シンボル列生成部は、
    前記Ｄ次元回転ベクトル毎に、当該Ｄ次元回転ベクトルのＤ個の前記実数シンボルをＤ／２個の隣接する第１複素シンボルにマッピングすることによって、前記変換の結果得られたＮ_S個の前記実数シンボルからＮ_C個の第１複素シンボルを含む第１複素シンボル列を生成し、
    前記第１複素シンボル列において、Ｎ_C個の前記第１複素シンボルの実数成分と虚数成分との間に所定期間でＤ／２シンボル分の遅延を挿入することによって、Ｎ_C個の前記複素シンボルを含む第２複素シンボル列を生成し、
    前記第２複素シンボル列のＮ_C個の前記複素シンボルを、Ｄ行のインターリーバ行列に列方向に書き込み、インターリーバ行列から行方向に読み出すことと等価な処理を実行することによって、前記複素シンボル列を生成する
    送信機。
13. 前記実数値シンボル列生成部と前記変換部との間に、前記実数値シンボル列において２個の前記実数値シンボルをグループとしてグループの並び順を並び替えるインターリービング部
    をさらに有する請求項１０から請求項１２の何れか１項に記載の送信機。
14. 前記実数値シンボルはＢ個のビットを変調したものであり、
    前記符号化部と前記実数値シンボル列生成部との間に、前記符号化データブロックの複数ビットを含むビット列において、２×Ｂ個の前記ビットをグループとしてグループの並び順を並び替えるインターリービング部
    をさらに有する請求項１０から請求項１２の何れか１項に記載の送信機。
15. デジタルデータの受信機であって、
    請求項１０から請求項１２の何れか１項に記載の送信機によって得られたＮ_C個の複素シンボルを含む複素シンボル列を受信する受信部と、
    Ｎ_S／Ｄ個のＤ次元回転ベクトル毎に、前記複素シンボル列から当該Ｄ次元回転ベクトルのＤ個の実数シンボルを抽出する実数シンボル抽出部と、
    Ｎ_S／Ｄ個の前記Ｄ次元回転ベクトルを順次デマッピングすることによって符号化データブロックを生成するデマッピング部と、
    前記符号化データブロックを誤り訂正符号を用いて復号する復号部と、
    を有する受信機。
16. デジタルデータの受信機であって、
    請求項１３または請求項１４に記載の送信機によって得られたＮ_C個の複素シンボルを含む複素シンボル列を受信する受信部と、
    Ｎ_S／Ｄ個のＤ次元回転ベクトル毎に、前記複素シンボル列から当該Ｄ次元回転ベクトルのＤ個の実数シンボルを抽出する実数シンボル抽出部と、
    Ｎ_S／Ｄ個の前記Ｄ次元回転ベクトルを順次デマッピングすることによって符号化データブロックを生成するデマッピング部と、
    前記インターリービング部における並び換えに基づいて前記符号化データブロックのビットを並び替えるデインターリービング部と、
    前記デインターリービング部によって並び換えられた前記符号化データブロックを誤り訂正符号を用いて復号する復号部と、
    を有する受信機。

Images