JP6252924B2 - 送信方法、送信機、受信方法、及び受信機 - Google Patents

送信方法、送信機、受信方法、及び受信機 Download PDF

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Description

本発明は、デジタル通信分野に関する。
非特許文献１の送信方法は、（１）データブロックを前方誤り訂正符号（forward error correction code：FEC符号）を用いて符号化するステップと、（２）符号化の結果得られた符号語のビットを複素セルにマッピングするステップと、（３）マッピングにより得られた複数の複素セルにセルインターリービングを適用するステップとを有する。
上記のセルインターリービングは、伝送路で発生するバーストエラーの影響を受けるビットを（符号語全体に）分散させるための処理であり、受信性能の向上を図る手段として有用であることが知られている。
ＤＶＢ−ＮＧＨ標準化文書 ＴＭ−ＮＧＨ１１８１ｒ１６（ＤＶＢ−ＮＧＨ規格ドラフト） ＥＴＳＩ ＥＮ ３０２．７５５（ＤＶＢ−Ｔ２規格） ＥＴＳＩ ＥＮ ３００ ７４４（ＤＶＢ−Ｔ規格） ＥＴＳＩ ＥＮ ３０２ ３０７（ＤＶＢ−Ｓ２規格） ＥＴＳＩ ＥＮ ３０２ ３０７（ＤＶＢ−Ｃ２規格）
ところで、近年、様々な送信技術が提案されており、従来のセルインターリービングでは十分に通信システムの受信性能の向上が図れない状況も発生しつつある。
本発明は、通信システムの受信性能の向上を実現する送信方法を提供することを目的とする。
上記目的を達成するために、本発明の送信方法は、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号の符号語を送信する送信方法であって、前記符号語は、夫々がＱ個のビットからなるＮ個の疑似巡回ブロックで構成され、前記符号語のビットを並び替えるビットパーミュテーション処理を施すビットパーミュテーションステップと、並び換えられた前記符号語のビットを、夫々がＧ×Ｍ個のビットから成る複数のコンステレーションブロックに分割することで、コンステレーションブロックを生成するコンステレーションブロック生成ステップと、生成された前記コンステレーションブロックを並び替えるコンステレーションブロックパーミュテーション処理を施すコンステレーションブロックパーミュテーションステップと、並び換えられた前記コンステレーションブロックを送信する送信ステップと、を有し、前記符号語は、夫々がＭ個の疑似巡回ブロックから成るＮ／Ｍ個のセクションに分けられ、各コンステレーションブロックは、前記セクションの内の何れか１つと関連付けられており、前記ビットパーミュテーションステップは、各前記コンステレーションブロックが、関連付けられている前記セクション中のＭ個の異なる前記疑似巡回ブロックの夫々からなる計Ｇ×Ｍ個のビットから構成されるように、前記ビットパーミュテーション処理を行い、前記コンステレーションブロックパーミュテーションステップは、前記コンステレーションブロックパーミュテーション処理として、前記コンステレーションブロックをＲ行（Ｑ／（ｋ×Ｇ））列の行列に行方向に書き込み、列方向に前記コンステレーションブロックを読み出すことと等価な処理を行い、Ｒはｋ×（Ｎ／Ｍ）であり、ｋは自然数である、ことを特徴とする。
上記の送信方法によれば、通信システムの受信性能の向上を実現することができる。
一般的な送信機１００の構成を示すブロック図。 疑似巡回低密度パリティ検査符号のパリティ検査行列の一例を示す図。 ビットインターリーバ１２０における、疑似巡回低密度パリティ検査符号の符号語のビットに対するビットインターリービング処理の概要を説明する図。 図３のセクションパーミュテーション処理の概要を説明する図。 （ａ）は符号ブロックの複数ビットのセクションパーミュテーション行列への書き込み処理の一例を示し、（ｂ）セクションパーミュテーション行列からの符号ブロックの複数ビットの読み出し処理の一例を示す図。 図３のビットインターリーバに２種類のパーミュテーションの機能を追加したビットインターリーバ１２０ａの一例を示す図。 （ａ）から（ｃ）は複素ＱＡＭコンステレーションが適用される場合のコンステレーションマッパ１３０の構成例を示す図。 （ａ）及び（ｂ）はＭＩＭＯ空間多重が適用される場合のコンステレーションマッパ１３０の構成例を示す図。 ４次元回転処理が適用される場合のコンステレーションマッパ１３０の構成例を示す図。 （ａ）はビットインターリーバ１２０における符号ブロックのビットの入力を示し、（ｂ）はコンステレーションマッパ１３０におけるコンステレーションブロックの出力を示す図。 実施の形態１の送信機２００の構成を示すブロック図。 （ａ）はコンステレーションブロックのコンステレーションブロックパーミュテーション行列への書き込み処理の一例を示し、（ｂ）はコンステレーションブロックパーミュテーション行列からのコンステレーションブロックの読み出し処理の一例を示す図。 （ａ）はコンステレーションブロックのコンステレーションブロックパーミュテーション行列への書き込み処理の他の例を示し、（ｂ）はコンステレーションブロックパーミュテーション行列からのコンステレーションブロックの読み出し処理の他の例を示す図。 実施の形態１の受信機３００の構成を示すブロック図。 （ａ）から（ｄ）は回転処理が適用される場合における一般的な送信機４００、４０１、４０２、及び４０３夫々の構成を示すブロック図。 （ａ）は２次元回転処理が適用される場合の送信機４０２のローテータ４５０の出力例を示し、（ｂ）は４次元回転処理が適用される場合の送信機４０２のローテータ４５０の出力例を示し、（ｃ）は（ａ）と対応するＱディレイ挿入ユニット４６５の処理の一例を示し、（ｄ）は（ｂ）と対応するＱディレイ挿入ユニット４６５の処理の一例を示す図。 （ａ）は２次元回転処理が適用される場合において、コンポーネントインターリーバ４７０による、複素セルのコンポーネントパーミュテーション行列への書き込み処理の一例を示し、（ｂ）は２次元回転処理が適用される場合において、コンポーネントインターリーバ４７０による、コンポーネントパーミュテーション行列からの複素セルの読み出し処理の一例を示す図。 （ａ）は４次元回転処理が適用される場合において、コンポーネントインターリーバ４７０による、複素セルのコンポーネントパーミュテーション行列への書き込み処理の一例を示し、（ｂ）は４次元回転処理が適用される場合において、コンポーネントインターリーバ４７０による、コンポーネントパーミュテーション行列からの複素セルの読み出し処理の一例を示す図。 （ａ）は２次元回転処理が適用される場合の送信機４０３のローテータ４５０の出力例を示し、（ｂ）は４次元回転処理が適用される場合の送信機４０３のローテータ４５０の出力例を示す図。 （ａ）から（ｄ）は実施の形態２の送信機５００、５０１、５０２及び５０３夫々の構成を示すブロック図。 （ａ）はコンポーネントデインターリーバ５７０の、２次元回転処理が適用される場合におけるコンポーネントのコンポーネントパーミュテーション行列への書き込み処理の一例を示し、（ｂ）はコンポーネントデインターリーバ５７０の、コンポーネントパーミュテーション行列からの２次元回転処理が適用される場合におけるコンポーネントの読み出し処理の一例を示す図。 （ａ）はコンポーネントデインターリーバ５７０の、４次元回転処理が適用される場合におけるコンポーネントのコンポーネントパーミュテーション行列への書き込み処理の一例を示し、（ｂ）はコンポーネントデインターリーバ５７０の、コンポーネントパーミュテーション行列からの４次元回転コンステレーションコンポーネントの読み出し処理の一例を示す図。 図２１（ａ）,（ｂ）と対応する送信機５００のローテータ４５０の出力例を示す図。 図２２の（ａ）,（ｂ）と対応する送信機５００のローテータ４５０の出力例を示す図。 （ａ）から（ｄ）は実施の形態２の受信機６００、６０１、６０２、及び６０３夫々の構成を示すブロック図。
≪発明者による検討内容（その１）≫
図１は、低密度パリティ検査（low-density parity-check：ＬＤＰＣ符号）を使用する一般的な送信機１００の構成を示すブロック図である。
送信機１００は、ＬＤＰＣエンコーダ１１０と、ビットインターリーバ１２０と、コンステレーションマッパ１３０と、セルインターリーバ１４０と、モジュレータ１５０とを備える。
送信機１００は、入力として、送信される情報を含む所定長のバイナリーブロックを受け取る。送信機１００では、まず、ＬＤＰＣエンコーダ１１０は、低密度パリティ検査符号（例えば、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号）を用いて、各情報ブロックを符号化する。この符号化処理は、受信機における情報ブロックの受信のエラー耐性をより強くするための、冗長ビットの計算と当該冗長ビットの情報ブロックへの付加を含む。
そして、ビットインターリーバ１２０は、符号化によって得られた符号語（以下、符号ブロックと呼ぶ。）の複数のビットをインターリーブし（ビットインターリーブ）、コンステレーションマッパ１３０に供給する。なお、低密度パリティ検査符号（ＬＤＰＣ符号）以外の他の符号を用いる符号化によって得られた符号語も符号ブロックと呼ぶ。
次に、コンステレーションマッパ１３０は、ビットインターリーブされた符号ブロックの複数のビットを、複素ＱＡＭ（quadrature amplitude modulation）シンボル、又は複数の複素ＱＡＭシンボルから成るブロックに変換する。複素ＱＡＭシンボルの実数コンポーネント及び虚数コンポーネントは互いに独立に変調される。実数及び虚数コンポーネントは夫々ＰＡＭ(pulse amplitude modulation)シンボル又はＡＳＫ(amplitude shift keying)シンボルと見なすことができる。
なお、複素ＱＡＭシンボルは、複素セルやコンステレーションとも称され、１以上の複素ＱＡＭシンボルから成るブロックはコンステレーションブロックと称される。
セルインターリーバ１４０は、コンステレーションマッパ１３０から供給された複数の複素セルをインターリーブする（セルインターリーブ）。
モジュレータ１５０は、セルインターリーバ１４０から供給された複素セルを、例えばＯＦＤＭ（orthogonal frequency-division multiplexing）を使って変換し、変換された複素セルは通信媒体上で伝送される。
以下に、ＬＤＰＣ符号についてその特徴のいくつかを説明する。
ＬＤＰＣ符号は、パリティ検査行列（parity check matrix：ＰＣＭ）によって完全に定義される線形誤り訂正符号である。ＰＣＭは、符号語ビット（変数ノードとも称される。）とパリティ検査（検査ノードとも称される。）との連結（connection）を表す、２値の疎行列である。ＰＣＭの列と行は、夫々、変数ノードと検査ノードに対応する。変数ノードと検査ノードとの連結は、ＰＣＭにおいて、「１」という要素で示されている。
ＬＤＰＣ符号には、疑似巡回低密度パリティ検査（quasi-cyclic low-density parity check：ＱＣ ＬＤＰＣ）符号と呼ばれる種類が存在する。ＱＣ ＬＤＰＣ符号は、ハードウェア実装に特に適した構造を有する。事実、今日、ほとんどの規格がＱＣ ＬＤＰＣ符号を採用している。ＱＣ ＬＤＰＣ符号のＰＣＭは、複数の巡回行列（circulant matrices、又はcirculants）を有する特別な構造となっている。巡回行列は、各行がその直前の行の要素を１つ巡回シフトしたものであって、１、２、又は、それ以上の巡回的にシフトされた対角線（cyclically-shifted diagonal）を有し得る、正方行列である。各巡回行列のサイズはＱ行Ｑ列（Ｑ×Ｑ）であり、ＱはＱＣ ＬＤＰＣ符号の巡回係数（cyclic factor）と称される。このような疑似巡回構造によってＱ個の検査ノードを並列に処理することが可能になり、ＱＣ ＬＤＰＣ符号は効率的なハードウェア実装を行うために明らかに有利である。
図２は、巡回係数Ｑ＝８であるＱＣ ＬＤＰＣ符号のＰＣＭの一例を示し、図２のパリティ検査行列には、１又は２の巡回的にシフトされた対角線を有する巡回行列がある。但し、図２のＰＣＭでは、値が「１」である行列要素を黒四角で、値が「０」である行列要素を白四角で表している。
図２のＱＣ ＬＤＰＣ符号は、８×１２＝９６ビットのブロックを８×１８＝１４４ビットの符号語に符号化する符号であり、符号化率は９６／１４４＝２／３である。符号語ビットは、Ｑビットのブロックに分割される。このＱビットのブロックを、本書類を通じて巡回ブロック又は疑似巡回ブロックと称し、「ＱＢ」と表記する。
図２のＰＣＭのＱＣ ＬＤＰＣ符号は、リピートアキュミュレート(repeat-accumulate：ＲＡ) ＱＣ ＬＤＰＣ符号と呼ばれる、特別な種類のＱＣ ＬＤＰＣ符号に属する。ＲＡ ＱＣ ＬＤＰＣ符号は、符号化の容易さでよく知られており、第２世代のＤＶＢ規格（ＤＶＢ−Ｓ２（非特許文献４参照）、ＤＶＢ−Ｔ２（非特許文献２参照）、ＤＶＢ−Ｃ２（非特許文献５参照））など、数多くの規格に採用されている。ＲＡ ＱＣ ＬＤＰＣ符号では、ＰＣＭのパリティビットに対応する右側（パリティ部分）は、要素「１」の配置位置が階段状である構造になっている。これらの側面は当該技術分野においてよく知られている。なお、ＰＣＭの左側は情報ビットに対応する部分（情報部分）である。
次に、ビットインターリーバ１２０について説明する。
高い並列度による効率的なハードウェア実装を可能とするビットインターリーバ１２０は、符号ブロックを複数のセクションに分割することによって作られる。符号ブロックの複数ビットを複数のビットグループにマッピングするためのパーミュテーションは複数のセクションの各々において別々に実行される。なお、１ビットグループは、後段のコンステレーションマッパ１３０によって、例えば、１ＰＡＭシンボル、１複素ＱＡＭシンボルにマッピングされる。
ビットインターリーバ１２０は、先ず、符号ブロックのＮ×ＱビットをＮ／Ｍ個のセクションに分割する処理（以下、セクション分割処理と言う。）を行う。Ｎは１符号ブロック当たりの疑似巡回ブロック数であり、Ｍは１ビットグループ当たりのビット数である。各セクションはＭ個の疑似巡回ブロックから構成され、各ビットグループはＮ／Ｍ個のセクションの対応する１つと関連付けられる。セクション分割処理後、ビットインターリーバ１２０は、ビットグループ夫々について、ビットグループのＭビットが、関連付けられているセクション中のＭ個の異なる疑似巡回ブロック夫々の１ビットから成るように、セクション毎にビットパーミュテーション処理（以下、セクションパーミュテーション処理と言う。）を行う。各セクションに対して行われるセクションパーミュテーション処理は互いに同じ規則に従って行われる。セクションパーミュテーション処理として、ビットインターリーバ１２０は、例えば、セクション夫々について、各セクションのＱ×ＭビットをＭ行Ｑ列の行列に行方向に書き込み、書き込んだビットをこの行列から列方向に読み出すカラム‐ロウインターリービングと等価な処理を行う。
図３は、ＱＣ ＬＤＰＣ符号を用いた符号ブロックの構造に特に適合するビットインターリーバ１２０の一例を示し、ＱＣ ＬＤＰＣ符号用の並列ビットインターリーバ１２１を含む。但し、この例のＱＣ ＬＤＰＣ符号では、１符号ブロック当たり１２疑似巡回ブロック、１疑似巡回ブロック当たり８ビット（Ｑ＝８）である。また、Ｍ＝４である。
図３の例では、ビットインターリーバ１２０は、１２疑似巡回ブロックＱＢ１〜１２の内、４疑似巡回ブロックＱＢ１〜４をセクション１に、４疑似巡回ブロックＱＢ５〜８をセクション２に、４疑似巡回ブロックＱＢ９〜ＱＢ１２をセクション３に夫々分割するセクション分割処理を行う。続いて、ビットインターリーバ１２０は、並列ビットインターリーバ１２１のセクションインターリーバ１２１−１〜１２１−３によって、別々にセクションパーミュテーション処理を行う。なお、セクションパーミュテーション処理は、ビットグループＣ１〜Ｃ２４夫々のＭ＝４ビットに、それが対応するセクションに含まれるＭ＝４疑似巡回ブロックの夫々から１ビットずつマッピングされるように行われる。
以下、Ｍ＝４、Ｑ＝８の場合のセクションパーミュテーションの一例について、図３のセクション１を対象として図４を用いて説明する。
セクションインターリーバ１２１−１は、図４に示すように、疑似巡回ブロックＱＢ１〜ＱＢ４のＱ×Ｍ＝８×４ビットが、夫々がＭ＝４ビットから成るＱ＝８個のビットグループＣ１〜Ｃ８にマッピングされるように、ビットのインターリーブを実行する。
さらに、Ｍ＝４、Ｑ＝８の場合のセクションパーミュテーション処理について、図３のセクション１を対象として図５（ａ），（ｂ）を用いて更に詳細に説明する。図５（ａ），（ｂ）の１つの正方形は符号ブロックの１ビットに対応する。
セクションインターリーバ１２１−１は、セクション１のＱ×Ｍ＝８×４ビットを、入力されるビット順に、図５（ａ）に示すようにＱ列Ｍ行＝８列４行の行列（セクションパーミュテーション行列）に行方向に書き込み、図５（ｂ）に示すように書き込んだＱ×Ｍ＝８×４ビットをこの行列から列方向に読み出す、ことと等価な処理を行う。なお、図５（ａ）及び図５（ｂ）には夫々書き込み順及び読み出し順が矢印で示されている。
なお、図５（ａ），（ｂ）で説明したインターリービングは、所謂、カラム‐ロウインターリービングと呼ばれるものである。
上述したセクションパーミュテーションが実行されることによって、セクションインターリーバの出力はＭビット（行列の１列のビット）のグループからなり、Ｍビットは元の符号ブロックのＭ個の異なる疑似巡回ブロックに属する。
セクション分割処理を行う前に、符号ブロックにおける疑似巡回ブロックの並び順を所定のパーミュテーションに従って変更してもよく、当該パーミュテーションは疑似巡回ブロックパーミュテーション（ＱＢパーミュテーション）と称される。更に、疑似巡回ブロック夫々について、疑似巡回ブロック内のＱビットの並び順を所定のパーミュテーションに従って変更してもよく、当該パーミュテーションは疑似巡回ブロック内パーミュテーション（ｉｎｔｒａ−ＱＢパーミュテーション）と称され、典型的には巡回シフトである。典型的にはシフト値は各疑似巡回ブロックで異なっているが、同じであってもよい。
図６は、ＱＢパーミュテーション及びｉｎｔｒａ−ＱＢパーミュテーションの機能を備えるビットインターリーバの一構成例を示す。
ビットインターリーバ１２０ａは、セクションパーミュテーションを実行するセクションインターリーバ１２１に加え、その前段にＱＢパーミュテーションを実行するＱＢインターリーバ１２３、及び、ｉｎｔｒａ−ＱＢパーミュテーションを実行するｉｎｔｒａ−ＱＢインターリーバ１２５−１〜１２５−１２を備えている。
なお、ＱＢパーミュテーション及びｉｎｔｒａ−ＱＢパーミュテーションの内何れか一方のみを行うとしてもよく、それらの実行順序が逆であってもよい。
ＱＢ及びｉｎｔｒａ−ＱＢパーミュテーションは通信性能の最適化において重要であるが、それらは本発明には直接関連しない。事実、ＱＢ及びｉｎｔｒａ−ＱＢパーミュテーションはＬＤＰＣ符号化の定義の一部とみなすことができる。ＱＢパーミュテーションは、元のＰＣＭにおける疑似巡回ブロックの列のパーミュテーションと等価である。また、ｉｎｔｒａ−ＱＢパーミュテーションで行われる巡回シフト（ｉｎｔｒａ−ＱＢ巡回シフト）は、ＰＣＭにおける元の巡回シフトされた疑似巡回ブロックの対角線を（ｑｍｏｄＱ）分更に巡回シフトすることと等価である。但し、ｑはｉｎｔｒａ−ＱＢパーミュテーションでＱビットを巡回シフトさせるシフト値である。ＰＣＭの同じ列における全ての疑似巡回ブロックの全対角線に対して同じシフト値のｉｎｔｒａ−ＱＢ巡回シフトが適用される。
次に、コンステレーションマッパ１３０について説明する。
コンステレーションマッパ１３０は、符号ブロックの複数のビットを複素ＱＡＭシンボル（コンステレーション）、又は複素ＱＡＭシンボルのブロック（コンステレーションブロック）にマッピングする。コンステレーションブロックは、変調ブロックとも称され、受信機側で結合復号される、１以上の複素ＱＡＭシンボルにマッピングされるビットのグループである。
まず、最も簡単な例であるＱＡＭコンステレーションを対象としてコンステレーションマッパ１３０の処理を説明する。
コンステレーションマッパ１３０は、複数ビットを複素ＱＡＭシンボル（コンステレーション）にマッピングする。複素ＱＡＭシンボルの実数コンポーネント及び虚数コンポーネントは互いに独立に変調される。実数及び虚数コンポーネントの夫々は所定数のビットを符号化したものである。この所定数をＢで表記する。
つまり、コンステレーションマッパ１３０は、ＢビットずつＰＡＭ（pulse amplitude modulation）シンボルにマッピングしていく。続いて、コンステレーションマッパ１３０は、２つのＰＡＭシンボルのペアを複素ＱＡＭシンボルとして出力する。言い換えると、ペアのＰＡＭシンボルの内、一方のＰＡＭシンボルを複素ＱＡＭシンボルの実数コンポーネントとし、他方を虚数コンポーネントとする。
ここで、３つの一般的なコンステレーションサイズ（４−ＱＡＭ、１６−ＱＡＭ、及び６４−ＱＡＭ）を例に挙げ、コンステレーションマッパ１３０の処理内容を図７（ａ）から（ｃ）を用いてさらに説明する。
図７（ａ）に示すように、コンステレーションマッパ１３０は、コンステレーションサイズが４−ＱＡＭの場合は、Ｂ＝１ビットずつＰＡＭシンボルにマッピングして、２×Ｂ＝２×１＝２ビットに対応する複素ＱＡＭシンボルを生成する。
図７（ｂ）に示すように、コンステレーションマッパ１３０は、１６−ＱＡＭの場合は、Ｂ＝２ビットずつＰＡＭシンボルにマッピングして、２×Ｂ＝２×２＝４ビットに対応する複素ＱＡＭシンボルを生成する。
図７（ｃ）に示すように、コンステレーションマッパ１３０は、６４−ＱＡＭの場合は、Ｂ＝３ビットずつＰＡＭシンボルにマッピングして、２×Ｂ＝２×３＝６ビットに対応する複素ＱＡＭシンボルを生成する。
また、上記のコンステレーションブロックを例として、ＭＩＭＯ（multiple-input multiple-output）通信方式において空間多重（spatial-multiplexing）が用いられる場合を挙げることができる。
ＭＩＭＯ通信方式とは、複数の送信アンテナにより並列的に複数のシンボルを送信する通信方式である。ＭＩＭＯ通信方式が用いられる場合において、最適な受信性能を得るためには、受信機側において複数の送信アンテナで送信された信号を結合復号する必要がある。このため送信側においてコンステレーションブロックが作られる。なお、送信側において、変調や送信が行合われる前に、エラー耐性を高めるために任意の符号を使って符号化される。
ここで、ＭＩＭＯ（multiple-input multiple-output）通信方式において空間多重（spatial-multiplexing）が用いられる場合のコンステレーションブロックの生成の一例について図８（ａ），（ｂ）を用いて説明する。
ＭＩＭＯ空間多重が適用される場合、コンステレーションマッパ１３０は、図８（ａ）に示すように、並列に送信されるコンステレーションサイズが４−ＱＡＭである２つの複素ＱＡＭシンボルを生成し、生成した２つの複素ＱＡＭシンボルに対して、空間多重処理（ＳＭエンコーディング処理）を施して空間多重ブロック（コンステレーションブロック）を生成する。なお、図８（ｂ）の場合は生成される複素ＱＡＭシンボルのコンステレーションサイズが１６−ＱＡＭである。
但し、図８（ａ），（ｂ）に示したように、コンステレーションマッパ１３０が空間多重処理を行うとした場合、コンステレーションマッパ１３０の下流で、送信アンテナ毎にセルインターリービング処理を行う。
また、上記のコンステレーションブロックの他の例として、回転処理が用いられる場合を挙げることができる。
回転処理は、フェージングチャネルでの耐性を強くするために行われ、複数のＰＡＭシンボルをＤ個ずつのグループに分けることで、Ｄ個のＰＡＭシンボルを要素とするＤ次元ベクトルを作り、各Ｄ次元ベクトルにＤ行Ｄ列（Ｄ×Ｄ）の平方直交行列を乗算することによって行われる。即ち、回転処理は、Ｄ次元ベクトルをＶ、Ｄ×Ｄの平方直交行列をＲとした場合、Ｄ次元回転ベクトルＶR＝ＲＶを計算することによって行われる。このＤ次元回転ベクトル夫々の要素である、回転処理が施されたＰＡＭシンボルを変換ＰＡＭシンボルと呼ぶ。
回転処理によって得られた複素ＱＡＭシンボル（実数成分と虚数成分の変換ＰＡＭシンボルのペア）は、Ｄ次元空間における固有のポイントを示すものとみなされる。この（２B）D個の組み合わせはＤ次元コンステレーションを形成する。そのため、上記の行列演算は、Ｄ次元空間での回転とみなされ回転処理と称される。本書類を通じて、用語「回転コンステレーション(rotated constellation)」を用いる。上記のＤ×Ｄの平方直交行列（回転行列）の特別な構造だけが本発明に関連するというわけではない。
Ｄは２の累乗であることが好ましく、例えば、２、４、８である。好ましくは、各ＦＥＣブロックのＰＡＭシンボルの数はＤの倍数である。
回転処理に用いられる直交行列は、例えば、Ｄ次元ベクトルの各次元の要素の値が、少なくとも２個の次元に分散されるようになる、直交行列である。
このような直交行列として、例えば、主対角線上にある全要素の絶対値が第１の値に等しく、主対角線上にない全要素の絶対値がゼロでない第２の値に等しい行列を挙げることができる。但し、主対角線とはｉ行ｉ列（ｉ＝１〜Ｄ）からなる対角線である。なお、この行列のＤ個の行の並び順を替えたもの、Ｄ個の列の並び順を替えたもの、Ｄ個の行の並び順とＤ個の列の並び順の双方を替えたものを、直交行列として使用することができる。
この一具体例を以下に示す。
直交行列Ｒは、
Figure 0006252924
を満たす。
但し、ａ，ｂは実パラメータであり、符号値（Sign Value）ｓi,jは
Figure 0006252924
であり、
実パラメータはａ，ｂは、
Figure 0006252924
を満たす。但し、ｂ≠０である。
なお、回転処理に用いる直交行列の構造は、後述する実施の形態１及び実施の形態２に係る発明夫々に直接関連しない。
最適な受信性能を得るには、Ｄ次元回転ベクトルのＤ個の変換ＰＡＭシンボルを、結合復号する必要がある。このＤ個の変換ＰＡＭシンボルのグループはＤ次元回転コンステレーションブロックと称される。
なお、チャンネルで影響されるフェージングができる限り無相関になるように、Ｄ次元回転コンステレーションブロックのＤ個の変換ＰＡＭシンボル夫々は、異なる複素ＱＡＭシンボルで送信されることが望ましい。
ここで、回転コンステレーションが用いられる場合のコンステレーションブロックの生成の一例について図９を用いて説明する。
４次元回転コンステレーションが用いられる場合、コンステレーションマッパ１３０は、例えば、コンステレーションサイズが２−ＰＡＭである、生成した４つのＰＡＭシンボルを要素とする４次元ベクトルに４行４列の平方直行行列を乗算する処理（第１回転処理）を行う。同様に、コンステレーションマッパ１３０は、コンステレーションサイズが２−ＰＡＭである、生成した４つのＰＡＭシンボルを要素とする４次元ベクトルに４行４列の平方直行行列を乗算する処理（第２回転処理）を行う。そして、コンステレーションマッパ１３０は、第１回転処理と第２回転処理の内一方の結果を実数コンポーネントとし、他方の結果を虚数コンポーネントとする、複素ＱＡＭシンボルを生成する。
ここで、再度コンステレーションブロックの定義について言及する。
上述したように、コンステレーションブロックとは、１以上の複素ＱＡＭシンボル（又は、２以上のＰＡＭシンボル）から成るブロックであり、例えば、空間多重ブロックや回転コンステレーションブロックが挙げられる。また、ビットインターバ１２０の１ビットグループが、例えば、１ＰＡＭシンボル、又は１複素ＱＡＭシンボルにマッピングされ、１ビットグループはＭビットから成ると説明した。
言い換えると、パラメータＭは、コンステレーションブロックを構成するビット数の約数から選ばれる。例えば、Ｍ＝Ｂ、即ちＭは１ＰＡＭシンボル当たりのビット数としてもよいし、Ｍ＝２×Ｂ、即ちＭは１複素ＱＡＭシンボル当たりのビット数としてもよい。そして、コンステレーションブロックは、夫々がＭビットから成る１以上のグループから構成されるブロックとみなすことができる。以下、このグループ数をＧと表記する。つまり、コンステレーションブロックはＭ×Ｇビットから成るブロックであると言える。
また、上述したように、ビットインターリーバ１２０において、各ビットグループのＭビットは、Ｍ個の異なる疑似巡回ブロック夫々の１ビットずつから成るようにセクションパーミュテーション処理が行われる。そのため、ビットインターリーバ１２０の１セクション当たりのコンステレーションブロック数＝（１セクション当たりのビット数）÷（１コンステレーションブロック当たりのビット数）＝（Ｑ×Ｍ）÷（Ｍ×Ｇ）＝Ｑ／Ｇである。
即ち、コンステレーションマッパ１３０の出力は、夫々がＱ／Ｇ個のコンステレーションブロックから成るグループに分けられ、ＧはＱの約数であると仮定される。
図１０（ａ）に、ビットインターリーバ１２０における、符号ブロックのビットの入力の一例を示し、図１０（ｂ）に、コンステレーションマッパ１３０の出力の一例を示す。図１０（ａ）及び（ｂ）夫々において、パラメータＱ＝１２、Ｍ＝２、Ｇ＝２であり、セクション１〜４の夫々は、（Ｑ／Ｇ）＝６個のコンステレーションブロックから成り、各コンステレーションブロックは（Ｍ×Ｇ）＝２×２＝４個のビットで構成されている。なお、図１０（ａ）のハッチングされた４ビットが、図１０（ｂ）のハッチングされた１つのコンステレーションブロックを形成する。
図１０（ａ）及び（ｂ）に示すように、ビットインターリーバ１２０の処理は、コンステレーションマッパ１３０で生成されるコンステレーションブロックに応じて行われるため、コンステレーションマッパ１３０から出力されるコンステレーションブロックも、ビットインターリーバ１２０のセクション分割処理のセクションに分けられる。
なお、上述したビットインターリーバ１２０の出力処理を、コンステレーションブロック単位で行ってもよい。
コンステレーションブロックが生成された順番に送信されると、限られた数の疑似巡回ブロックにのみエラーバーストの影響を受ける。例えば、ＤＶＢ−Ｔ２では、ＬＤＰＣ符号化された符号ブロックは４５個あるいは１８０個存在する。符号ブロックの復号処理において、全ての疑似巡回ブロックが同じ重要度を持つわけではないため、受信性能の低下は、何れの疑似巡回ブロックがエラーバーストの影響を受けるかに依存し、すなわちエラーバーストの影響を受ける疑似巡回ブロックは、エラーバーストが発生する位置に依存する。
このようなエラーバーストによる受信性能の低下を軽減するために、送信処理を行う前に、コンステレーションブロックの並び順を変えることが有効であることが知られている。
セルインターリーバ１４０は、コンステレーションマッパ１３０から供給された複素セルに対してパーミュテーション処理を施す。複素セルに対するパーミュテーション処理の結果、コンステレーションブロックの並び順が変えられ、エラーバーストによる受信性能の低下を軽減することができる。
ＤＶＢ−Ｔ２規格（非特許文献２参照）、及びそれに続くＤＶＢ−ＮＧＨ規格ドラフト（非特許文献１参照）では、セルインターリーバ１４０の処理として、エラーバーストによる影響が符号ブロックにランダムに分散されるように、疑似ランダム（pseudo-random）パーミュテーション処理が採用されている。ＤＶＢ−Ｔ２規格及びＤＶＢ−ＮＧＨ規格ドラフトともに、ＬＦＳＲ （linear feedback shift register）を用いて疑似ランダムパーミュテーション処理は成される。なお、ランダム性が更に付加されるように、各符号ブロックに対して異なるパーミュテーション処理が行われる。
セルインターリーバ１４０において疑似ランダムパーミュテーション処理を行うことで受信性能が向上することは明らかである。しかしながら、疑似ランダムパーミュテーション処理は、その名の通りセルを疑似的にランダムに並び替えるに過ぎず、性能への影響は依然として何れの疑似巡回ブロックがエラーバーストの影響を受けるかに依存している。更に、各符号ブロックに対して異なるパーミュテーション処理が行われるため、符号ブロック間で受信性能にばらつきが生じてしまう。
発明者は、セルインターリーバ１４０の疑似ランダムパーミュテーション処理の代わりに、その上流で行われるセクション分割処理と対応して、コンステレーションブロックを符号ブロックに分散させるパーミュテーション処理を行うことで、バーストエラーによる受信性能低下の軽減、及び符号ブロック夫々の受信性能の均等化を図ることができるとの知見を得た。（なお、全ての符号ブロックで同一のカラムロウインターリーバが適用されてもよい。）
以下、上記の知見に基づく送信機について、実施の形態１で説明する。
≪実施の形態１≫
＜送信機及び送信方法＞
図１１は、本発明の実施の形態１の送信機２００の構成を示すブロック図である。但し、実施の形態１では、≪発明者による検討内容（その１）≫において記載した図１の送信機１００の各構成要素の説明を適用できる構成要素にはそれと同じ符号を付し、その説明を省略する。
図１１の送信機２００は、図１の送信機１００のセルインターリーバ１４０をコンステレーションブロックインターリーバ２４０に置き換えたものである。
コンステレーションブロックインターリーバ２４０は、供給された符号ブロック夫々について、Ｓ×（Ｑ／Ｇ）個のコンステレーションブロックを入力されるコンステレーションブロック順に、Ｓ行（Ｑ／Ｇ）列の行列（コンステレーションブロックパーミュテーション行列）に行方向に書き込み、書き込んだコンステレーションブロックをこの行列から列方向に読み出す、ことと等価な処理を行う（コンステレーションブロックインターリーブ）。Ｓ＝（Ｎ／Ｍ）であり、即ちＳは上流側のセクション分割処理のセクション数である。なお、上述したように、コンステレーションブロックは例えば、複素ＱＡＭシンボル、空間多重ブロック、及び回転コンステレーションブロックを指す。
図１２（ａ），（ｂ）に、コンステレーションブロックインターリーバ２４０の処理の一例を示す。図１２（ａ），（ｂ）では、パラメータＳ＝４、Ｑ／Ｇ＝８であり、１つの四角は１つのコンステレーションブロックに相当し、コンステレーションブロック夫々に付されている値は、コンステレーションブロック夫々を要素とするセクションのインデックス番号である。
このとき、コンステレーションブロックインターリーバ２４０は、例えば、図１２（ａ）に示すように、４×８個のコンステレーションブロックを入力されるコンステレーションブロック順に、４行８列の行列に行方向に書き込み、図１２（ｂ）に示すように、書き込んだコンステレーションブロックをこの行列から列方向に読み出す処理を行う。なお、図１２（ａ），（ｂ）には書き込み順及び読み出し順が矢印で示されている。
図１２（ａ），（ｂ）に示すように、コンステレーションブロックは、セクション毎に各行に書き込まれ、書き込まれたコンステレーションブロックは列毎に読み出されることで、各セクションを構成するコンステレーションブロックは、符号ブロックに均等に分散される。コンステレーションブロックインターリーバ２４０によれば、バーストエラーの影響は一部のセクションのコンステレーションブロックに集中することなく、全てのセクションに均等に分散される。言い換えると、バーストエラーの影響が一部の符号ブロックの疑似巡回ブロックに集中することなく、全ての疑似巡回ブロックに均等に分散される。そのため、エラーバーストの影響による受信性能低下の軽減が図られる。
なお、コンステレーションブロックインターリーバ２４０の処理を以下に記載するように変形してもよい。
コンステレーションブロックインターリーバ２４０は、供給された符号ブロック夫々について、（Ｎ×Ｑ）／（Ｇ×Ｍ）個のコンステレーションブロックを入力されるコンステレーションブロック順に、Ｒ行｛（（Ｎ×Ｑ）／（Ｇ×Ｍ））／Ｒ｝列の行列（コンステレーションパーミュテーション行列）に行方向に書き込み、書き込んだコンステレーションブロックをこの行列から列方向に読み出す、ことと等価な処理を行うとしてもよい。Ｒは１符号ブロック当たりのセクション数Ｓ＝（Ｎ／Ｍ）の倍数であり、好ましくはＲ＝２Ｓ又はＲ＝４Ｓである。言い換えると、インターリーバ行列の列数は、各セクションのコンステレーションブロック数の約数である。
図１３（ａ），（ｂ）に、この変形例におけるコンステレーションブロックインターリーバ２４０の処理の一例を示す。図１３（ａ），（ｂ）では、パラメータＲ＝２、Ｓ＝４、Ｑ／Ｇ＝８であり、図１２（ａ）と同様に、１つの四角は１つのコンステレーションブロックに相当し、コンステレーションブロック夫々に付されている値は、コンステレーションブロック夫々を要素とするセクションのインデックス番号である。
このとき、コンステレーションブロックインターリーバ２４０は、例えば、図１３（ａ）に示すように、８×４個のコンステレーションブロックを入力されるコンステレーションブロック順に、８行４列のインターリーバ行列に行方向に書き込み、図１３（ｂ）に示すように、書き込んだコンステレーションブロックをこの行列から列方向に読み出す処理を行う。なお、図１３（ａ），（ｂ）には書き込み順及び読み出し順が矢印で示されている。
まとめると、コンステレーションブロックインターリーバ２４０は、供給された符号ブロック夫々について、（Ｒ×（Ｑ／（ｋ×Ｇ））個のコンステレーションブロックを入力されるコンステレーションブロック順に、Ｒ行Ｑ／（ｋ×Ｇ）列の行列に行方向に書き込み、書き込んだコンステレーションブロックをこの行列から列方向に読み出す、ことと等価な処理を行う。ｋは自然数である。
本実施の形態１に係る送信機によれば、コンステレーションブロックが符号ブロックに分散して送信されるため、バーストエラーによる影響軽減、及び符号ブロック夫々の受信性能の均等化を図ることができ、通信システムの受信性能が向上する。
＜受信機及び受信方法＞
図１４は、本発明の実施の形態１の受信機３００の構成を示すブロック図である。図１４の受信機３００は、図１４の送信機２００に対応し、送信機２００の機能を反映するものである。
受信機３００は、デモジュレータ３１０、コンステレーションブロックデインターリーバ３２０、コンステレーションデマッパ３３０、ビットデインターリーバ３４０、及びＬＤＰＣデコーダ３５０を備える。
受信機３００において、受信アンテナで受信された信号は、先ず、一般的にチューナとダウンコンバータを備えるＲＦフロントエンド（不図示）、による処理が施され、続いてデモジュレータ３１０による処理が施される。
デモジュレータ３１０は、ＲＦフロントエンドからベースバンド信号を受け取り、受け取ったデジタルベースバンド信号を復調する。つまり、デモジュレータ３１０は、デジタルベースバンド信号を利用して伝送路フェージング係数を計算し、デジタルベースバンド信号から、伝送路フェージング係数を求め、コンステレーションブロックを生成する。生成されるコンステレーションブロック夫々は、一又は複数の複素シンボルから成る。
続いて、コンステレーションブロックデインターリーバ３２０は、送信機２００のコンステレーションブロックインターリーバ２４０による並び換えの前の並びに戻すために、デモジュレータ３１０から供給されたコンステレーションブロックに対して、コンステレーションブロックインターリーバ２４０によるパーミュテーション処理と逆のパーミュテーション処理を行う（コンステレーションブロックデインターリービング）。
送信機２００のコンステレーションブロックインターリーバ２４０において、供給された符号ブロック夫々について、（Ｒ×Ｑ／（ｋ×Ｇ））個のコンステレーションブロックを入力されるコンステレーションブロック順に、Ｒ行Ｑ／（ｋ×Ｇ）列の行列（コンステレーションブロックパーミュテーション行列）に行方向に書き込み、書き込んだコンステレーションブロックをこの行列から列方向に読み出す、ことと等価な処理が行われたとする。このとき、コンステレーションブロックデインターリーバ３２０は、符号ブロック夫々について、例えば、（Ｒ×Ｑ／（ｋ×Ｇ））個のコンステレーションブロックを入力されるコンステレーションブロック順に、Ｒ行Ｑ／（ｋ×Ｇ）列の行列（コンステレーションブロックパーミュテーション行列）に列方向に書き込み、書き込んだコンステレーションブロックをこの行列から行方向に読み出すことと等価な処理を行う。なお、コンステレーションブロックデインターリーバ３２０が用いるコンステレーションパーミュテーション行列は、送信機２００のコンステレーションブロックインターリーバ２４０が用いるそれと同一構造である。
続いて、コンステレーションデマッパ３３０は、コンステレーションブロックインターリーバから出力された複数のコンステレーションブロック夫々から、ＬＤＰＣ符号化された（ソフト）ビットを抽出する。このビット抽出方法は、当技術分野においてよく知られている。
続いて、ビットデインターリーバ３４０は、送信機２００のビットインターリーバ１２０による並び換えの前の並びに戻すために、コンステレーションデマッパ３３０から供給された（ソフト）ビットに対してビットデインターリービングする。
具体的には、ビットデインターリーバ３４０は、先ず、ビットインターリーバ１２０のセクション分割処理と同じ規則で、供給された符号ブロックのビットを分割する。即ち、ビットデインターリーバ３４０は、供給されたＮ×ＱビットをＮ／Ｍ個のセクションに分ける。そして、ビットデインターリーバ３４０は、Ｎ／Ｍ個のセクション毎に、ビットインターリーバ１２０のセクションパーミュテーション処理と逆の規則で、ビットのインターリーブを実行する（セクションデインターリービング）。即ち、ビットデインターリーバ３４０は、各セクションのＱ×ＭビットをＱ列Ｍ行の行列（セクションパーミュテーション行列）に列方向に書き込み、書き込んだビットをこの行列から行方向に読み出すことと等価な処理を行う。なお、ビットデインターリーバ３４０が用いるセクションパーミュテーション行列は、送信機２００のビットインターリーバ１２０が用いるそれと同一構造である。
なお、送信機２００のビットインターリーバ１２０に、セクションインターリービング前に、ＱＢパーミュテーション及び／又はｉｎｔｒａ−ＱＢパーミュテーションを実行する機能を追加してもよい（図６参照）。この場合、ビットデインターリーバ３４０に、セクションデインターリービング後にｉｎｔｒａ−ＱＢパーミュテーション及び／又はＱＢパーミュテーションと逆の規則のインターリービングを実行する機能を追加すればよい。
続いて、ＬＤＰＣデコーダ３５０は、ビットデインターリーバ３４０から出力された複数の（ソフト）ビットに対して、送信機２００のＬＤＰＣエンコーダ１１０と同じＬＤＰＣ符号に基づくＬＤＰＣ復号処理を行う。この復号方法は、当技術分野においてよく知られている。
上記において、上流側で行われる符号ブロックのセクション分割と対応したコンステレーションブロックパーミュテーション処理を行うコンステレーションブロックインターリーバを送信機に備えることで、受信性能を改善する送信方法について説明した。以下では、視点を変えて、回転コンステレーションを適用する場合において受信性能を改善する送信方法について説明する。
≪発明者による検討内容（その２）≫
先ず、回転コンステレーションを適用する一般的な送信技術について図面を参照しつつ説明する。本説明では、上記において記載した送信機１００（図１）及び送信機２００（図８）夫々における各構成要素の説明を適用できる構成要素にはそれと同じ符号を付し、その説明を省略する。
図１５（ａ）から（ｄ）夫々は、回転コンステレーションを適用する一般的な送信機４００、４０１、４０２、及び４０３夫々の構成を示すブロック図である。
図１５（ａ）の送信機４００は、ＦＥＣエンコーダ４１０と、ＱＡＭマッパ４２０と、ローテータ４５０と、コンポーネントセパレータ４６０と、モジュレータ４９０とを備える。
送信機４００は、入力として、送信される情報を含む、所定長のバイナリーブロックを受け取る。送信機４００では、まず、ＦＥＣエンコーダ４１０は、前方誤り訂正（forward-error-correction：ＦＥＣ）符号を用いて各情報ブロックを符号化する。この符号化処理は、受信機における情報ブロックの受信のエラー耐性をより強くするための、冗長ビットの計算と当該冗長ビットの情報ブロックへの付加を含む。（なお、上述したＬＤＰＣ符号はＦＥＣ符号の一種であり、ＦＥＣエンコーダ４１０としてＬＤＰＣエンコーダ１１０が用いられてもよい。）
ビットインターリーバ（不図示）は、符号ブロックのビットに対してインターリービング処理を施し、ＱＡＭマッパ３２０に供給する。
ＱＡＭマッパ４２０は、供給された符号ブロックのビットを、複素ＱＡＭシンボルにマッピングする処理を行う。複素ＱＡＭシンボル夫々は、実数コンポーネントと虚数コンポーネント１つずつから成り、ＱＡＭマッパ４２０は、符号ブロックの複数ビットをＢ個のビットずつ各コンポーネントに割り当てる。ＱＡＭマッパ４２０による、複素ＱＡＭシンボルのマッピング処理は、上記実施の形態１のコンステレーションマッパ１３０によるそれと同様である。
ローテータ４５０は、ＱＡＭマッパ４２０によって生成された複数の複素ＱＡＭシンボル夫々において、実数コンポーネントと虚数コンポーネントとの間で依存関係を作り出すため、言い換えると、受信側において、実数コンポーネントと虚数コンポーネントの内何れか一方で復号処理を行えるようにするために回転処理を行う。回転処理が行われることによって、深いフェージングや消失を伴う伝送路において、通信システムのロバスト性が向上する。
ローテータ４５０は、例えば、複数のコンポーネント（ＰＡＭシンボル）を２個ずつのグループに分けることで、２個のコンポーネントを要素とする２次元ベクトルを作り、各２次元ベクトルに２行２列（２×２）の平方直交行列を乗算する２次元回転処理を行う。
ローテータ４５０が行う回転処理は、この２次元回転処理に限定されず、実施の形態１で説明したように、２次元以上に拡張してもよい。
ローテータ４５０は、複数のコンポーネントをＤ個ずつのグループに分けることで、Ｄ個のコンポーネントを要素とするＤ次元ベクトルを作り、各Ｄ次元ベクトルにＤ行Ｄ列（Ｄ×Ｄ）の平方直交行列を乗算するＤ次元回転処理を行うとしてもよい。以下、Ｄ次元回転処理によって得られるＤ次元回転コンステレーションブロックを「ＣＢ」と表記する。
回転コンステレーションが効果的に機能するためには、各Ｄ次元回転コンステレーションブロックのＤ個のコンポーネント夫々が受けるにチャンネルフェージングの影響ができるだけ無相関である必要がある。
コンポーネントセパレータ４６０は、Ｄ個のコンポーネントを時間及び周波数に対してできる限り分散させる処理（以下、コンポーネントセパレーションのための処理と言う）を行う。
モジュレータ４９０は、コンポーネントセパレータ４６０による処理が行われた複素セルを送信信号に変換する。ＤＶＢ−Ｔ２規格では変調手段として例えば、通信システムのダイバーシティ向上を目的として、直交周波数分割多重（orthogonal frequency-division multiplexing：ＯＦＤＭ）変調が採用されている。なお、送信信号への変換前に、複素セルに対して時間インターリービング処理や周波数インターリービング処理が施されてもよい。
コンポーネントセパレーションのための処理の方法として様々な方法が当技術分野において知られている。その１つの方法として、ＤＶＢ−Ｔ２規格（非特許文献２参照）では回転コンステレーションスキーム（the rotated-constellation scheme）が記載され、これを改良したものがＤＶＢ−ＮＧＨ規格ドラフト（非特許文献１参照）に記載されている。
ＤＶＢ−Ｔ２規格は、ＤＶＢ−Ｔ規格（非特許文献３参照）が改良されたものであり、地上波デジタルテレビ放送の第２世代伝送システムとして扱われている。ＤＶＢ−Ｔ２規格には、デジタルテレビのサービス及び包括的なデータ向けのチャンネルコーディングや変調システムが記載されている。
図１５（ｂ）は、ＤＶＢ−Ｔ２規格に基づく送信機４０１の構成を示すブロック図である。なお、図１５（ｂ）に示すブロック図には、本発明に関する構成のみを記載している。
送信機４０１は、送信機４００の構成において、ＦＥＣエンコーダ４１０の代わりにＬＤＰＣエンコーダ１１０を備え、コンポーネントセパレータ４６０を除き、ローテータ４５０の後段にＱディレイ挿入ユニット４６５及びセルインターリーバ４８０を備えたものである。なお、ＤＶＢ−Ｔ２規格では、通信システムにおいて、ＦＥＣ符号としてＬＤＰＣ符号が適用され、回転処理として２次元回転処理を適用する場合についてサポートされている。
ローテータ４５０が回転処理を行う際の規則が、コンポーネントセパレーションのための処理に大きく関係する。そこで、先ず、図１６（ａ）,（ｂ）を用いて、送信機４０１のローテータ４５０における回転処理を行う際の規則について説明する。
図１６（ａ）及び（ｂ）は、２次元回転コンステレーション（２Ｄ−ＲＣ）及び４次元回転コンステレーション（４Ｄ−ＲＣ）夫々が適用される場合におけるローテータ４５０の出力例である。図１６（ａ）及び（ｂ）において、正方形の夫々は回転コンステレーションのコンポーネント夫々に相当する。列の夫々は、複素セルに相当し、複素セル夫々は、実数コンポーネントと虚数コンポーネントのペアから成り、列の上段は実数コンポーネント及び虚数コンポーネントの内何れか一方に相当し、列の下段は他方に相当する。外枠の四角形は、符号ブロックに相当し、図１６（ａ）及び（ｂ）において、符号ブロックは１２個の複素セルで構成されている。コンポーネント夫々に付されている番号は、コンポーネント夫々が成分となる回転コンステレーションブロックのインデックス番号である。なお、これらの定義は後述する図１６（ｃ）及び（ｄ）においても同様である。
送信機４０１のローテータ４５０は、Ｄ／２個の実数コンポーネントとＤ／２個の虚数コンポーネントを要素とするＤ次元ベクトル夫々に対して回転処理を施す。
このとき、図１６（ａ）に示すように、２次元回転コンステレーションブロック夫々は、１つの実数コンポーネントと１つの虚数コンポーネントの２つのコンポーネントで構成される。また、図１６（ｂ）に示すように、４次元回転コンステレーションブロック夫々は、２つの実数コンポーネントと２つの虚数コンポ―ネントの４つのコンポーネントで構成される。
送信機４０１において、Ｑディレイ挿入ユニット４６５及びセルインターリーバ４８０によって、コンポーネントセパレーションのための処理が行われる。
Ｑディレイ挿入ユニット４６５は、符号ブロック夫々について、複素セル夫々の実数コンポーネントと虚数コンポーネントの内何れか一方に対してＤ／２個の複素セル分遅延させる処理を行う。Ｑディレイ挿入ユニット４６５が出力する複素セルは、夫々が異なる回転コンステレーションブロックのコンポーネントである実数コンポーネントと虚数コンポーネントから構成される。
このように、Ｑディレイ挿入ユニット４６５は、符号ブロックにおいて、互いに直角（quadrature）位相となる実数コンポーネントと虚数コンポーネントの内何れか一方に対して、Ｄ／２個の複素セル分遅延させる処理を行うため、用語「Ｑディレイ（Q-delay）」が用いられる。
図１６（ｃ）及び（ｄ）に、２次元回転コンステレーション及び４次元回転コンステレーション夫々が適用される場合におけるＱディレイ挿入ユニット４６５の処理の一例を示す。図１６（ｃ）は図１６（ａ）と対応し、図１６（ｄ）は図１６（ｂ）と対応する。
図１６（ｃ）に示すように、２次元回転コンステレーションが適用される場合において、Ｑディレイ挿入ユニット４６５は、実数コンポーネントと虚数コンポーネントとの間でＤ／２＝２／２＝１つの複素セル分相対的に遅延させる。また、図１６（ｄ）に示すように、４次元回転コンステレーションが適用される場合において、Ｑディレイ挿入ユニット４６５は、実数コンポーネントと虚数コンポーネントとの間でＤ／２＝４／２＝２つの複素セル分相対的に遅延させる。
セルインターリーバ４８０は、Ｑディレイ挿入ユニット４６５の処理によって得られた複数の複素セルに対して、複素セルの並び順を変えるパーミュテーション処理を施す。ＤＶＢ−Ｔ２規格では、セルインターリーバ４８０として、一般的にＬＦＳＲ（linear feedback shift register）で実装される疑似ランダムパーミュテーション（pseudo-random permutation）処理を行う疑似ランダムセルインターリーバが採用されている。
セルインターリーバ４８０は、ＤＶＢ−Ｔ２規格に基づく送信機４０１おいて、２つの目的のために備えられている。
第１の目的は、伝送路で発生するバーストエラーの影響を、できる限り不規則に符号ブロックに分散させることである。第２の目的は、各Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントを、時間及び周波数に対して分散させることである。この第２の目的は、回転処理が適用される場合にのみ関係する。
セルインターリーバ４８０として疑似ランダムセルインターリーバが用いられることで、第１の目的はある程度達成される。しかしながら、疑似ランダムセルインターリーバは、その名の通り疑似的ランダムなパーミュテーション処理を行うため、Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントの分散は不十分となってしまう。その結果、深いフェージングや消失を伴う伝送路において、回転コンステレーションが効果的に機能せず、受信性能低下の軽減を図ることができなくなってしまう。
疑似ランダムセルインターリーバを、Ｄ次元回転コンステレーションのＤ個のコンポーネントの分散に適したパーミュテーション処理を行うコンポーネントインターリーバに置き換えることで、第２の目的は達成される。しかしながら、疑似ランダムセルインターリーバは、第１の目的のために送信機４０１に備えられている構成でもある。そのため、疑似ランダムセルインターリーバを、第２の目的のためのコンポーネントインターリーバに置き換えることで、第１の目的である符号ブロックにおけるバーストエラーの影響の分散が不十分となってしまう。
そこで、第１の目的と第２の目的を同時に達成するために、セルインターリーバ４８０と、上述した第２の目的のためのコンポーネントインターリーバとを両方を送信機に設ける方法が考えられる。
図１５（ｃ）は、この考えに基づく送信機４０２の構成を示すブロック図である。
送信機４０２は、送信機４０１の構成において、ＱＡＭマッパ４２０の後段にセルインターリーバ４８０を備え、Ｑディレイ挿入ユニット４６５の後段にコンポーネントインターリーバ４７０を備えたものである。
送信機４０２において、セルインターリーバ４８０は第１の目的のために備えられた構成であり、コンポーネントインターリーバ４７０は第２の目的のために備えられた構成である。
コンポーネントインターリーバ４７０は、例えば、Ｑディレイ挿入ユニット４６５から供給された複素セルに対して、Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントの分散に適したパーミュテーション処理を行う。具体的には、コンポーネントインターリーバ４７０は、供給された符号ブロック夫々について、（Ｄ×Ｘ）個の複素セルを入力される複素セル順に、Ｄ行Ｘ列の行列（コンポーネントパーミュテーション行列）に列方向に書き込み、書き込んだ複素セルをこの行列から行方向に読み出す、ことと等価な処理を行う。Ｘは符号ブロックを構成する複素セルの数をＤで割った商である。
図１７（ａ）,（ｂ）に、２次元回転コンステレーションが適用される場合のコンポーネントインターリーバ４７０の処理の一例を示し、図１８（ａ）,（ｂ）に、４次元回転コンステレーションが適用される場合のコンポーネントインターリーバ４７０の処理の一例を示す。正方形の夫々は複素セル夫々に相当する。
２次元回転コンステレーションが施される場合（Ｄ＝２）、コンポーネントインターリーバ４７０は、例えば、図１７（ａ）に示すように、（２×６）個の複素セルを入力される複素セル順に、２行６列の行列に列方向に書き込み、図１７（ｂ）に示すように、書き込んだ複素セルをこの行列から行方向に読み出す処理を行う。なお、図１７（ａ）,（ｂ）には書き込み順及び読み出し順が矢印で示されている。
４次元回転コンステレーションが適用される場合（Ｄ＝４）、コンポーネントインターリーバ４７０は、例えば、図１８（ａ）に示すように、（４×３）個の複素セルを入力される複素セル順に、４行３列の行列に列方向に書き込み、図１８（ｂ）に示すように、書き込んだ複素セルをこの行列から行方向に読み出す処理を行う。なお、図１８（ａ）,（ｂ）には書き込み順及び読み出し順が矢印で示されている。
送信機４０２における、コンポーネントセパレーションのための処理は、以下の（１）から（３）の処理ステップから成る。
（１）符号ブロックにおいて、Ｄ／２個の実数コンポーネントとＤ／２個の虚数コンポーネントを要素とするＤ次元ベクトル夫々に対して回転処理を施す（ローテータ４５０）。
（２）（１）の処理ステップによって生成されたＤ次元回転コンステレーションブロックのＤ個のコンポーネントが異なるＤ個の複素セルに割り当てられるように、実数コンポーネントと虚数コンポーネントとの間で少なくともＤ／２個の複素セル分相対的に遅延させる（Ｑディレイ挿入ユニット４６５）。
（３）（２）の処理ステップが施された符号ブロックの複素セルに対して、Ｄ個のコンポーネント夫々が割り当てられたＤ個の複素セルが符号ブロックに分散されるようにパーミュテーション処理を施す（コンポーネントインターリーバ４７０）。これは、実数コンポーネントと虚数コンポーネントに対して、同じパーミュテーション処理を施すことと等価である。
なお、コンポーネントセパレーションのための処理は、上述したものに限定されない。例えばＤＶＢ−ＮＧＨ規格ドラフト（非特許文献１参照）では、コンポーネントセパレーションのための処理は、上述の（１）のステップの後に、（２）と（３）のステップを統合したものである。相対的遅延はパーミュテーションと見なせるため、具体的には、実数コンポーネントと虚数コンポーネントに対して、異なるパーミュテーション処理を施している。本願において、コンポーネントインターリーバはＱディレイも含むものとする。すなわち、コンポーネントインターリーバとコンポーネントセパレーションという用語を区別しないで用いる。
図１５（ｄ）に、上述した送信機４０２（図１５（ｃ））とは別の方法で、コンポーネントセパレーション処理を行う送信機４０３の構成を示す。
送信機４０３は、送信機４０２の構成において、Ｑディレイ挿入ユニット４６５を除いたものである。
送信機４０２では、Ｑディレイ挿入ユニット４６５が上記（２）の処理を行うことで、Ｄ次元回転コンステレーションブロック夫々のＤ個のコンポーネントを異なる複素セルに割り当てると説明した。これに対して、送信機４０３では、ローテータ４５０が回転処理を行う際の規則として、各複素セルについて、夫々が異なる回転コンステレーションブロックのコンポーネントである実数コンポーネントと虚数コンポーネントから複素セルが構成されるように、実数コンポーネントと虚数コンポーネントとで別個に回転処理を行う。
図１９（ａ）,（ｂ）を用いて、送信機４０３のローテータ４５０における回転処理を行う際の規則について説明する。
図１９（ａ）,（ｂ）は、２次元回転コンステレーション及び４次元回転コンステレーションの夫々が適用される場合における送信機４０３のローテータ４５０の出力例である。図１９（ａ）,（ｂ）において、正方形の夫々は回転コンステレーションのコンポーネント夫々に相当する。列の夫々は、複素セルに相当し、複素セル夫々は、実数コンポーネントと虚数コンポーネントのペアから成り、列の上段は実数コンポーネント及び虚数コンポーネントの何れか一方に相当し、列の下段は他方に相当する。外枠の四角形は、符号ブロックに相当し、図１９（ａ）,（ｂ）において、符号ブロックは１２個の複素セルで構成されている。コンステレーションコンポ―ネント夫々に付されている番号は、コンポーネント夫々が成分となる回転コンステレーションブロックのインデックス番号である。
ローテータ４５０は、Ｄ個の実数コンポーネントとＤ個の虚数コンポーネントに対して、別個に回転処理を施す。具体的には、Ｄ個の実数コンポーネントを要素とするＤ次元ベクトル夫々に対して第１の回転処理（first constellation rotation）を施し、Ｄ個の虚数コンポーネントを要素とするＤ次元ベクトル夫々に対して第２の回転処理(second rotation)を施す。
図１９（ａ）に示すように、２次元回転コンステレーションブロック夫々は、２つの実数コンポーネント又は２つの虚数コンポーネントで構成される。また、図１９（ｂ）に示すように、４次元回転コンステレーションブロック夫々は、４つの実数コンポーネント又は４つの虚数コンポーネントで構成される。
このように、送信機４０３のローテータ４５０によれば、出力される複素セル夫々の実数コンポーネントと虚数コンポーネントは自ずと異なる回転コンステレーションブロックのコンポーネントとなる。よって、送信機４０２のＱディレイ挿入ユニット４６５のような、回転コンステレーションブロックのＤ個のコンポーネントを異なる複素セルに割り当てるため構成は不要となる。
送信機４０３における、コンポーネントセパレーションのための処理は、以下の（１Ａ）及び（２Ｂ）の処理ステップから成る。
（１Ａ）符号ブロックにおいて、Ｄ個の実数コンポーネントを要素とするＤ次元ベクトル夫々、及びＤ個の虚数コンポーネントを要素とするＤ次元ベクトル夫々の内何れか一方に対して、第１回転処理を施し、他方に対して第２回転処理を施す。（ローテータ４５０）。
（２Ａ）（１Ａ）の処理ステップによって得られた符号ブロックの複素セルに対して、Ｄ個のコンポーネント夫々が割り当てられたＤ個の複素セルが符号ブロックに分散されるようにパーミュテーション処理を施す（コンポーネントインターリーバ４７０）。なお、（２Ａ）の処理ステップは、送信機４０２における（３）の処理ステップと同様である。
しかしながら、送信機４０２及び送信機４０３夫々は、セルインターリーバ４８０の下流において、コンポーネントセパレーションのための構成（送信機４０２は、Ｑディレイ挿入ユニット４６５及びコンポーネントインターリーバ４７０、送信機４０３は、コンポーネントインターリーバ４７０）を備える。そのため、セルインターリーバ４８０によって並び換えられた複素セルの並び順がくずれてしまい、符号ブロックにおけるバーストエラーの影響の分散が不十分となってしまう。
以上から、発明者は、セルインターリーバ４８０によって並び換えられた複素セルの並び順を維持しつつ、コンポーネントセパレーションのための処理が行われるように、送信機において、ローテータの上流に、コンポーネントインターリーバによるパーミュテーション処理と逆のパーミュテーション処理を行うコンポーネントデインターリーバを備えればよいとの知見を得た。
以下、この知見に基づく送信機及び受信機について、実施の形態２で説明する。
≪実施の形態２≫
＜送信機及び送信方法＞
図２０（ａ）から（ｄ）は、本発明の実施の形態２の送信機５００、５０１、５０２及び５０３夫々の構成を示すブロック図である。但し、実施の形態２では、上記に記載した送信機の各構成要素の説明を適用できる構成要素にはそれと同じ符号を付し、その説明を省略する。
図２０（ａ）の送信機５００は、図１２（ｄ）の送信機４０３の構成において、セルインターリーバ４８０の後段にコンポーネントデインターリーバ５７０を更に備えたものである。
コンポーネントデインターリーバ５７０は、下流のコンポーネントインターリーバ４７０によって行われるパーミュテーション処理と逆のパーミュテーション処理を、セルインターリーバ４８０から供給された複素セルに適用する。
具体的には、コンポーネントデインターリーバ５７０は、符号ブロック夫々について、（Ｄ×Ｘ）個の複素セルを入力された複素セル順に、Ｄ行Ｘ列の行列（コンポーネントパーミュテーション行列）に行方向に書き込み、書き込んだ複素セルをこの行列から列方向に読み出す、ことと等価な処理を行う。なお、コンポーネントデインターリーバ５７０が用いるコンポーネントパーミュテーション行列は、下流のコンポーネントインターリーバ４７０が用いるそれと同一構造である。
図２１（ａ）,（ｂ）に、２次元回転コンステレーションが適用され（Ｄ＝２）、下流のコンポーネントインターリーバ４７０において、図１７（ａ）,（ｂ）に示したパーミュテーション処理が行われる場合のコンポーネントデインターリーバ５７０の処理の一例を示す。図２１（ａ）,（ｂ）と、後述する図２２（ａ）,（ｂ）において、正方形の夫々は複素セル夫々に相当し、複素セル夫々に付されている番号は、複素セル夫々のインデックス番号である。外枠の四角形は、符号ブロックに相当し、符号ブロックは１２個の複素セルで構成されている。
このとき、コンポーネントデインターリーバ５７０は、例えば、図２１（ａ）に示すように、（２×６）個の複素セルを入力された複素セル順に、２行６列の行列に行方向に書き込み、図２１（ｂ）に示すように、書き込んだ複素セルをこの行列から列方向に読み出す処理を行う。なお、図２１（ａ）,（ｂ）のパーミュテーション処理は、図１７（ａ）,（ｂ）のコンポーネントインターリーバ４７０によるパーミュテーション処理の逆のパーミュテーション処理である。なお、図２１（ａ），（ｂ）には書き込み順及び読み出し順が矢印で示されている。
図２２（ａ）,（ｂ）に、４次元回転コンステレーションが適用され（Ｄ＝４）、下流のコンポーネントインターリーバ４７０において、図１７（ａ）,（ｂ）に示したパーミュテーション処理が行われる場合のコンポーネントデインターリーバ５７０の処理の一例を示す。
このとき、コンポーネントデインターリーバ５７０は、例えば、図２２（ａ）に示すように、（４×３）個の複素セルを４行３列の行列に行方向に書き込み、図２２（ｂ）に示すように、書き込んだ複素セルをこの行列から列方向に読み出す処理を行う。なお、図２２（ａ）,（ｂ）のパーミュテーション処理は、図１８（ａ）,（ｂ）のコンポーネントインターリーバ４７０によるパーミュテーション処理の逆のパーミュテーション処理である。なお、図２２（ａ），（ｂ）には書き込み順及び読み出し順が矢印で示されている。
送信機５００のローテータ４５０は、上述した図１５（ｄ）の送信機４０３のローテータ４５０と同様の規則で回転処理を行うものとする。つまり、送信機５００のローテータ４５０は、Ｄ個の実数コンポーネントを要素とするＤ次元ベクトル夫々、及びＤ個の虚数コンポーネントを要素とするＤ次元ベクトルの内何れか一方に対して、第１回転処理を施し、他方に対して第２回転処理を行うものとする。
図２３Ａに、図２１（ａ）,（ｂ）に示した２次元回転コンステレーションが適用される場合のコンポーネントデインターリーバ５７０による処理と対応する、送信機５００のローテータ４５０の出力例を示し、図２３Ｂに、図２２（ａ）,（ｂ）に示した４次元回転コンステレーションが適用される場合のコンポーネントデインターリーバ５７０による処理と対応する、送信機５００のローテータ４５０の出力例を示す。正方形の夫々はコンポーネント夫々に相当し、列の夫々は、複素セルに相当し、複素セル夫々は、実数コンポーネントと虚数コンポーネントのペアから成る。列の上段は実数コンポーネント及び虚数コンポーネントの何れか一方に相当し、列の下段は他方に相当する。外枠の四角形は、符号ブロックに相当し、符号ブロックは１２個の複素セルで構成されている。図２３Ａにおいて、コンポーネント夫々に付されている番号は、図２１（ａ）,（ｂ）における複素セル夫々のインデックス番号と対応し、図２３Ｂにおいて、コンポーネント夫々に付されている番号は、図２２（ａ）,（ｂ）における複素セル夫々のインデックス番号と対応する。
図２３Ａ及び図２３Ｂ夫々に示す並びの複素セルに対して、コンポーネントインターリーバ４７０によるパーミュテーション処理が適用されることで、複素セルの並び順はセルインターリーバ４８０によって並び換えられた複素セルの並び順、言い換えるとコンポーネントデインターリーバ５７０による並び替えの前の複素セルの並び順となることは明らかである。このように、コンポーネントデインターリーバ５７０とコンポーネントインターリーバ４７０とを送信機５００に備えることで、セルインターリーバ４８０によって並び換えられた複素セルの並び順を維持しつつ、Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントを符号ブロックに分散させることができる。
なお、送信機において、コンポーネントデインターリーバとコンポーネントインターリーバは、ローテータ４５０を挟んで備えられればよく、送信機の各処理手順は送信機５００のそれに限定されない。以下の図２０（ｂ）から（ｄ）に示すように、送信機５００を変形させてもよい。
図２０（ｂ）の送信機５０１は、送信機５００の構成において、コンポーネントインターリーバ４７０の後段にセルインターリーバ４８０を備えたものである。
図２０（ｃ）の送信機５０２は、送信機５００の構成において、コンポーネントデインターリーバ５７０及びセルインターリーバ４８０を除き、ＦＥＣエンコーダの後段にセルインターリーバ５８０を備え、セルインターリーバ５８０の後段にコンポーネントデインターリーバ５７５を備えたものである。
セルインターリーバ５８０は、供給された符号ブロックのビットに対して、ビットのかたまりの単位でセルインターリーバ４８０と同じ規則でのパーミュテーション処理を行い、コンポーネントデインターリーバ５７５に出力する。
コンポーネントデインターリーバ５７５は、供給された符号ブロックのビットに対して、ビットのかたまり単位でコンポーネントデインターリーバ５７０と同じ規則でのパーミュテーション処理を行う。
なお、送信機５０２の機能構成は、ハードウェア実装に適している。
図２０（ｄ）の送信機５０３は、送信機５０１の構成において、コンポーネントデインターリーバ５７０を除き、ＦＥＣエンコーダの後段にコンポーネントデインターリーバ５７５を備えたものである。
本実施の形態２に係る送信機によれば、Ｄ次元回転コンステレーションが適用される場合において、セルインターリービングの効果を保ちつつ、Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントを、符号ブロックに分散させることが可能となる。そのため、通信システムの受信性能の向上を実現できる。
＜受信機及び受信方法＞
図２４（ａ）は、本発明の実施の形態２の受信機６００の構成を示すブロック図である。図２４（ａ）の受信機６００は、図２０（ａ）の送信機５００に対応し、送信機５００の機能を反映するものである。
受信機６００は、デモジュレータ６１０と、コンポーネントデインターリーバ６３０と、デローテータ６５０と、コンポーネントインターリーバ６７０と、セルデインターリーバ６２０と、ＱＡＭデマッパ６８０と、ＦＥＣデコーダ６９０とを備える。
受信機６００において、受信アンテナで受信された信号は、先ず、一般的にチューナとダウンコンバータを備えるＲＦフロントエンド（不図示）による処理が施され、続いてデモジュレータ６１０による処理が施される。
デモジュレータ６１０は、ＲＦフロントエンドからベースバンド信号を受け取り、受け取ったデジタルベースバンド信号を復調する。つまり、デモジュレータ６１０は、デジタルベースバンド信号を利用して伝送路フェージング係数を計算し、デジタルベースバンド信号から計算した伝送路フェージング係数を利用して複素セルを求める。
コンポーネントデインターリーバ６３０は、送信機５００のコンポーネントインターリーバ４７０による並び換えの前の並びに戻すために、送信機５００のコンポーネントインターリーバ４７０によって行われるパーミュテーション処理と逆のパーミュテーション処理を、供給された複素セルに適用する。
例えば、コンポーネントデインターリーバ６３０は、供給された符号ブロック夫々について、（Ｄ×Ｘ）個の複素セルをＤ行Ｘ列の行列（コンポーネントパーミュテーション行列）に行方向に書き込み、書き込んだ複素セルをこの行列から列方向に読み出す、ことと等価な処理を行う。なお、コンポーネントデインターリーバ６３０が用いるコンポーネントパーミュテーション行列は、送信機５００のコンポーネントインターリーバ４７０が用いるそれと同一構造である。
デローテータ６５０は、送信機５００のローテータ４５０による回転処理が行われる前のセルの状態に戻す処理を行う。
コンポーネントインターリーバ６７０は、送信機５００のコンポーネントデインターリーバ５７０による並び換えの前の並びに戻すために、送信機５００のコンポーネントデインターリーバ５７０によって行われるパーミュテーション処理と逆のパーミュテーション処理を、供給された複素セルに適用する。
例えば、コンポーネントインターリーバ６７０は、符号ブロック夫々について、（Ｄ×Ｘ）個の複素セルをＤ行Ｘ列の行列（コンポーネントパーミュテーション行列）に列方向に書き込み、書き込んだ複素セルをこの行列から行方向に読み出す、ことと等価な処理を行う。なお、コンポーネントインターリーバ６７０が用いるコンポーネントパーミュテーション行列は、送信機５００のコンポーネントデインターリーバ５７０が用いるそれと同一構造である。
セルデインターリーバ６２０は、送信機５００のセルインターリーバ４８０による並び換えの前の並びに戻すために、送信機５００のセルインターリーバ４８０によって行われるパーミュテーション処理と逆のパーミュテーション処理を、供給された複素セルに適用する。
ＱＡＭデマッパ６８０は、セルデインターリーバ６２０から出力された複数の複素セル夫々から、ＦＥＣ符号化された（ソフト）ビットを抽出する。この（ソフト）ビット抽出方法は、当技術分野においてよく知られている。
抽出されたＦＥＣ符号語のビットは、ビットデインターリーバ（不図示）により、ビットインターリーバによる並び換えの前の並びに戻すために、送信機５００のビットインターリーバ（不図示）が行ったパーミュテーション処理と逆のパーミュテーション処理を、抽出された（ソフト）ビットに適用し、ＦＥＣデコーダ６９０に出力する。
ＦＥＣデコーダ６９０は、供給された複数の（ソフト）ビットに対して、送信機５００のＦＥＣエンコーダ４１０と同じＦＥＣ符号に基づくＦＥＣ復号処理を行う。この復号方法は、当技術分野においてよく知られている。
図２４（ｂ）から（ｄ）の夫々は、本発明の実施の形態２の受信機６０１、６０２、及び６０３夫々の構成を示すブロック図である。受信機６０１、６０２、及び６０３夫々において、上記に記載した受信機６００の各構成要素の説明を適用できる構成要素にはそれと同じ符号を付し、その説明を省略する。
図２４（ｂ）の受信機６０１は、図２０（ｂ）の送信機５０１に対応し、送信機５０１の機能を反映するものである。
受信機５０１の構成は、受信機６００の構成において、デモジュレータ６１０の後段にセルデインターリーバ６２０を備えたものである。
図２４（ｃ）の受信機６０２は、図２０（ｃ）の送信機５０２に対応し、送信機５０２の機能を反映するものである。
受信機６０２の構成は、受信機６００の構成において、コンポーネントインターリーバ６７０及びセルデインターリーバ６２０を除き、ＱＡＭデマッパ６８０の後段にコンポーネントインターリーバ６７５を備え、コンポーネントインターリーバ６７５の後段にセルデインターリーバ６２５を備えたものである。
コンポーネントインターリーバ６７５は、図２０（ｃ）の送信機５０２のコンポーネントデインターリーバ５７５が行ったパーミュテーション処理と逆のパーミュテーション処理を、入力されたビットに適用する。
セルデインターリーバ６２５は、図２０（ｃ）の送信機５０２のセルインターリーバ５８０によって行われるパーミュテーション処理と逆のパーミュテーション処理を、供給された複素セルに適用する。
図２４（ｄ）の受信機６０３は、図２０（ｄ）の送信機５０３に対応し、送信機５０３の機能を反映するものである。
受信機６０３の構成は、受信機６００の構成において、コンポーネントインターリーバ６７０を除き、デモジュレータ６１０の後段にセルデインターリーバ６２０を備え、ＱＡＭデマッパ６２０の後段にコンポーネントインターリーバ６７５を備えたものである。なお、優れた受信性能を得るためには、回転コンステレーションに関する処理であるデローテータとＱＡＭデマッパとを合わせて行うことが望ましく、受信機の構成は、デローテータとＱＡＭデマッパとの間に他の機能ブロックを挟まない構成であることが望ましい。このような構成となる受信機は、受信機６００、６０１、６０２、及び６０３の内、受信機６０２及び受信機６０３のみである。
≪補足（その１）≫
本発明は上記の実施の形態で説明した内容に限定されず、本発明の目的とそれに関連又は付随する目的を達成するためのいかなる形態においても実施可能であり、例えば、以下であってもよい。
（１）上記実施の形態１において、Ｄ次元回転コンステレーションブロックをコンステレーションブロックとして扱うとしてもよいと説明したが、回転処理は、夫々がＤ／２個の実数コンポーネントとＤ／２個の虚数コンポーネントとする各Ｄ次元ベクトルに対して行われてもよいし、実数コンポーネントと虚数コンポーネントと別個に、夫々がＤ個の実数コンポーネント又はＤ個の虚数コンポーネントを要素とする各Ｄ次元ベクトルに対して行われてもよい。なお、実施の形態１において、コンステレーションブロックは、一以上の複素セルで構成させると説明したが、回転処理が実数コンポーネントと虚数コンポーネントと別個に行われる場合は、回転コンステレーションブロックはＤ個のコンポーネントで構成され、即ちコンステレーションブロックは２以上の（変換）ＰＡＭシンボルで構成されることとなる。
（２）実施の形態２の各送信機のローテータ４５０は、実数コンポーネントと虚数コンポーネントと別個に回転処理を行うことで、各Ｄ次元ベクトルのＤ個のコンポーネントが異なる複素セルに割り当てられるものとして、コンポーネントインターリーバ４７０及びコンポーネントデインターリーバ４８０の一例について説明した。実施の形態２の各送信機はこれに限定されず、ローテータ４５０は、夫々がＤ／２個の実数コンポーネントとＤ／２個の虚数コンポーネントとする各Ｄ次元ベクトルに対して回転処理を行うとしてもよい。この場合、コンポーネントインターリーバ４７０は、Ｑディレイ挿入ユニットのような、各Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントが異なる複素セルに割り当てられるためのパーミュテーションと、各Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントを符号ブロックに分散させるためのパーミュテーションとの２つのパーミュテーションを実現する処理を行えばよい。そして、コンポーネントデインターリーバ４８０は、そのコンポーネントインターリーバ４７０による当該処理と逆の規則のパーミュテーション処理を行えばよい。
（３）実施の形態２の各送信機において、ローテータ４５０を挟んで、上流側にコンポーネントデインターリーバを備え、下流側にコンポーネントインターリーバを備えるとしたが、実施の形態２の各送信機はこれに限定されず、上流側にコンポーネントインターリーバを備え、下流側にコンポーネントデインターリーバを備えるとしてもよい。
≪補足（その２）≫
実施の形態等に係る送信処理方法、送信機、受信処理方法、および受信機とその効果についてまとめる。
第１の送信方法は、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号の符号語を送信する送信方法であって、前記符号語は、夫々がＱ個のビットからなるＮ個の疑似巡回ブロックで構成され、前記符号語のビットを並び替えるビットパーミュテーション処理を施すビットパーミュテーションステップと、並び換えられた前記符号語のビットを、夫々がＧ×Ｍ個のビットから成る複数のコンステレーションブロックに分割することで、コンステレーションブロックを生成するコンステレーションブロック生成ステップと、生成された前記コンステレーションブロックを並び替えるコンステレーションブロックパーミュテーション処理を施すコンステレーションブロックパーミュテーションステップと、並び換えられた前記コンステレーションブロックを送信する送信ステップと、を有し、前記符号語は、夫々がＭ個の疑似巡回ブロックから成るＮ／Ｍ個のセクションに分けられ、各コンステレーションブロックは、前記セクションの内の何れか１つと関連付けられており、前記ビットパーミュテーションステップは、各前記コンステレーションブロックが、関連付けられている前記セクション中のＭ個の異なる前記疑似巡回ブロックの夫々からなる計Ｇ×Ｍ個のビットから構成されるように、前記ビットパーミュテーション処理を行い、前記コンステレーションブロックパーミュテーションステップは、前記コンステレーションブロックパーミュテーション処理として、前記コンステレーションブロックをＲ行（Ｑ／（ｋ×Ｇ））列の行列に行方向に書き込み、列方向に前記コンステレーションブロックを読み出すことと等価な処理を行い、Ｒはｋ×（Ｎ／Ｍ）であり、ｋは自然数である、ことを特徴とする。
第１の送信方法によれば、バーストエラーによる影響軽減、及び符号ブロック夫々の受信性能の均等化を図ることができ、通信システムの受信性能が向上する。
第２の送信方法は、第１の送信方法において、前記ビットパーミュテーションステップは、前記セクションを互いに独立に、前記セクションの夫々に対して当該セクションのビットを並び替えるセクションパーミュテーションステップ、を有するとしてもよい。
第２の送信方法によれば、複数のセクションパーミュテーションの並列実行が可能になる。
第３の送信方法は、第２の送信方法において、前記セクションパーミュテーションステップは、セクション夫々について、Ｍ×Ｑ個のビットをＱ列Ｍ行の行列に行方向に書き込み、列方向にＭ×Ｑ個のビットを読み出すことと等価な処理を行う、としてもよい。
第３の送信方法によれば、高い並列性を持つビットインターリーブ処理の実施が可能になり、また、コンステレーションブロックパーミュテーション処理のセクションは、ビットパーミュテーションステップにおけるセクションと対応したものとなる。
第１の受信方法は、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号の符号語を受信する受信方法であって、前記符号語は、夫々がＱ個のビットからなるＮ個の疑似巡回ブロックで構成され、夫々が（Ｇ×Ｍ）個のビットから成り、送信側においてコンステレーションブロックパーミュテーション処理が施されている複数のコンステレーションブロックを受信する受信ステップと、受信した前記コンステレーションブロックに対して、前記コンステレーションブロックパーミュテーション処理が施される前の並び順に戻す逆ブロックパーミュテーション処理を施す逆ブロックパーミュテーションステップと、前記逆ブロックパーミュテーション処理が施された前記コンステレーションブロックから、送信側においてビットパーミュテーション処理が施されている符号語のビットに変換する変換ステップと、変換された前記符号語のビットに対して、前記ビットパーミュテーション処理が施される前の並び順に戻す逆ビットパーミュテーション処理を施す逆ビットパーミュテーションステップと、を有し、前記逆コンステレーションブロックパーミュテーション処理及び前記逆ビットパーミュテーション処理は夫々、請求項１に記載のコンステレーションブロックパーミュテーション処理及びビットパーミュテーション処理夫々で換えられた並び順を元に戻す処理である、ことを特徴とする。
第１の受信方法によれば、バーストエラーによる影響軽減、及び符号ブロック夫々の受信性能の均等化を図ることができ、通信システムの受信性能が向上する。
第１の送信機は、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号の符号語を送信する送信機であって、前記符号語は、夫々がＱ個のビットからなるＮ個の疑似巡回ブロックで構成され、前記符号語のビットを並び替えるビットパーミュテーション処理を施すビットインターリーバと、並び換えられた前記符号語のビットを、夫々がＧ×Ｍ個のビットから成る複数のコンステレーションブロックに分割することで、コンステレーションブロックを生成するコンステレーションマッパと、生成された前記コンステレーションブロックを並び替えるコンステレーションブロックパーミュテーション処理を施すコンステレーションブロックインターリーバと、並び換えられた前記コンステレーションブロックを送信する送信部と、を備え、前記符号語は、夫々がＭ個の疑似巡回ブロックから成るＮ／Ｍ個のセクションに分けられ、各コンステレーションブロックは、前記セクションの内の何れか１つと関連付けられており、前記ビットインターリーバは、各前記コンステレーションブロックが、関連付けられている前記セクション中のＭ個の異なる前記疑似巡回ブロックの夫々からなる計Ｇ×Ｍ個のビットから構成されるように、前記ビットパーミュテーション処理を行い、前記コンステレーションブロックインターリーバは、前記コンステレーションブロックパーミュテーション処理として、前記コンステレーションブロックをＲ行（Ｑ／（ｋ×Ｇ））列の行列に行方向に書き込み、列方向に前記コンステレーションブロックを読み出すことと等価な処理を行い、Ｒはｋ×（Ｎ／Ｍ）であり、ｋは自然数である、ことを特徴とする。
第１の送信機によれば、バーストエラーによる影響軽減、及び符号ブロック夫々の受信性能の均等化を図ることができ、通信システムの受信性能が向上する。
第２の送信機は、第１の送信機において、前記ビットインターリーバは、前記セクションを互いに独立に、前記セクションの夫々に対して当該セクションのビットを並び替えるセクションインターリーバ、を備えるとしてもよい。
第２の送信機によれば、複数のセクションパーミュテーションの並列実行が可能になる。
第３の送信機は、第２の送信機において、前記セクションインターリーバは、セクション夫々について、Ｍ×Ｑ個のビットをＱ列Ｍ行の行列に行方向に書き込み、列方向にＭ×Ｑ個のビットを読み出すことと等価な処理を行う、としてもよい。
第３の送信機によれば、高い並列性を持つビットインターリーブ処理の実施が可能になり、また、コンステレーションブロックパーミュテーション処理のセクションは、ビットパーミュテーションステップにおけるセクションと対応したものとなる。
第１の受信機は、リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号の符号語を受信する受信機であって、前記符号語は、夫々がＱ個のビットからなるＮ個の疑似巡回ブロックで構成され、夫々が（Ｇ×Ｍ）個のビットから成り、送信側においてコンステレーションブロックパーミュテーション処理が施されている複数のコンステレーションブロックを受信する受信部と、受信した前記コンステレーションブロックに対して、前記コンステレーションブロックパーミュテーション処理が施される前の並び順に戻す逆ブロックパーミュテーション処理を施すコンステレーションブロックデインターリーバと、前記逆ブロックパーミュテーション処理が施された前記コンステレーションブロックから、送信側においてビットパーミュテーション処理が施されている符号語のビットに変換する変換部と、変換された前記符号語のビットに対して、前記ビットパーミュテーション処理が施される前の並び順に戻す逆ビットパーミュテーション処理を施すビットデインターリーバと、を備え、前記逆コンステレーションブロックパーミュテーション処理及び前記逆ビットパーミュテーション処理は夫々、請求項５に記載のコンステレーションブロックパーミュテーション処理及びビットパーミュテーション処理夫々で換えられた並び順を元に戻す処理である、ことを特徴とする。
第１の受信機によれば、バーストエラーによる影響軽減、及び符号ブロック夫々の受信性能の均等化を図ることができ、通信システムの受信性能が向上する。
第４の送信方法は、デジタルデータを送信する送信方法であってデータブロックを前方誤り訂正符号を用いて符号化する符号化ステップと符号化されたデータブロックから、夫々が実数成分と虚数成分の実数値シンボルから成る複数の第１複素シンボルを生成する生成ステップと、前記複数の第１複素シンボルの並び順を変える複素シンボルパーミュテーション処理を行う複素シンボルパーミュテーションステップと、前記複素シンボルパーミュテーション処理が施された、前記複数の第１複素シンボル夫々の要素である複数の実数値シンボルに対して、第１シンボルパーミュテーション処理を施す第１シンボルパーミュテーションステップと、前記第１シンボルパーミュテーション処理が施された前記複数の実数値シンボルを、夫々がＤ個の実数値シンボルから成る複数のＤ次元ベクトルに分割し、前記複数のＤ次元ベクトル夫々に、Ｄ次元ベクトルの各次元の要素の値が少なくとも２個の次元に分散させる行列である直交行列を乗算する回転処理を行って、前記複数のＤ次元ベクトル夫々をＤ次元回転ベクトルに変換する変換ステップと、前記Ｄ次元回転ベクトル夫々の要素である複数の変換実数値シンボルに対して、前記第１シンボルパーミュテーション処理と逆のパーミュテーション処理である第２シンボルパーミュテーション処理を施す第２シンボルパーミュテーションステップと、夫々が、第２シンボルパーミュテーション処理が施された実数成分と虚数成分の変換実数値シンボルから成る複数の第２複素シンボルを送信する送信ステップと、を有することを特徴とする。
第４の送信方法によれば、Ｄ次元回転コンステレーションが適用される場合において、複素シンボルパーミュテーション処理（セルインターリービング）の効果を保ちつつ、各Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントを、符号ブロックに分散させることが可能となる。そのため、通信システムの受信性能が向上する。
第５の送信方法は、第４の送信方法において、前記第２シンボルパーミュテーションステップは、前記複数のＤ次元回転ベクトル夫々のＤ個の変換実数値シンボル夫々が、異なる前記第２複素シンボルに割り当てられるように、前記第２シンボルパーミュテーション処理を行う、としてもよい。
第５の送信方法によれば、各Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントのより適した分散を得ることができる。
第６の送信方法は、第４の送信方法において、前記第２シンボルパーミュテーションステップは、前記複数のＤ次元ベクトル夫々のＤ個の変換実数値シンボル夫々が、前記複数の変換実数値シンボルのデータブロックに可能な限り均等に分散されるように、前記第２シンボルパーミュテーション処理を行う、としてもよい。
第６の送信方法によれば、各Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントのより適した分散を得ることができる。
第４の送信機は、デジタルデータを送信する送信機であって、データブロックを前方誤り訂正符号を用いて符号化する符号化部と、符号化されたデータブロックから、夫々が実数成分と虚数成分の実数値シンボルから成る複数の第１複素シンボルを生成する生成部と、前記複数の第１複素シンボルの並び順を変える複素シンボルパーミュテーション処理を行う複素シンボルインターリーバと、前記複素シンボルパーミュテーション処理が施された、前記複数の第１複素シンボル夫々の要素である複数の実数値シンボルに対して、第１シンボルパーミュテーション処理を施す第１シンボルインターリーバと、前記第１シンボルパーミュテーション処理が施された前記複数の実数値シンボルを、夫々がＤ個の実数値シンボルから成る複数のＤ次元ベクトルに分割し、前記複数のＤ次元ベクトル夫々に、Ｄ次元ベクトルの各次元の要素の値が少なくとも２個の次元に分散させる行列である直交行列を乗算する回転処理を行って、前記複数のＤ次元ベクトル夫々をＤ次元回転ベクトルに変換する変換部と、前記Ｄ次元回転ベクトル夫々の要素である複数の変換実数値シンボルに対して、前記第１シンボルパーミュテーション処理と逆のパーミュテーション処理である第２シンボルパーミュテーション処理を施す第２シンボルインターリーバと、夫々が、第２シンボルパーミュテーション処理が施された実数成分と虚数成分の変換実数値シンボルから成る複数の第２複素シンボルを送信する送信部と、を備えることを特徴とする。
第４の送信機によれば、Ｄ次元回転コンステレーションが適用される場合において、複素シンボルパーミュテーション処理（セルインターリービング）の効果を保ちつつ、各Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントを、符号ブロックに分散させることが可能となる。そのため、通信システムの受信性能が向上する。
第２の受信方法は、デジタルデータを受信する受信方法であって、夫々が実数成分と虚数成分の実数値シンボルから成る複数の複素シンボルを受信する受信ステップと、前記複数の複素シンボル夫々の要素である複数の実数値シンボルに対して、前記第１シンボルパーミュテーション処理を施す第１シンボルパーミュテーションステップと、前記第１シンボルパーミュテーション処理が施された前記複数の実数値シンボルを、夫々がＤ個の実数値シンボルから成る複数のＤ次元ベクトルに分割し、前記複数のＤ次元ベクトル夫々に、Ｄ次元ベクトルの各次元の要素の値が少なくとも２個の次元に分散させる行列である直交行列を乗算する回転処理を行って、前記複数のＤ次元ベクトル夫々をＤ次元回転ベクトルに変換する変換ステップと、前記Ｄ次元回転ベクトル夫々の要素である複数の変換実数値シンボルに対して、第１シンボルパーミュテーション処理と逆のパーミュテーション処理である第２シンボルパーミュテーション処理を施す第２シンボルパーミュテーションステップと、夫々が、前記第２シンボルパーミュテーション処理が施された実数成分と虚数成分の変換実数値シンボルから成る複数の第２複素シンボルの並び順を変える複素シンボルパーミュテーション処理を行う複素シンボルパーミュテーションステップと、前記複素シンボルパーミュテーション処理が施された前記複数の第２複素シンボルから、符号化されたデータブロックを生成する生成ステップと、前記符号化されたデータブロックを前方誤り訂正符号を用いて復号する復号ステップと、を有することを特徴とする。
第２の受信方法によれば、Ｄ次元回転コンステレーションが適用される場合において、複素シンボルパーミュテーション処理（セルインターリービング）の効果を保ちつつ、各Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントを、符号ブロックに分散させることが可能となる。そのため、通信システムの受信性能が向上する。
第２の受信機は、デジタルデータを受信する受信機であって、夫々が実数成分と虚数成分の実数値シンボルから成る複数の複素シンボルを受信する受信部と、前記複数の複素シンボル夫々の要素である複数の実数値シンボルに対して、前記第１シンボルパーミュテーション処理を施す第１シンボルインターリーバと、前記第１シンボルパーミュテーション処理が施された前記複数の実数値シンボルを、夫々がＤ個の実数値シンボルから成る複数のＤ次元ベクトルに分割し、前記複数のＤ次元ベクトル夫々に、Ｄ次元ベクトルの各次元の要素の値が少なくとも２個の次元に分散させる行列である直交行列を乗算する回転処理を行って、前記複数のＤ次元ベクトル夫々をＤ次元回転ベクトルに変換する変換部と、前記Ｄ次元回転ベクトル夫々の要素である複数の変換実数値シンボルに対して、第１シンボルパーミュテーション処理と逆のパーミュテーション処理である第２シンボルパーミュテーション処理を施す第２シンボルインターリーバと、夫々が、前記第２シンボルパーミュテーション処理が施された実数成分と虚数成分の変換実数値シンボルから成る複数の第２複素シンボルの並び順を変える複素シンボルパーミュテーション処理を行う複素シンボルインターリーバと、前記複素シンボルパーミュテーション処理が施された前記複数の第２複素シンボルから、符号化されたデータブロックを生成する生成部と、前記符号化されたデータブロックを前方誤り訂正符号を用いて復号する復号部と、を備えることを特徴とする。
第２の受信機によれば、Ｄ次元回転コンステレーションが適用される場合において、複素シンボルパーミュテーション処理（セルインターリービング）の効果を保ちつつ、各Ｄ次元回転コンステレーションブロックのＤ個のコンポーネントを、符号ブロックに分散させることが可能となる。そのため、通信システムの受信性能が向上する。
本発明は、デジタルデータの送信技術及び受信技術に利用することができる。
１００ 送信機
１１０ ＬＤＰＣエンコーダ
１２０、１２０ａ ビットインターリーバ
１３０ コンステレーションマッパ
１４０ セルインターリーバ
１５０ モジュレータ
２００ 送信機
２４０ コンステレーションブロックインターリーバ
３００ 受信機
３１０ デモジュレータ
３２０ コンステレーションブロックデインターリーバ
３３０ コンステレーションデマッパ
３４０ ビットデインターリーバ
３５０ ＬＤＰＣデコーダ
４００、４０１、４０２、４０３ 送信機
４１０ ＦＥＣエンコーダ
４２０ ＱＡＭマッパ
４５０ ローテータ
４６０ コンポーネントセパレータ
４６５ Ｑディレイ挿入ユニット
４７０ コンポーネントインターリーバ
４８０ セルインターリーバ
４９０ デモジュレータ
５００、５０１、５０２、５０３ 送信機
５７０、５７５ コンポーネントデインターリーバ
５８０ セルインターリーバ
６００、６０１、６０２、６０３ 受信機
６１０ デモジュレータ
６２０、６２０ セルデインターリーバ
６３０ コンポーネントデインターリーバ
６５０ デローテータ
６７０、６７５ コンポーネントインターリーバ
６８０ ＱＡＭデマッパ
６９０ ＦＥＣデコーダ

Claims (2)

  1. リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号の符号語から複数のコンステレーションブロック列を生成して送信する生成方法であって、
    前記符号語は、夫々がＱ個のビットからなるＮ個の疑似巡回ブロックで構成され、
    前記符号語のビットを並び替えるビットパーミュテーション処理を施すビットパーミュテーションステップと、
    並び換えられた前記符号語のビットを、夫々がＧ×Ｍ個のビットから成る複数のコンステレーションブロックに分割することで、コンステレーションブロックを生成するコンステレーションブロック生成ステップと、
    生成された前記コンステレーションブロックを並び替えるコンステレーションブロックパーミュテーション処理を施すコンステレーションブロックパーミュテーションステップと、
    前記並び替え後のコンステレーションブロックを変調して送信する送信ステップと、
    を有し、
    前記符号語は、夫々がＭ個の疑似巡回ブロックから成るＮ／Ｍ個のセクションに分けられ、
    各コンステレーションブロックは、前記セクションの内の何れか１つと関連付けられており、
    前記ビットパーミュテーションステップは、
    各前記コンステレーションブロックが、関連付けられている前記セクション中のＭ個の異なる前記疑似巡回ブロックの夫々からなる計Ｇ×Ｍ個のビットから構成されるように、前記ビットパーミュテーション処理を行い、
    前記コンステレーションブロックパーミュテーションステップは、
    前記コンステレーションブロックパーミュテーション処理として、前記コンステレーションブロックをＲ行（Ｑ／（ｋ×Ｇ））列の行列に行方向に書き込み、列方向に前記コンステレーションブロックを読み出すことと等価な処理を行い、
    Ｒはｋ×（Ｎ／Ｍ）であり、ｋは自然数である、
    ことを特徴とする送信方法。
  2. リピートアキュミュレート疑似巡回低密度パリティ検査符号を含む疑似巡回低密度パリティ検査符号の符号語から複数のコンステレーションブロック列を生成して送信する生成装置であって、
    前記符号語は、夫々がＱ個のビットからなるＮ個の疑似巡回ブロックで構成され、
    前記符号語のビットを並び替えるビットパーミュテーション処理を施すビットパーミュテーション部と、
    並び換えられた前記符号語のビットを、夫々がＧ×Ｍ個のビットから成る複数のコンステレーションブロックに分割することで、コンステレーションブロックを生成するコンステレーションブロック生成部と、
    生成された前記コンステレーションブロックを並び替えるコンステレーションブロックパーミュテーション処理を施すコンステレーションブロックパーミュテーション部と、
    前記並び替え後のコンステレーションブロックを変調して送信する送信部と、
    を備え、
    前記符号語は、夫々がＭ個の疑似巡回ブロックから成るＮ／Ｍ個のセクションに分けられ、
    各コンステレーションブロックは、前記セクションの内の何れか１つと関連付けられており、
    前記ビットパーミュテーションステップは、
    各前記コンステレーションブロックが、関連付けられている前記セクション中のＭ個の異なる前記疑似巡回ブロックの夫々からなる計Ｇ×Ｍ個のビットから構成されるように、前記ビットパーミュテーション処理を行い、
    前記コンステレーションブロックパーミュテーションステップは、
    前記コンステレーションブロックパーミュテーション処理として、前記コンステレーションブロックをＲ行（Ｑ／（ｋ×Ｇ））列の行列に行方向に書き込み、列方向に前記コンステレーションブロックを読み出すことと等価な処理を行い、
    Ｒはｋ×（Ｎ／Ｍ）であり、ｋは自然数である、
    ことを特徴とする送信装置。
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