JPWO2012120951A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents
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Abstract
半導体装置の製造方法は、第１半導体基板上に、導体層（７）及びドナー不純物又はアクセプタ不純物を含む第１の半導体層（５ａ）を形成する工程と、第１の半導体層（５ａ）を覆うように第２の絶縁層（８）を形成する工程と、第１半導体基板（９）の厚さを所定の厚さまで薄くする工程と、第１半導体基板から第１の半導体層（５ａ）上に柱状構造を有する柱状半導体（１ａ）を形成する工程と、第１の半導体層（５ａ）から不純物を拡散させることで柱状半導体（１ａ）に第１の半導体領域（６ａ）を形成する工程と、不純物を拡散させた後の柱状半導体（１ａ）を用いて、固体撮像装置の画素を形成する工程と、を有する。
Description
本発明は、半導体装置の製造方法、及び、半導体装置に関し、特に、柱状構造を有する半導体内にチャネル領域が形成されているトランジスタを備える半導体装置の製造方法、及び、半導体装置に関する。
ＣＣＤ及びＣＭＯＳ型などの固体撮像装置はビデオカメラ、ステールカメラなどに広く用いられている。そして、固体撮像装置の高解像度化、高速動作化、及び高感度化などの性能向上が求められている。
図１７に示されるように、１つの画素が１つの柱状半導体１１０内に構成されている固体撮像装置が知られている（例えば、特許文献１を参照）。
この画素構造においては、半導体基板上に固体撮像装置の信号線として機能するＮ＋型シリコン層５１が形成されている。また、Ｎ＋型シリコン層５１に柱状半導体１１０が接続されている。その柱状半導体１１０には、Ｐ型シリコン層５２、絶縁膜５３ａ、５３ｂ、ゲート導体層５４ａ、５４ｂからなる、蓄積電荷を除去するためのＭＯＳトランジスタが形成されている。さらに、柱状半導体１１０には、このＭＯＳトランジスタに接続され、光（電磁エネルギー波）の照射によって発生する電荷を蓄積するフォトダイオードが形成されている。このフォトダイオードは、Ｐ型シリコン層５２とＮ型シリコン層５８ａ、５８ｂとから構成される。また、このフォトダイオードで囲まれたＰ型半導体５２をチャネル、フォトダイオードをゲート、フォトダイオード上に形成され、画素選択線５７ａ、５７ｂに接続されたＰ＋型シリコン層５６、Ｎ＋型シリコン層５１近傍のＰ型シリコン層５２を、それぞれ、ソース、ドレインとした接合電界効果トランジスタ（接合トランジスタ）が形成されている。
この画素構造においては、半導体基板上に固体撮像装置の信号線として機能するＮ＋型シリコン層５１が形成されている。また、Ｎ＋型シリコン層５１に柱状半導体１１０が接続されている。その柱状半導体１１０には、Ｐ型シリコン層５２、絶縁膜５３ａ、５３ｂ、ゲート導体層５４ａ、５４ｂからなる、蓄積電荷を除去するためのＭＯＳトランジスタが形成されている。さらに、柱状半導体１１０には、このＭＯＳトランジスタに接続され、光（電磁エネルギー波）の照射によって発生する電荷を蓄積するフォトダイオードが形成されている。このフォトダイオードは、Ｐ型シリコン層５２とＮ型シリコン層５８ａ、５８ｂとから構成される。また、このフォトダイオードで囲まれたＰ型半導体５２をチャネル、フォトダイオードをゲート、フォトダイオード上に形成され、画素選択線５７ａ、５７ｂに接続されたＰ＋型シリコン層５６、Ｎ＋型シリコン層５１近傍のＰ型シリコン層５２を、それぞれ、ソース、ドレインとした接合電界効果トランジスタ（接合トランジスタ）が形成されている。
この固体撮像装置の基本動作は、光照射により発生した信号電荷（この場合は電子）をフォトダイオードに蓄積する信号電荷蓄積動作と、Ｎ＋型シリコン層５１近傍のＰ型シリコン層５２とＰ＋型シリコン層５６との間に流れるソース・ドレイン電流を、前述の蓄積信号電荷に応じたフォトダイオード電圧によるゲート電圧により変調し、これを信号電流として読み出す信号読み出し動作と、この信号読み出し動作の完了後、フォトダイオードに蓄積されている信号電荷を、ＭＯＳトランジスタのゲート導体層５４ａ、５４ｂにオン電圧を印加してＮ＋型シリコン層５１に除去するリセット動作とからなる。
２次元固体撮像装置においては、図１７に示される画素が感光領域に２次元状に配列されている。そして、信号読み出し動作は、Ｎ＋型シリコン層５１を介して、画素信号（信号電流）が感光領域の周辺に設けられた出力回路に伝達されることにより行われる。また、リセット動作も、画素と感光領域の周辺回路との電気的伝送を介して行われる。そして、固体撮像装置の画素数、又は単位時間当たりの読出し画面数を増加させるには、信号読み出し動作の高速動作化が必要となる。このため、信号線であるＮ＋型シリコン層５１の電気抵抗の低減が求められる。
このようなＮ＋型シリコン層５１の低電気抵抗化を実現するために、図１８Ａに示されるように、Ｎ＋型シリコン層５１の裏面に、シリコン基板６０上に形成した金属層５９を接合させた構造が考えられる。これにより信号線の電気抵抗は、金属層５９によってほぼ決定されるので、前述した信号読出し動作の高速動作化が実現される。しかし、Ｎ＋型シリコン層５１に接合させた金属層５９を形成することは、金属材料とシリコン材料との接合の親和性の観点から困難である。
また、シリコン基板６０上に金属層５９を形成するには、以下の方法が考えられる。即ち、図１８Ｂに示されるように、半導体基板６１上に酸化シリコン層６２を形成し、その酸化シリコン層６２上に金属層５９を形成する。そして、金属層５９が形成された半導体基板６１と半導体基板６４とを接着する。その後、半導体基板６４において、図１８Ｂにおいて破線で示した部分に画素を形成する。図１８Ｂに示される一点鎖線Ｄ−Ｄ’は半導体基板６４の研磨、エッチング、又は他の分離方法により、半導体基板６４を所定の高さに成形した状態を示している。
しかしながら、このような製造方法では、金属層５９と半導体基板６４とが直接接着されるので、金属層５９と半導体基板６４との熱膨張係数の異なりによって、半導体基板６１、６４にソリ、クラック、又はハガレが発生してしまう。図１８Ａに示されるように、信号読出し動作の高速動作化のため、Ｎ＋型シリコン層５１の裏面に、ソリ、クラック、又はハガレの発生なく金属層５９を直接貼り合わせる方法を開発することには大きな技術的意義がある。
そして、このような課題を解決することで、固体撮像装置以外の半導体装置や、半導体装置に設けられる回路素子の高集積化、高性能化を実現することが強く求められている。
また、信号読出し動作の高速動作化のため、柱状構造を有する柱状半導体の側面をチャネル領域とするとともに、ゲート電極が当該チャネル領域を取り囲む構造を有する縦型のＭＯＳトランジスタであるＳＧＴ（Surrounding Gate Transistor）（以下、単に「ＳＧＴ」と省略する。）がある（例えば、特許文献２を参照）。
このようなＳＧＴでは、図１９に示されるように、埋め込み酸化膜基板６６上に平面状シリコン膜６７が形成され、平面状シリコン膜６７と柱状シリコン層６８とによって柱状構造が形成されている。平面状シリコン膜６７にはドレインとして機能するＰ＋型シリコン拡散層６９が形成されている。柱状シリコン層６８の上部にはソースとして機能するＰ＋型シリコン拡散層７０が形成され、柱状シリコン層６８の外周部にはゲート絶縁層７１が形成されている。このゲート絶縁層７１の外周部にはゲート電極７２が形成されている。これにより、Ｐ＋型シリコン拡散層６９とＰ＋型シリコン拡散層７０との間の柱状シリコン層６８をチャネルとしたＰ型チャネルＳＧＴが形成されている。
また、ゲート電極７２、Ｐ＋型シリコン拡散層７０、及びＰ＋型シリコン拡散層６９を囲むように、窒化シリコン（ＳｉＮ）膜７３と酸化シリコン（ＳｉＯ２）膜７４とが形成されている。酸化シリコン層７４内にコンタクトホール７５が形成され、このコンタクトホール７５を介して、Ｐ＋型シリコン拡散層７０がソース金属配線７６に接続されている。これにより、１個のＰ型チャネルＳＧＴが形成されている。
図１９に示されるＰ＋型シリコン拡散層６９は、平面状シリコン膜６７が同一平面上で延長された所定の部位で図示しない金属配線と接続されている。ＳＧＴを有する半導体装置において、更なる信号読出し動作の高速動作化を実現するには、このＰ＋型シリコン拡散層６９と上記金属配線との接続が、Ｐ＋型シリコン拡散層７０のように、短い距離で行われることが要求される。
しかしながら、図１９に示されるＳＧＴでは、上記金属配線とＰ＋型シリコン拡散層６９との間、又は、Ｐ＋型シリコン拡散層６９においてＳＧＴのチャネルのドレイン端までの距離に相当する電気抵抗が存在するようになる。このため、ＳＧＴを有する半導体装置においても、固体撮像装置と同様に、信号読出し動作の高速動作化を実現するには、Ｐ＋型シリコン拡散層６９の裏面に直接的に金属層を接合して電気抵抗の低下を図ることが必要になる。
Hidekazu Takahashi, Masakuni Kinoshita, Kazumichi Morita, Takahiro Shirai, Toshiaki Sato, Takayuki Kimura, Hiroshi Yuzurihara, Shunsuke Inoue, Member, IEEE, and Shigeyuki Matsumoto: "A 3.9-μm Pixel Pitch VGA Format 10-b Digital Output CMOS Image Sensor With 1.5 Transistor/Pixel", IEEE Journal of Solid-State Circuits, Vol.39, No.12, pp.2417-2425 (December 2004)
M.Bruel: "Silicon on Insulator material technology", Electronics Letters Vol.31, No.14, pp.1201-1202 (6th July, 1995)
Takao Yonehara, Kiyofumi Sakaguchi, and Nobuhiko Sato: "Epitaxial layer transfer by bond and etch back of porous Si", Appl. Phys. Lett. Vol.64, No.16, pp.2108-2110 (18 April, 1994)
２次元固体撮像装置においては、上述したとおり、信号読み出し動作は、信号線として機能するＮ＋型シリコン層５１を介して、画素信号（信号電流）が感光領域の周辺に設けられ外部回路に伝達されることにより行われる。また、リセット動作も、画素と感光領域の外部回路との電気的伝送を介して行われる。この電気的伝送の応答性は、画素と周辺回路間とを接続する配線の電気抵抗と寄生容量とに大きく影響される。固体撮像装置の画素数、又は単位時間当たりの読出し画面数を増加させるには、そのような配線の電気抵抗の低減が求められる。
図１７に示される固体撮像装置においては、そのような電気抵抗は、Ｎ＋型シリコン層５１の電気抵抗によってほぼ決定される。Ｎ＋型シリコン層５１はシリコン（Ｓｉ）半導体にリン（Ｐ）やヒ素（Ａｓ）などのドナー不純物をイオンドーピング（イオン注入）することで形成されるため、このＮ＋型シリコン層５１の電気抵抗値は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）など通常の半導体装置に使用されている金属の電気抵抗値よりも小さくすることができない。このため、図１７に示される固体撮像装置では、金属配線によって画素と周辺回路との間の電気的接続を行う固体撮像装置と比較して、高速動作特性に劣る問題がある。
また、画素内でＮ＋型シリコン層を横方向に拡張するとともに、この拡張領域に形成されたコンタクトホールを介して接続した金属配線によって画素と周辺回路との電気的接続を行う画素構造では、画素の集積度が低下するようになる。
また、上述したように、図１９に示されるＳＧＴにおいても、Ｐ＋型シリコン拡散層６９は平面状シリコン膜６７が延長された部位で金属配線と接続される。このようなＰ＋型シリコン拡散層６９と金属配線との接続による手段では、Ｐ＋型シリコン拡散層７０のように金属配線と短い距離で接続することができないので、金属配線とＳＧＴのチャネルに最も近接したＰ＋型シリコン拡散層６９の端部までに相当の電気抵抗が存在するようになる。このため、ＳＧＴを有する半導体装置において、更なる高速動作化を実現するには、この電気抵抗を低減することが必要になる。
本発明は、上述した事情に鑑みてなされたものであり、高集積、高速動作が実現される半導体装置を提供することを目的とする。
上記目的を達成するため、本発明の第１の観点に係る半導体装置の製造方法は、
半導体基板上の所定領域に第１の絶縁層を形成し、前記所定領域上の第１の絶縁層を除去することで、絶縁層除去領域を形成する第１絶縁層形成・除去工程、または、前記所定領域の周辺において、前記半導体基板を厚さ方向に一部除去し、当該半導体基板を除去した半導体基板除去領域に第１の絶縁層を形成する第２絶縁層形成・除去工程と、
少なくとも前記所定の領域を覆うように、前記半導体基板上にドナー不純物又はアクセプタ不純物を含む第１の半導体層を形成する第１半導体層形成工程と、
前記第１の半導体層上に導体層を形成する導体層形成工程と、
前記導体層及び前記第１の半導体層を所定の形状に成形する成形工程と、
前記所定の形状に成形した導体層及び第１の半導体層を覆うように、第２の絶縁層を形成する第１絶縁層形成工程と、
前記第２の絶縁層の表面を平坦化する平坦化工程と、
前記平坦化された前記第２の絶縁層の表面に、基板を接着する接着工程と、
前記半導体基板を所定の厚さまで薄くする薄膜化工程と、
前記第１の半導体層上に、前記半導体基板から柱状構造を有する柱状半導体を形成する柱状半導体形成工程と、
前記柱状半導体に回路素子を形成する回路素子形成工程と、を備え、
少なくとも前記第１半導体層形成工程以後に、前記ドナー不純物又はアクセプタ不純物を含む前記第１の半導体層から当該不純物を拡散させることで前記柱状半導体に第１の半導体領域を形成する第１半導体領域形成工程をさらに備える、
ことを特徴とする。
半導体基板上の所定領域に第１の絶縁層を形成し、前記所定領域上の第１の絶縁層を除去することで、絶縁層除去領域を形成する第１絶縁層形成・除去工程、または、前記所定領域の周辺において、前記半導体基板を厚さ方向に一部除去し、当該半導体基板を除去した半導体基板除去領域に第１の絶縁層を形成する第２絶縁層形成・除去工程と、
少なくとも前記所定の領域を覆うように、前記半導体基板上にドナー不純物又はアクセプタ不純物を含む第１の半導体層を形成する第１半導体層形成工程と、
前記第１の半導体層上に導体層を形成する導体層形成工程と、
前記導体層及び前記第１の半導体層を所定の形状に成形する成形工程と、
前記所定の形状に成形した導体層及び第１の半導体層を覆うように、第２の絶縁層を形成する第１絶縁層形成工程と、
前記第２の絶縁層の表面を平坦化する平坦化工程と、
前記平坦化された前記第２の絶縁層の表面に、基板を接着する接着工程と、
前記半導体基板を所定の厚さまで薄くする薄膜化工程と、
前記第１の半導体層上に、前記半導体基板から柱状構造を有する柱状半導体を形成する柱状半導体形成工程と、
前記柱状半導体に回路素子を形成する回路素子形成工程と、を備え、
少なくとも前記第１半導体層形成工程以後に、前記ドナー不純物又はアクセプタ不純物を含む前記第１の半導体層から当該不純物を拡散させることで前記柱状半導体に第１の半導体領域を形成する第１半導体領域形成工程をさらに備える、
ことを特徴とする。
前記回路素子形成工程は、
前記柱状半導体の外周部に第３の絶縁層を形成するとともに、前記第３の絶縁層の外周部にゲート導体層を形成する工程と、
前記ゲート導体層の上方部位かつ前記柱状半導体の表層部に、前記第１の半導体領域と同一導電型である第４の半導体領域を形成する工程と、
前記柱状半導体において、前記第３の絶縁層の上方部位に、前記第１の半導体領域と反対導電型の第３の半導体領域を形成する工程と、を含む、ことが好ましい。
前記柱状半導体の外周部に第３の絶縁層を形成するとともに、前記第３の絶縁層の外周部にゲート導体層を形成する工程と、
前記ゲート導体層の上方部位かつ前記柱状半導体の表層部に、前記第１の半導体領域と同一導電型である第４の半導体領域を形成する工程と、
前記柱状半導体において、前記第３の絶縁層の上方部位に、前記第１の半導体領域と反対導電型の第３の半導体領域を形成する工程と、を含む、ことが好ましい。
前記回路素子形成工程は、
前記柱状半導体の外周部に第３の絶縁層を形成するとともに、前記第３の絶縁層の外周部にゲート導体層を形成する工程と、
前記柱状半導体における前記第３の絶縁層の上方部位に、前記第１の半導体領域と同一導電型の第５の半導体領域を形成する工程と、を含む、ことが好ましい。
前記柱状半導体の外周部に第３の絶縁層を形成するとともに、前記第３の絶縁層の外周部にゲート導体層を形成する工程と、
前記柱状半導体における前記第３の絶縁層の上方部位に、前記第１の半導体領域と同一導電型の第５の半導体領域を形成する工程と、を含む、ことが好ましい。
前記回路素子形成工程は、
前記柱状半導体の上方部位に、前記第１の半導体領域と反対導電型の第６の半導体領域を形成する工程を含む、ことが好ましい。
前記柱状半導体の上方部位に、前記第１の半導体領域と反対導電型の第６の半導体領域を形成する工程を含む、ことが好ましい。
前記第１半導体層形成工程は、前記第１の半導体層と同層に、電気抵抗として機能する第２の半導体層を形成する工程を含む、ことが好ましい。
前記第１半導体層形成工程は、容量電極として機能する前記第１の半導体層上の所定の領域に容量絶縁膜として機能する絶縁膜を形成する工程を含み、
前記導体層形成工程は、前記絶縁膜上に、前記第１の半導体層と共に容量電極として機能する導体層を形成する工程を含む、ことが好ましい。
前記導体層形成工程は、前記絶縁膜上に、前記第１の半導体層と共に容量電極として機能する導体層を形成する工程を含む、ことが好ましい。
前記第１絶縁層形成・除去工程は、前記半導体基板上に、第１の絶縁層と共に第４の絶縁層を形成するとともに、予め設定した容量形成領域に、前記第４の絶縁層よりも厚さが薄く、容量絶縁膜として機能する第５の絶縁層を形成する工程を含み、
前記導体層形成工程は、前記第５の絶縁層上に、容量電極として機能する導体層を形成する工程を含み、
前記第１及び第２絶縁層形成・除去工程は、前記容量形成領域に、ドナー不純物又はアクセプタ不純物を有し、容量電極として機能する不純物層を形成する容量形成工程を含む、ことが好ましい。
前記導体層形成工程は、前記第５の絶縁層上に、容量電極として機能する導体層を形成する工程を含み、
前記第１及び第２絶縁層形成・除去工程は、前記容量形成領域に、ドナー不純物又はアクセプタ不純物を有し、容量電極として機能する不純物層を形成する容量形成工程を含む、ことが好ましい。
前記半導体基板上にマスク合わせマーク形成領域を設定するマスク合わせマーク形成領域設定工程と、
前記マスク合わせマーク形成領域に、マスク合わせ孔を形成し、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の少なくとも一つを露出させる工程と、
前記マスク合わせ孔を通して、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の内の少なくとも一つからなるマスク合わせマークを形成するマスク合わせマーク形成工程と、
前記マスク合わせマークを基準として、フォトマスクのマスク合わせを行うマスク合わせ工程と、をさらに備える、ことが好ましい。
前記マスク合わせマーク形成領域に、マスク合わせ孔を形成し、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の少なくとも一つを露出させる工程と、
前記マスク合わせ孔を通して、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の内の少なくとも一つからなるマスク合わせマークを形成するマスク合わせマーク形成工程と、
前記マスク合わせマークを基準として、フォトマスクのマスク合わせを行うマスク合わせ工程と、をさらに備える、ことが好ましい。
前記マスク合わせ孔に透明絶縁体を埋め込む工程をさらに備え、
前記マスク合わせマーク形成工程では、前記透明絶縁体を通して、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の内の少なくとも一つからなるマスク合わせマークを形成し、
前記マスク合わせ工程では、前記マスク合わせマークを基準として、フォトマスクのマスク合わせを行う、ことが好ましい。
前記マスク合わせマーク形成工程では、前記透明絶縁体を通して、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の内の少なくとも一つからなるマスク合わせマークを形成し、
前記マスク合わせ工程では、前記マスク合わせマークを基準として、フォトマスクのマスク合わせを行う、ことが好ましい。
前記第１または第２絶縁層形成・除去工程と、前記第１半導体層形成工程との間に、前記絶縁層除去領域を覆うように、ドナー不純物及びアクセプタ不純物がドープされていない第２の半導体層を形成する工程をさらに備える、ことが好ましい。
前記第２絶縁層形成・除去工程は、前記柱状半導体を形成する領域の周辺の前記半導体基板をエッチングする半導体基板エッチング工程と、
前記エッチングされた領域の前記半導体基板上に、前記第１の絶縁層を形成する工程と、
前記エッチングにより露出した前記半導体基板と、当該露出した半導体基板の周辺に位置する前記第１の絶縁層上に、前記第１の半導体層を形成する工程と、を含む、
ことが好ましい。
前記エッチングされた領域の前記半導体基板上に、前記第１の絶縁層を形成する工程と、
前記エッチングにより露出した前記半導体基板と、当該露出した半導体基板の周辺に位置する前記第１の絶縁層上に、前記第１の半導体層を形成する工程と、を含む、
ことが好ましい。
前記第２絶縁層形成・除去工程は、前記柱状半導体を形成する領域の前記半導体基板の周辺の領域を選択的に酸化して前記第１の絶縁層としての選択酸化層を形成する工程を含む、
ことが好ましい。
ことが好ましい。
前記柱状半導体を形成する領域における前記半導体基板上に、少なくとも２つ以上の、互いに分離された前記第１の絶縁層を形成する領域を形成する工程と、
前記互いに分離された領域における前記第１の絶縁層で囲まれ、かつ、露出した前記半導体基板の表面上に、互いに分離され、ドナーまたはアクセプタがドープされた複数の前記第１の半導体層と、前記第１の半導体層に接続された前記導体層と、を形成する工程を含む、
ことが好ましい。
前記互いに分離された領域における前記第１の絶縁層で囲まれ、かつ、露出した前記半導体基板の表面上に、互いに分離され、ドナーまたはアクセプタがドープされた複数の前記第１の半導体層と、前記第１の半導体層に接続された前記導体層と、を形成する工程を含む、
ことが好ましい。
本発明の第２の観点に係る半導体装置は、本発明の第１の観点に係る半導体装置の製造方法によって製造される半導体装置であって、
前記柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型の半導体又は真性半導体からなる第２の半導体領域を備え、
前記第２の半導体領域と前記第４の半導体領域とから電磁エネルギー波の照射により発生する信号電荷を蓄積するダイオードが形成され、
前記ダイオードがゲートとして機能し、前記第１の半導体領域と前記第３の半導体領域のいずれか一方がソース、他方がドレインとしてそれぞれ機能し、かつ、前記第２の半導体領域に形成されたチャネルを流れるとともに前記ダイオードに蓄積された信号電荷量に応じて変化する電流を信号取り出し手段によって取り出し可能とされた接合電界効果トランジスタが形成され、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第４の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタによって、前記ゲート導体層に電圧が印加されることで、前記ダイオードに蓄積された信号電荷を前記第１の半導体領域に除去する信号電荷除去手段が形成されている、ことを特徴とする。
前記柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型の半導体又は真性半導体からなる第２の半導体領域を備え、
前記第２の半導体領域と前記第４の半導体領域とから電磁エネルギー波の照射により発生する信号電荷を蓄積するダイオードが形成され、
前記ダイオードがゲートとして機能し、前記第１の半導体領域と前記第３の半導体領域のいずれか一方がソース、他方がドレインとしてそれぞれ機能し、かつ、前記第２の半導体領域に形成されたチャネルを流れるとともに前記ダイオードに蓄積された信号電荷量に応じて変化する電流を信号取り出し手段によって取り出し可能とされた接合電界効果トランジスタが形成され、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第４の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタによって、前記ゲート導体層に電圧が印加されることで、前記ダイオードに蓄積された信号電荷を前記第１の半導体領域に除去する信号電荷除去手段が形成されている、ことを特徴とする。
本発明の第３の観点に係る半導体装置は、本発明の第１の観点に係る半導体装置の製造方法によって製造される半導体装置であって、
前記柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型又は真性半導体からなる第２の半導体領域を備え、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタが形成されている、ことを特徴とする。
前記柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型又は真性半導体からなる第２の半導体領域を備え、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタが形成されている、ことを特徴とする。
本発明の第４の観点に係る半導体装置は、本発明の第１の観点に係る半導体装置の製造方法によって製造される半導体装置であって、
前記柱状半導体は、
前記第１の半導体領域と第６の半導体領域との間に、前記第１の半導体領域と反対導電型又は真性半導体からなる第２の半導体領域を備え、
前記第２の半導体領域と、前記第６の半導体領域と、からダイオードが形成されている、ことを特徴とする。
前記柱状半導体は、
前記第１の半導体領域と第６の半導体領域との間に、前記第１の半導体領域と反対導電型又は真性半導体からなる第２の半導体領域を備え、
前記第２の半導体領域と、前記第６の半導体領域と、からダイオードが形成されている、ことを特徴とする。
本発明の第５の観点に係る半導体装置は、本発明の第１の観点に係る半導体装置の製造方法によって製造される半導体装置であって、
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記複数の柱状半導体は、前記第１の半導体領域にアクセプタ不純物がドープされている複数の第１の柱状半導体と、前記第１の半導体領域にドナー不純物がドープされている複数の第２の柱状半導体とからなる、ことを特徴とする。
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記複数の柱状半導体は、前記第１の半導体領域にアクセプタ不純物がドープされている複数の第１の柱状半導体と、前記第１の半導体領域にドナー不純物がドープされている複数の第２の柱状半導体とからなる、ことを特徴とする。
本発明の第６の観点に係る半導体装置は、本発明の第１の観点に係る半導体装置の製造方法によって製造される半導体装置であって、
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記複数の柱状半導体における、複数の前記第１の半導体領域、及び、複数の前記導体層の内の両方、又は、一方が互いに接続されている、ことを特徴とする。
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記複数の柱状半導体における、複数の前記第１の半導体領域、及び、複数の前記導体層の内の両方、又は、一方が互いに接続されている、ことを特徴とする。
本発明の第７の観点に係る半導体装置は、本発明の第１の観点に係る半導体装置の製造方法によって製造される半導体装置であって、
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記各柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型の半導体又は真性半導体からなる第２の半導体領域と、
前記第２の半導体領域上に形成された第５の半導体領域と、
前記第２の半導体領域の外周部に形成された第３の絶縁層と、
前記第３の絶縁層の外周部に形成されたゲート導体層と、を備え、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタが形成され、
前記第１の半導体層は、前記複数の柱状半導体に亘って連続して繋がるように形成されているとともに、前記繋がるように形成された前記第１の半導体層は、絶縁層に形成されたコンタクトホールを介して、外部回路に接続するための配線層に接続されている、ことを特徴とする。
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記各柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型の半導体又は真性半導体からなる第２の半導体領域と、
前記第２の半導体領域上に形成された第５の半導体領域と、
前記第２の半導体領域の外周部に形成された第３の絶縁層と、
前記第３の絶縁層の外周部に形成されたゲート導体層と、を備え、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタが形成され、
前記第１の半導体層は、前記複数の柱状半導体に亘って連続して繋がるように形成されているとともに、前記繋がるように形成された前記第１の半導体層は、絶縁層に形成されたコンタクトホールを介して、外部回路に接続するための配線層に接続されている、ことを特徴とする。
本発明の第８の観点に係る半導体装置は、本発明の第１の観点に係る半導体装置の製造方法によって製造される半導体装置であって、
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記各柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型の半導体又は真性半導体からなる第２の半導体領域と、
前記第２の半導体領域上に形成された第５の半導体領域と、
前記第２の半導体領域の外周部に形成された第３の絶縁層と、
前記第３の絶縁層の外周部に形成されたゲート導体層と、を備え、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタが形成され、
前記第１の半導体層は、前記複数の柱状半導体に亘って連続して繋がるように形成されているとともに、前記第１の半導体層は、絶縁層に形成されたコンタクトホールを介して、所定のトランジスタのゲートに接続するための配線層に接続されていることを特徴とする。
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記各柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型の半導体又は真性半導体からなる第２の半導体領域と、
前記第２の半導体領域上に形成された第５の半導体領域と、
前記第２の半導体領域の外周部に形成された第３の絶縁層と、
前記第３の絶縁層の外周部に形成されたゲート導体層と、を備え、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタが形成され、
前記第１の半導体層は、前記複数の柱状半導体に亘って連続して繋がるように形成されているとともに、前記第１の半導体層は、絶縁層に形成されたコンタクトホールを介して、所定のトランジスタのゲートに接続するための配線層に接続されていることを特徴とする。
本発明によれば、高集積化、高速動作化が実現される半導体装置を提供することができる。
以下、本発明の実施形態に係る半導体装置の製造方法について、図１Ａ〜図１６Ｃを参照しながら説明する。
（第１実施形態）
図１Ａ〜図１Ｌに、本発明の第１実施形態に係る、固体撮像装置の製造方法を示す。
本実施形態に係る固体撮像装置の製造方法においては、図１Ａに示されるように、Ｐ型シリコンからなる第１の半導体基板１の所定の深さに、高濃度水素イオン（Ｈ＋）をイオンドープすることによって、第１の半導体基板１を上下の２つの部分に分離するための分離層２を形成する（非特許文献２参照）。また、第１の半導体基板１上に、熱酸化又はＣＶＤ（Chemical Vapor Deposition)法によって、絶縁膜である第１酸化シリコン層３を形成する。なお、第１の半導体基板１は、Ｐ型シリコンの代わりに、実質的に不純物を含まない真性半導体（ｉ型シリコン）であってもよい。
図１Ａ〜図１Ｌに、本発明の第１実施形態に係る、固体撮像装置の製造方法を示す。
本実施形態に係る固体撮像装置の製造方法においては、図１Ａに示されるように、Ｐ型シリコンからなる第１の半導体基板１の所定の深さに、高濃度水素イオン（Ｈ＋）をイオンドープすることによって、第１の半導体基板１を上下の２つの部分に分離するための分離層２を形成する（非特許文献２参照）。また、第１の半導体基板１上に、熱酸化又はＣＶＤ（Chemical Vapor Deposition)法によって、絶縁膜である第１酸化シリコン層３を形成する。なお、第１の半導体基板１は、Ｐ型シリコンの代わりに、実質的に不純物を含まない真性半導体（ｉ型シリコン）であってもよい。
続いて、図１Ｂに示されるように、第１酸化シリコン層３において、固体撮像装置の信号線用ドレインが形成される部分に相当する酸化シリコン（ＳｉＯ２）を除去することで酸化シリコン除去領域４８（図１１Ａ、図１３Ａ参照）である孔４を形成する。
続いて、図１Ｂに示されるように、この孔４を覆うように、第１酸化シリコン層３及び第１の半導体基板１の上に、ＣＶＤ法によって多結晶シリコン層５を形成する。
続いて、図１Ｃに示されるように、この多結晶シリコン層５に、リン（Ｐ）又はヒ素（Ａｓ）などのドナー不純物をイオンドープすることで、第１の半導体基板１及び第１酸化シリコン層３上に、固体撮像装置の信号線となるＮ＋多結晶シリコン層５ａを形成する。
続いて、図１Ｄに示されるように、Ｎ＋多結晶シリコン層５ａ上に、蒸着法又はＣＶＤ法によって、タングステン（Ｗ）、タングステン・シリサイド（ＷＳｉ）、ニッケル（Ｎｉ）、ニッケルシリサイド（ＮｉＳｉ）などからなる単層、又は、これらの層が複数積層されてなる金属層７を形成する。
続いて、図１Ｅに示されるように、マスクを用いたエッチング処理によって、Ｎ＋多結晶シリコン層５ａ及び金属層７において孔４を埋め込んでいる部分が残存するように、Ｎ＋多結晶シリコン層５ａ及び金属層７を所定の形状に成形する。このＮ＋多結晶シリコン層５ａ上には、固体撮像装置の画素における接合電界効果トランジスタのソース又はドレインが形成される。
続いて、図１Ｆに示されるように、Ｎ＋多結晶シリコン層５ａ、金属層７及び第１酸化シリコン層３を覆うように、ＣＶＤ法によって絶縁膜である第２酸化シリコン層８を形成する。そして、その第２酸化シリコン層８の表面をＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨）によって平坦化する。
続いて、図１Ｇに示されるように、シリコン（Ｓｉ）からなり、表面が平坦化された第２半導体基板９を用意し、その第２半導体基板９の平坦化された表面と第２酸化シリコン層８の平坦化された表面同士を圧着によって接着する。この接着処理では、互いの熱膨張率の差異が小さい、第２半導体基板９におけるシリコン層と、第２酸化シリコン層８におけるシリコン層とが互いに接着されるので、両接着部材の熱膨張係数の異なりによる、ソリ、クラック、ハガレが発生しにくい積層構造が得られる。
続いて、図１Ｈに示されるように、４００〜６００℃の熱処理によって、第１の半導体基板１において、分離層２を境界として下方の部分を除去して第１の半導体基板１を所定の厚さまで薄くする（図１Ｈでは、図１Ａ〜図１Ｇと図面の上下関係を反転表示している。）。ここで、Ｎ＋多結晶シリコン層５ａは、図１４に示されるＮ＋型シリコン層５１に対応するものであり、本実施形態では、Ｎ＋多結晶シリコン層５ａには、その全ての形成領域に亘って金属層７が接合されている。
続いて、図１Ｉに示されるように、第１の半導体基板１において、Ｎ＋多結晶シリコン層５ａの直上領域のシリコン層が残存するように、当該直上領域におけるシリコン層以外の領域のシリコン層をエッチングによって除去する。これにより、柱状構造を有するシリコン（Ｓｉ）柱１ａを形成する。このシリコン柱１ａは、図１Ｋ、図１Ｌなどに示されるＰ型シリコン層３０となる。
続いて、図１Ｊに示されるように、熱処理を行い、Ｎ＋多結晶シリコン層５ａからシリコン柱１ａにドナー不純物を熱拡散させ、シリコン柱１ａの下方部分にＮ＋拡散層６ａを形成する。
続いて、図１Ｋに示されるように、熱酸化を行い、シリコン柱１ａの外周部に、絶縁体である第３酸化シリコン層１０ａ、１０ｂを形成する。さらに、蒸着法又はＣＶＤ法によって、第３酸化シリコン層１０ａ、１０ｂの外周部にゲート導体層１１ａ、１１ｂを形成する。
続いて、図１Ｋに示されるように、ゲート導体層１１ａ、１１ｂの上方部位かつシリコン柱１ａの表層部に、リン（Ｐ）やヒ素（Ａｓ）などのドナー不純物をイオンドーピングすることでＮ型シリコン層１２ａ、１２ｂを形成する。このＮ型シリコン層１２ａ、１２ｂと、シリコン柱１ａのＰ型シリコン層３０とから、入射した光に応じた信号電荷（この場合は電子）を蓄積する信号電荷蓄積手段としてのフォトダイオードが形成される。信号電荷は、Ｎ＋拡散層６ａとＰ＋型シリコン層１３ａとの間におけるシリコン柱１ａ（Ｐ型シリコン層３０）に蓄積される。
続いて、図１Ｋに示されるように、シリコン柱１ａにおいて、第３酸化シリコン層１０ａ、１０ｂの上方部位に、ボロン（Ｂ）などのアクセプタ不純物をイオンドーピングすることによって、Ｐ＋型シリコン層１３ａを形成する。そして、このＰ＋型シリコン層１３ａを画素選択金属配線１４ａ、１４ｂに電気的に接続する。
また、図１Ｌに示されるように、固体撮像装置の画素を構成するシリコン柱１ａに隣接し、別の画素を構成するシリコン柱１ｂの外周部に、熱酸化によって、絶縁体である第３酸化シリコン層１０ｃ、１０ｄを形成する。このシリコン柱１ｂは、シリコン柱１ａと同様に、図１Ａ〜図１Ｋに示される工程で形成されたものである。
続いて、図１Ｌに示されるように、第３酸化シリコン層１０ｃ、１０ｄの外周部に、蒸着法又はＣＶＤ法によって、ゲート導体層１１ｃ、１１ｄを形成する。
続いて、図１Ｌに示されるように、ゲート導体層１１ｃ、１１ｄの上方部位かつシリコン柱１ａの表層部に、リン（Ｐ）やヒ素（Ａｓ）などのドナー不純物をイオンドーピングすることでＮ型シリコン層１２ｃ、１２ｄを形成する。このＮ型シリコン層１２ｃ、１２ｄと、シリコン柱１ｂと、によって、入射した光に応じた信号電荷（この場合は電子）を蓄積する信号電荷蓄積手段としてのフォトダイオードが形成される。信号電荷は、Ｎ＋拡散層６ａｂとＰ＋型シリコン層１３ｂとの間におけるシリコン柱１ｂ（Ｐ型シリコン層３０）に蓄積される。
続いて、図１Ｌに示されるように、シリコン柱１ａにおいて、第３酸化シリコン層１０ｃ、１０ｄの上方部位に、ボロン（Ｂ）などのアクセプタ不純物をシリコン柱１ｂにイオンドーピングすることによって、Ｐ＋型シリコン層１３ｂを形成する。
そして、このＰ＋型シリコン層１３ａ、１３ｂを画素選択金属配線１４ｃ、１４ｄに電気的に接続する。以上の工程により、固体撮像装置における複数の画素が形成される。
そして、このＰ＋型シリコン層１３ａ、１３ｂを画素選択金属配線１４ｃ、１４ｄに電気的に接続する。以上の工程により、固体撮像装置における複数の画素が形成される。
なお、本実施形態では、図１Ｊに示される工程において、熱処理によって、シリコン柱１ａ内のＮ＋拡散層６ａは、Ｎ＋多結晶シリコン層５ａからシリコン柱１ａにドナー不純物を熱拡散させることで形成した。これに限られず、Ｎ＋拡散層６ａは、図１Ｃに示されるＮ＋多結晶シリコン層５ａが形成された後の任意の段階における熱処理によって、Ｎ＋多結晶シリコン層５ａから第１の半導体基板１内にドナー不純物を拡散させることで形成することもできる。即ち、図１Ｃに示される、Ｎ＋多結晶シリコン層５ａを形成した工程以後に、ドナー不純物を含むＮ＋多結晶シリコン層５ａから当該不純物を拡散させることでシリコン柱１ａにＮ＋拡散層６ａを形成することもできる。例えば、Ｎ＋拡散層６ａは、図１Ｋで示す段階において、シリコン柱１ａ（Ｐ型シリコン層３０）を形成した後に形成してもよい。さらに、このようなＮ＋拡散層６ａを形成するための熱処理は、１回のみでもよいし、複数回に分けて行うこともできる。
以上の図１Ａ〜図１Ｌに示される工程によって、本実施形態に係る固体撮像装置が形成される。また、各シリコン柱１ａ、１ｂには、固体撮像装置の画素が形成される。
本実施形態では、図１Ｌを参照して、シリコン柱１ａ、１ｂの下方に形成され、互いに接合されているＮ＋多結晶シリコン層５ａ及び金属層７は、固体撮像装置の信号線を構成するとともに、２つのシリコン柱１ａ、１ｂにおけるＮ＋拡散層６ａ、６ａｂを互いに電気的に接続している。これにより、Ｎ＋多結晶シリコン層５ａ及び金属層７から構成される信号線が低電気抵抗化され、固体撮像装置の高速駆動化が実現される。
本実施形態では、シリコン柱１ａ、１ｂ内において、接合電界効果トランジスタが形成されている。この接合電界効果トランジスタでは、Ｎ型シリコン層１２ａ、１２ｂ（１２ｃ、１２ｄ）及びＰ型シリコン層３０によって構成されるフォトダイオードがゲート、Ｐ＋型シリコン層１３ａ、１３ｂがドレイン、Ｎ＋拡散層６ａ、６ａｂがソースとしてそれぞれ機能する。そして、シリコン柱１ａ、１ｂ内には、この接合電界効果トランジスタのチャネルが形成されている。
また、本実施形態では、接合電界効果トランジスタによってシリコン柱１ａ、１ｂ内のチャネルを流れるとともに、上記フォトダイオードに蓄積された信号電荷量に応じて変化する電流を電気信号として取り出す信号取り出し手段としての外部回路（図示せず）が設けられている。
さらに、図１Ｌに示すシリコン柱１ａ、１ｂには、上記フォトダイオードに蓄積された信号電荷を、Ｎ＋拡散層６ａ、６ａｂに除去する信号電荷除去手段としてのＭＯＳトランジスタが形成されている。
このＭＯＳトランジスタでは、シリコン柱１ａ、１ｂを囲むように、第３酸化シリコン層１０ａ、１０ｂ、１０ｃ、１０ｄの外周面に形成されたゲート導体層１１ａ、１１ｂ、１１ｃ、１１ｄがゲート、Ｎ＋拡散層６ａ、６ａｂがドレイン、Ｎ型シリコン層１２ａ、１２ｂ、１２ｃ、１２ｄがソースとしてそれぞれ機能する。そして、Ｐ型シリコン層３０内には、このＭＯＳトランジスタのチャネルが形成される。
本実施形態では、図１Ｇに示されるように、第２半導体基板９のシリコン層と、第１の半導体基板１上の第２酸化シリコン層８とが、平坦化された互いの表面同士で接着される。このように本実施形態では、第１の半導体基板１（第２酸化シリコン層８）と第２半導体基板９との接着が、第１の半導体基板１と第２半導体基板９の全面において、接着の親和性が高いＳｉ（シリコン）面とＳｉＯ２（酸化シリコン）面との間で行われるので、ソリ、クラック、ハガレが発生しにくい積層構造が得られる。
また、本実施形態では、固体撮像装置の画素において信号線を構成するＮ＋多結晶シリコン層５ａには金属層７が接合されている。このＮ＋多結晶シリコン層５ａと金属層７は、図１Ｋに至る工程での熱処理または追加の熱処理により、Ｎ＋多結晶シリコン層５ａと金属層７との反応によりシリサイド層となっていてもよい。これらいずれの場合でも、Ｎ＋多結晶シリコン層５ａと金属層７、またはこれらのシリサイド層は低抵抗化されているので、画素と当該画素の周辺回路との間の電気抵抗を下げることができる。これにより、従来例の固体撮像装置と比較して、画素数の増加、又は単位時間あたりの読出し画面数の増加に際しても、固体撮像装置の高速動作化が実現できる。
また、本実施形態では、図１Ｋを参照して、Ｐ型シリコン層３０とＮ型シリコン層１２ａ、１２ｂとから構成されるＰＮ接合部（フォトダイオード）と、Ｐ型シリコン層３０とＮ＋拡散層６ａとから構成されるＰＮ接合部は、いずれも単結晶シリコンからなるシリコン柱１ａ内に形成される。このようにＰＮ接合部が単結晶シリコン内で形成されるため、リーク電流が低い固体撮像装置の画素が構成される。
さらに、本実施形態では、画素を構成するシリコン柱１ａ、１ｂ（図１Ｌ参照）の上方部から入射した光は、光電変換領域であるシリコン柱１ａに到達し、金属層７で反射されるので、シリコン柱１ａ内での光路長が増加し、固体撮像装置の感度向上が実現される。また、本実施形態では、シリコン柱１ａ、１ｂの高さを低くしても、従来例と同じ感度を得ることができるので、従来例と同じ感度を得ながら固体撮像装置の製造が容易になる効果も得られる。
なお、本実施形態においては、図１Ｂに示されるように、第１酸化シリコン層３及び第１の半導体基板１上に、孔４を埋め込む（覆う）ように、ＣＶＤ法によって、Ｎ＋多結晶シリコン層５ａとなる多結晶シリコン層５を形成した。このようにＣＶＤ法によって多結晶シリコン層５を形成する代わりに、エピタキシャル成長により単結晶シリコン層を形成してもよい。エピタキシャル成長を用いる場合には、第１酸化シリコン層３上にも単結晶シリコン層を形成することができるので、その後、図１Ｃ〜図１Ｋに示される工程と同様にして固体撮像装置を形成することができる。
また、図１Ｈにおいては、第１の半導体基板１において、分離層２を境界とし、４００〜６００℃の熱処理によって下方の部分を除去することで、第１の半導体基板１を所定の厚さまで薄くした。これに限られず、第１の半導体基板１の薄膜化は、第１の半導体基板１として、Ｐ＋型基板と、このＰ＋型基板にエピタキシャル成長で形成したＰ型シリコン層とから構成される基板を用いて、エッチングとＣＭＰによって行うこともできる。
（第２実施形態）
以下、図２を参照して、本発明の第２実施形態に係る、ＳＧＴ（Surrounding Gate Transistor）を有する半導体装置の製造方法を説明する。
本実施形態では、第１実施形態の図１Ａ〜図１Ｌで示される工程において、図１Ａ〜図１Ｊで示される工程までは、図１Ｊにおいて信号線を構成するＮ＋多結晶シリコン層５ａを、ＳＧＴにおいてドレインとして機能するＮ＋多結晶シリコン層５５ａに置き換えるものとする。第１実施形態（図１Ｊ参照）と同様に、Ｎ＋多結晶シリコン層５５ａには金属層７が接合されており、Ｎ＋多結晶シリコン層５５ａからのドナー不純物の熱拡散によってシリコン柱１ａ内にＮ＋拡散層６ａが形成されている。
以下、図２を参照して、本発明の第２実施形態に係る、ＳＧＴ（Surrounding Gate Transistor）を有する半導体装置の製造方法を説明する。
本実施形態では、第１実施形態の図１Ａ〜図１Ｌで示される工程において、図１Ａ〜図１Ｊで示される工程までは、図１Ｊにおいて信号線を構成するＮ＋多結晶シリコン層５ａを、ＳＧＴにおいてドレインとして機能するＮ＋多結晶シリコン層５５ａに置き換えるものとする。第１実施形態（図１Ｊ参照）と同様に、Ｎ＋多結晶シリコン層５５ａには金属層７が接合されており、Ｎ＋多結晶シリコン層５５ａからのドナー不純物の熱拡散によってシリコン柱１ａ内にＮ＋拡散層６ａが形成されている。
本実施形態では、図１Ｊに続いて、図２に示される工程において、酸化法又はＣＶＤ法によって、シリコン柱１ａの外周部にゲート絶縁層１５ａ、１５ｂを形成するとともに、ゲート絶縁層１５ａ、１５ｂの外周部に、ＳＧＴのゲートとして機能するゲート導体層１６ａ、１６ｂを形成する。
続いて、シリコン柱１ａにおいて、ゲート導体層１６ａ、１６ｂの上方部位に、リン（Ｐ）やヒ素（Ａｓ)などのドナー不純物をイオンドーピングすることによって、ＳＧＴのソースとして機能するＮ＋型シリコン層１７ａを形成する。
続いて、そのＮ＋型シリコン層１７ａ上に、蒸着法とパターンエッチングによって金属配線層１８ａを形成する。
以上により、第２半導体基板９上にＮチャネル型ＳＧＴが形成される。ここで、Ｎ＋拡散層６ａ、Ｎ＋多結晶シリコン層５５ａは、Ｎチャネル型ＳＧＴにおいてソースまたはドレインとして機能する。
以上により、第２半導体基板９上にＮチャネル型ＳＧＴが形成される。ここで、Ｎ＋拡散層６ａ、Ｎ＋多結晶シリコン層５５ａは、Ｎチャネル型ＳＧＴにおいてソースまたはドレインとして機能する。
本実施形態によれば、ＳＧＴ（Ｎチャネル型ＳＧＴ）において、ドレインとして機能するＮ＋多結晶シリコン層５５ａの裏面全体に金属層７が接合されている。この構成により、金属層７からＮ＋拡散層６ａまでの電気抵抗が低減するので、高速動作化が実現されたＳＧＴが得られる。
（第３実施形態）
以下、図３Ａ、図３Ｂを参照して、本発明の第３実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明する。本実施形態では、Ｎチャネル型ＳＧＴとＰチャネル型ＳＧＴとを同一の半導体基板上に形成する。本実施形態及びその変形例における半導体装置の製造工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
以下、図３Ａ、図３Ｂを参照して、本発明の第３実施形態に係る、ＳＧＴを有する半導体装置の製造方法を説明する。本実施形態では、Ｎチャネル型ＳＧＴとＰチャネル型ＳＧＴとを同一の半導体基板上に形成する。本実施形態及びその変形例における半導体装置の製造工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図３Ａ、図３Ｂを参照して、第１の半導体基板１上において、Ｎチャネル型ＳＧＴ形成領域１ｎにはＮチャネル型ＳＧＴ、Ｐチャネル型ＳＧＴ形成領域１ｐにはＰチャネル型ＳＧＴをそれぞれ形成する。
Ｎチャネル型ＳＧＴ形成領域１ｎにおけるＮチャネル型ＳＧＴは、第１実施形態の図１Ａ〜図１Ｊ、第２実施形態の図２に示される工程と同様にして形成する。
Ｎチャネル型ＳＧＴ形成領域１ｎにおけるＮチャネル型ＳＧＴは、第１実施形態の図１Ａ〜図１Ｊ、第２実施形態の図２に示される工程と同様にして形成する。
一方、Ｐチャネル型ＳＧＴ形成領域１ｐにおけるＰチャネル型ＳＧＴは、第１実施形態の図１Ａ〜図１Ｊ、第２実施形態の図２に示される工程とほぼ同様にして形成する。但し、図１Ｃに対応する工程では、Ｎチャネル型ＳＧＴのドレインとして機能するＮ＋多結晶シリコン層５５ａを形成する代わりに、Ｐチャネル型ＳＧＴ形成領域１ｐにおける多結晶シリコン層５に、ボロン（Ｂ）などのアクセプタ不純物をイオンドーピングすることによって、Ｐチャネル型ＳＧＴのソースとして機能するＰ＋拡散層６ａ、Ｐ＋多結晶シリコン層５５ｂを形成する。
続いて、図１Ｄ〜図１Ｊに対応する工程、図２に対応する工程を経て、図３Ｂに示されるように、シリコン柱１ａによって構成されるＮチャネル型ＳＧＴと、シリコン柱１ｂによって構成されるＰチャネル型ＳＧＴとが形成される。なお、シリコン柱１ｂでは、Ｐチャネル型ＳＧＴのシリコン柱１ｂ（Ｐ型シリコン）に、リン（Ｐ）やヒ素（Ａｓ）などのドナー不純物をイオンドーピングすることでＮ型シリコン層３０ａを形成する。
ここで、図１Ｊに対応する工程では、熱処理によって、シリコン柱１ａ、１ｂ中にＮ＋多結晶シリコン層５５ａ、Ｐ＋多結晶シリコン層５５ｂからドナー不純物、アクセプタ不純物をそれぞれ熱拡散させ、Ｎ＋拡散層６ａ、Ｐ＋拡散層６ｂを形成する。
また、図２に対応する工程では、熱酸化又はＣＶＤ法によって、シリコン柱１ａ、１ｂの外周部に、ゲート絶縁層１５ａ、１５ｂ、１５ｃ、１５ｄを形成するとともに、ゲート絶縁層１５ａ、１５ｂ、１５ｃ、１５ｄの外周部に、ＣＶＤ法によってゲート導体層１６ａ、１６ｂ、１６ｃ、１６ｄを形成する（図３Ｂ参照）。
そして、図３Ｂに示される工程では、シリコン柱１ａ、１ｂにおいて、ゲート導体層１６ａ、１６ｂ、１６ｃ、１６ｄの上方部位に、ドナー不純物、アクセプタ不純物をそれぞれイオンドーピングすることによって、Ｎチャネル型ＳＧＴのソースまたはドレインとして機能するＮ＋型シリコン層１７ａ、Ｐチャネル型ＳＧＴのソースまたはドレインとして機能するＰ＋型シリコン層１７ｂをそれぞれ形成する。
続いて、図３Ｂに示される工程において、Ｎチャネル型ＳＧＴにおけるＮ+型シリコン層１７ａ、Ｐチャネル型ＳＧＴにおけるＰ＋型シリコン層１７ｂに電気的に接続されるように、例えば蒸着法及びエッチングによって金属配線層１８ａ、１８ｂを形成する。
以上により、第２半導体基板９上にＮチャネル型ＳＧＴ及びＰチャネル型ＳＧＴが形成される。
以上により、第２半導体基板９上にＮチャネル型ＳＧＴ及びＰチャネル型ＳＧＴが形成される。
本実施形態では、Ｎチャネル型ＳＧＴにおけるシリコン柱１ａ内のＮ＋多結晶シリコン層５５ａ及びＮ＋拡散層６ａと、Ｎ＋型シリコン層１７ａとは、いずれか一方がドレインであれば、他方はソースとして機能する。また、Ｐチャネル型ＳＧＴにおけるシリコン柱１ｂ内のＰ＋多結晶シリコン層５５ｂ及びＰ＋拡散層６ｂと、Ｐ＋型シリコン層１７ｂとは、いずれか一方がドレインであれば、他方はソースとして機能する。
本実施形態によれば、第２半導体基板９上に、Ｎチャネル型ＳＧＴとＰチャネル型ＳＧＴとを容易に形成することができる。
本実施形態によれば、第２半導体基板９上に、Ｎチャネル型ＳＧＴとＰチャネル型ＳＧＴとを容易に形成することができる。
本実施形態では、Ｎチャネル型ＳＧＴのシリコン柱１ａ（Ｐ型シリコン層３０）を形成した後、Ｐチャネル型ＳＧＴのシリコン柱１ｂ（Ｐ型シリコン）に、リン（Ｐ）やヒ素（Ａｓ）などのドナー不純物をイオンドーピングすることでＮ型シリコン層３０ａを形成した。これに限られず、本実施形態の変形例として、図１Ａにおける第１の半導体基板１を、Ｐ型シリコンに代えて、不純物がドープされていない真性半導体であるｉ型シリコンとし、図１Ｉに対応する工程においては、Ｎチャネル型ＳＧＴにおけるシリコン柱１ａにはボロン（Ｂ）などのアクセプタ不純物をイオンドーピングしてＰ型シリコン層３０を形成するとともに、Ｐチャネル型ＳＧＴにおけるシリコン柱１ａには、リン（Ｐ）やヒ素（Ａｓ）などのドナー不純物をイオンドーピングすることでＮ型シリコン層３０ａを形成することも可能である。
また、本実施形態では、シリコン柱１ａ、１ｂのいずれにも真性半導体を用い、シリコン柱１ａ、１ｂ内部の真性半導体をＮチャネル型、Ｐチャネル型ＳＧＴのチャネルとしても良い。
（第４実施形態）
以下、図４を参照して、本発明の第４実施形態に係る、複数のＳＧＴを有する半導体装置の製造方法を説明する。
本実施形態では、第３実施形態と同様にして、Ｎチャネル型ＳＧＴ形成領域１ｎにはＮチャネル型ＳＧＴ、Ｐチャネル型ＳＧＴ形成領域１ｐにはＰチャネル型ＳＧＴをそれぞれ形成する（図３Ａ、図３Ｂ参照）。
以下、図４を参照して、本発明の第４実施形態に係る、複数のＳＧＴを有する半導体装置の製造方法を説明する。
本実施形態では、第３実施形態と同様にして、Ｎチャネル型ＳＧＴ形成領域１ｎにはＮチャネル型ＳＧＴ、Ｐチャネル型ＳＧＴ形成領域１ｐにはＰチャネル型ＳＧＴをそれぞれ形成する（図３Ａ、図３Ｂ参照）。
本実施形態では、第１及び第３実施形態とほぼ同様にして、Ｎチャネル型ＳＧＴとＰチャネル型ＳＧＴとを、同一の半導体基板である第２半導体基板９上に形成する（図１Ａ〜図１Ｊ、図３Ａ、図３Ｂ参照）。但し、図１Ｅに対応する工程では、図４に示されるように、複数のＮチャネル型ＳＧＴ、Ｐチャネル型ＳＧＴにおいて、ソースとして機能するＮ＋多結晶シリコン層５５ａ、ドレインとして機能するＰ＋多結晶シリコン層５５ｂ同士を金属層７ａａ、７ｂｂを延長することで電気的に接続する。
即ち、本実施形態では、図１Ｄに対応する工程において、Ｎ＋多結晶シリコン層５５ａ、Ｐ＋多結晶シリコン層５５ｂとなるシリコン層を覆うように、蒸着法とエッチングによって金属層７を形成する。そして、エッチングによって、金属層７、Ｎ＋多結晶シリコン層５５ａ及びＰ＋多結晶シリコン層５５ｂを、所定の形状に成形する。これにより、図４に示されるように、Ｎ＋多結晶シリコン層５５ａ、Ｐ＋多結晶シリコン層５５ｂ、第１接続用金属層７ａ、７ｂをそれぞれ形成する。
本実施形態では、図３Ｂに対応する工程に続いて、図４を参照して、第１接続用金属層７ａ上に酸化シリコン層２０を形成し、当該酸化シリコン層２０にコンタクトホール２１ｃを形成する。次に、コンタクトホール２１ｃ及び第１接続用金属層７ａを介して、Ｎ＋多結晶シリコン層５５ａ及びＰ＋多結晶シリコン層５５ｂと、酸化シリコン層２０の上部に形成された外部金属配線層２２ｃとを接続する。
また、本実施形態の図４では、Ｎチャネル型ＳＧＴのＮ＋多結晶シリコン層５５ａ、、Ｐチャネル型ＳＧＴのＰ＋多結晶シリコン層５５ｂの裏面全体にそれぞれ金属層７ａａ、７ｂｂが接合されている。そして、複数のシリコン柱１ａ、１ｂにおいて、Ｎ＋拡散層６ａ、６ｂ、及び、複数の金属層７ａａ、７ｂｂが互いに接続されている。
なお、本実施形態において、図４では、Ｎ＋拡散層６ａ、Ｎ＋多結晶シリコン層５５ａがＮチャネル型ＳＧＴのソースまたはドレイン、Ｐ＋多結晶シリコン層５５ｂがＰチャネル型ＳＧＴのソースまたはドレインとしてそれぞれ機能する。
上述したように、本実施形態によれば、複数のＳＧＴにおいて、Ｎ＋多結晶シリコン層５５ａ、Ｐ＋多結晶シリコン層５５ｂによって構成されるソース、ドレイン同士が、酸化シリコン層２０の上表面において金属配線層２２ａ、２２ｂ、２２ｃが形成されている領域にコンタクトホールなどを介して引き出された上で互いに接続されることなく、第１接続用金属層７ａを延長することで互いに電気的に接続される。これによりＳＧＴを有する回路素子の集積度を高めることができる。
また、本実施形態に係る半導体装置の製造方法は、固体撮像装置の製造方法に適用することができる。この場合、例えば、非特許文献１に記載されている複数の画素信号を１個の増幅用のＭＯＳトランジスタで読み出す構成の固体撮像装置において、各画素におけるドレイン同士を互いに第１接続用金属層７ａで接続する。この場合も、各画素のドレイン、ソースは、コンタクトホールなどを介して上層部の別の金属配線に接続させた上で互いに接続する必要がない。このため、固体撮像装置の画素の更なる高集積化が実現される。
（第５実施形態）
以下、図５Ａ〜図５Ｃを参照して、本発明の第５実施形態に係る、半導体装置に電気抵抗を形成する方法を説明する。本実施形態及びその変形例における半導体装置の製造工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１Ｂに示される、第１の半導体基板１上に形成された多結晶シリコン層５を用いることで、半導体装置の回路素子である電気抵抗を形成する。
以下、図５Ａ〜図５Ｃを参照して、本発明の第５実施形態に係る、半導体装置に電気抵抗を形成する方法を説明する。本実施形態及びその変形例における半導体装置の製造工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１Ｂに示される、第１の半導体基板１上に形成された多結晶シリコン層５を用いることで、半導体装置の回路素子である電気抵抗を形成する。
本実施形態では、図１Ａに示される工程では、第１の半導体基板１の所定の深さに、この第１の半導体基板１を上下の２つの部分に分離するための分離層２を形成するとともに、第１の半導体基板１上に、絶縁体である第１酸化シリコン層３を形成する。
続いて、図１Ｂに示される工程では、その第１酸化シリコン層３上に多結晶シリコン層５を形成し、図１Ｃに示される工程では、この多結晶シリコン層５に、リン（Ｐ）又はヒ素（Ａｓ）などのドナー不純物をイオンドープすることで、Ｎ＋多結晶シリコン層５ａを形成する。
本実施形態では、図１Ｂ、図１Ｃに示される工程において、図５Ａに示されるように、第１酸化シリコン層３上の多結晶シリコン層５の所定領域に、リン（Ｐ）又はヒ素（Ａｓ）などのドナー不純物を所定の濃度でイオンドープすることでＮ＋多結晶シリコン層２３ａ、２３ｂを形成する。このＮ＋多結晶シリコン層２３ａ、２３ｂ、ドナー不純物がイオンドープされていない多結晶シリコン層２３か、あるいは所定の不純物がドープされた多結晶シリコン層２３によって、多結晶シリコン層５の所定領域（多結晶シリコン層２３）における電気抵抗値が低下し、電気抵抗が形成される。このように、Ｎ＋多結晶シリコン層２３ａ、２３ｂ、多結晶シリコン層２３は、Ｎ＋多結晶シリコン層５ａ（図１Ｃ参照）と同様に、多結晶シリコン層５（図１Ｂ参照）から形成されるので、Ｎ＋多結晶シリコン層５ａと同層に位置する。
続いて、図１Ｄに示される工程では、Ｎ＋多結晶シリコン層２３ａ、２３ｂ上に、金属層７と同層に位置する金属配線層２４ａ、２４ｂを、金属層７と同様にして形成する。
本実施形態によれば、多結晶シリコン層５の所定領域に、所定の濃度のドナー不純物をイオンドープすることで、所定の電気抵抗値を有するＮ＋多結晶シリコン層２３ａ、２３ｂ、多結晶シリコン層２３が形成される。また、Ｎ＋多結晶シリコン層２３ａ、２３ｂ、多結晶シリコン層２３は、Ｎ＋多結晶シリコン層５ａと同層に形成される。これにより、同一の半導体基板上に、固体撮像装置、ＳＧＴなどの半導体装置と共に電気抵抗（回路素子）を作成することができるだけでなく、製造工程が簡略化されるようになる。
また、本実施形態では、図５Ｂを参照して、図１Ｂに示される工程で多結晶シリコン層２５を形成し、エッチングによって所定の形状とした後、蒸着法又はＣＶＤ法によって、その多結晶シリコン層２５に接続する金属配線層２６ａ、２６ｂを形成する。このようにして、多結晶シリコン層２５によっても半導体装置における電気抵抗が形成される。
また、本実施形態の変形例では、図５Ｃを参照して、第２半導体基板９上に第２酸化シリコン層８を形成し、その第２酸化シリコン層８上に、上述した方法によってＮ＋多結晶シリコン層２３ａ、２３ｂ及び多結晶シリコン層２３を形成する。その後、Ｎ＋多結晶シリコン層２３ａ、２３ｂ及び多結晶シリコン層２３上に第１酸化シリコン層３を形成し、その第１酸化シリコン層３上に、酸化シリコン層２０（図４参照）を形成することも可能である。なお、図５Ｃでは、Ｎ＋多結晶シリコン層２３ａ、２３ｂ及び多結晶シリコン層２３から図５Ａに示される電気抵抗が形成されている。
また、本実施形態及び図５Ｃに示される変形例では、図４を参照して、第１酸化シリコン層３上には、ＳＧＴを有する回路素子又は金属配線が形成されている。
さらに、図５Ｃに示される変形例では、電気抵抗を構成する多結晶シリコン層２３は、絶縁体である第１酸化シリコン層３の下方に形成されている。
さらに、図５Ｃに示される変形例では、電気抵抗を構成する多結晶シリコン層２３は、絶縁体である第１酸化シリコン層３の下方に形成されている。
本変形例によれば、図５Ｃに示されるように、ＳｉＯ２層（第１酸化シリコン層３）の上下において、電気抵抗を構成する多結晶シリコン層２３と重なるように、図４に示される回路素子の金属配線層２２ａ、２２ｂ、２２ｃを形成することができる。これによって、電気抵抗を有する半導体装置（回路素子）の更なる高集積化が実現される。
（第６実施形態）
以下、図６Ａ〜図６Ｃを参照して、本発明の第６実施形態に係る、半導体装置に容量を形成する方法を説明する。本実施形態における半導体装置の製造工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１Ｂに示される、第１の半導体基板１上に形成された多結晶シリコン層５を用いることで、半導体装置の回路素子である容量を形成する。
以下、図６Ａ〜図６Ｃを参照して、本発明の第６実施形態に係る、半導体装置に容量を形成する方法を説明する。本実施形態における半導体装置の製造工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１Ｂに示される、第１の半導体基板１上に形成された多結晶シリコン層５を用いることで、半導体装置の回路素子である容量を形成する。
本実施形態では、図１Ａに示される工程では、第１の半導体基板１の所定の深さに、この第１の半導体基板１を上下の２つの部分に分離するための分離層２を形成するとともに、第１の半導体基板１上に、絶縁体である第１酸化シリコン層３を形成する。
続いて、図１Ｂに示される工程では、その第１酸化シリコン層３上に多結晶シリコン層５を形成し、図１Ｃに示される工程では、この多結晶シリコン層５に、リン（Ｐ）又はヒ素（Ａｓ）などのドナー不純物をイオンドープすることで、Ｎ＋多結晶シリコン層５ａを形成する。
ここで、図１Ｃに示される工程に続いては、図６Ａを参照して、熱酸化又はＣＶＤ法によって、Ｎ＋多結晶シリコン層５ａの表層部に容量酸化シリコン層２７を形成する。
続いて、図６Ｂを参照して、マスクを用いたエッチングによって、容量が形成される容量領域において、容量絶縁膜として機能する容量酸化シリコン層２７を所定の形状に成形する。
そして、図１Ｄに示される工程では、所定形状に成形された容量酸化シリコン層２７上に、蒸着法又はＣＶＤ法によって、容量電極として機能する金属層２８を形成する。この金属層２８は、第１実施形態の金属層７と同層に形成する。
そして、図１Ｄに示される工程では、所定形状に成形された容量酸化シリコン層２７上に、蒸着法又はＣＶＤ法によって、容量電極として機能する金属層２８を形成する。この金属層２８は、第１実施形態の金属層７と同層に形成する。
続いて、図１Ｅ〜図１Ｈ、図４に示される各工程を経ることにより、図６Ｃに示されるような積層構造が形成される。即ち、第２半導体基板９上に第２酸化シリコン層８が形成され、この第２酸化シリコン層８の内部において、容量が形成される容量領域に、容量電極として機能する金属層２８、及び、金属層２８に積層され、容量絶縁膜として機能する容量酸化シリコン層２７が配置されている。そして、容量酸化シリコン層２７及び第２酸化シリコン層８上に、Ｎ＋多結晶シリコン層５ａ、第１酸化シリコン層３及び酸化シリコン層２９（酸化シリコン層２０）がこの順で積層された構造が得られる。この構造では、金属層２８及びＮ＋多結晶シリコン層５ａが容量電極として機能するとともに、容量酸化シリコン層２７が容量絶縁膜として機能する容量が形成されている。
本実施形態では、第１実施形態に係る固体撮像装置の製造方法の図１Ｄ〜図１Ｈに示される工程において、Ｎ＋多結晶シリコン層５ａの表層に絶縁層２７を形成する工程（図６Ａ参照）と、容量酸化シリコン層２７、金属層２８を形成する工程（図６Ｂ参照）とが追加される。これにより、同一の半導体基板上に、固体撮像装置の画素、ＳＧＴなどの半導体装置と共に容量（回路素子）を形成することができるだけでなく、製造工程が簡略化されるようになる。
（第７実施形態）
以下、図７Ａ、図７Ｂを参照して、本発明の第７実施形態に係る、半導体装置に容量を形成する方法を説明する。本実施形態における半導体装置の製造工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１Ｂに示される、第１の半導体基板１上に形成された多結晶シリコン層５を用いることで、半導体装置の回路素子である容量を形成する。
以下、図７Ａ、図７Ｂを参照して、本発明の第７実施形態に係る、半導体装置に容量を形成する方法を説明する。本実施形態における半導体装置の製造工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１Ｂに示される、第１の半導体基板１上に形成された多結晶シリコン層５を用いることで、半導体装置の回路素子である容量を形成する。
本実施形態では、図１Ａに示される工程では、第１の半導体基板１の所定の深さに、この第１の半導体基板１を上下の２つの部分に分離するための分離層２を形成するとともに、第１の半導体基板１上に、絶縁体である第１酸化シリコン層３を形成する。
続いて、図１Ｂに示される工程では、多結晶シリコン層５を形成する前に、第１酸化シリコン層３上に図７Ａに示される容量形成領域１００を設定するとともに、この容量形成領域１００における酸化シリコンをエッチングにより除去することで、凹形状の酸化シリコン層除去領域を形成する。即ち、図１Ｂに示される工程では、図７Ａに示されるように、当該酸化シリコン層除去領域の周囲に酸化シリコン層１０１ａ、１０１ｂを残存させるとともに、この酸化シリコン層除去領域には、酸化シリコン層１０１ａ、１０１ｂよりも厚さが薄い酸化シリコン層１０３を残存させる。そして、その酸化シリコン層１０１ａ、１０１ｂをマスクとして用い、ボロン（Ｂ）などのアクセプタ不純物をイオンドーピング又は熱拡散することで、酸化シリコン層１０３を通して容量形成領域１００における第１の半導体基板１の表層にＰ＋拡散層１０２を形成する。そして、図１Ｂを参照して、その第１酸化シリコン層３上に、酸化シリコン層除去領域を埋め込むように多結晶シリコン層５を形成する。
続いて、図１Ｃに示される工程では、この多結晶シリコン層５に、リン（Ｐ）又はヒ素（Ａｓ）などのドナー不純物をイオンドープすることで、Ｎ＋多結晶シリコン層１０４を形成する（図７Ａ参照）。
続いて、図１Ｄに示される工程では、蒸着法又はＣＶＤ法によって、Ｎ＋多結晶シリコン層１０４上に金属層１０５を形成する（図７Ａ参照）。この金属層１０５は、第１実施形態における金属層７と同層に形成する。
続いて、図１Ｅに示される工程と同様にして、容量が形成される容量形成領域１００において、Ｎ＋多結晶シリコン層１０４と、Ｎ＋多結晶シリコン層１０４上に形成され、容量電極として機能する金属層１０５とを所定の形状に成形する。
続いて、第１実施形態の図１Ｆ〜図１Ｉに示される工程を経た後、図７Ｂを参照して、シリコン柱１ａにおいてＰ＋拡散層１０２を残存させるとともに、そのＰ＋拡散層１０２及び酸化シリコン層１０１ａ、１０１ｂを覆うように酸化シリコン層１０７を形成する。
続いて、図７Ｂを参照して、酸化シリコン層１０７にコンタクトホール１０８を形成し、そのコンタクトホール１０８を介して、酸化シリコン層１０７上の金属配線層１０９とＰ＋拡散層１０２とを電気的に接続する。
以上によって、図７Ｂに示されるように、容量形成領域１００（図７Ａ参照）に、Ｎ＋多結晶シリコン層１０４、金属層１０５、及びＰ＋拡散層１０２が容量電極として機能し、酸化シリコン層１０１ａ、１０１ｂ間の酸化シリコン層１０３が容量絶縁膜として機能する容量が形成される。
本実施形態では、Ｐ＋拡散層１０２は、酸化シリコン層１０１ａ、１０１ｂをマスクとして用い、ボロン（Ｂ）などのアクセプタ不純物を第１の半導体基板１にイオンドーピング又は熱拡散することで形成した。これに限られず、Ｐ＋拡散層１０２は、酸化シリコン層１０１ａ、１０１ｂを形成する前に、均一な厚さの第１酸化シリコン層３（図１Ａ参照）上から高加速電圧によるイオンドーピングを行うことで容量形成領域１００以外の所定の領域内に形成することもできる。
本実施形態によれば、図７Ｂに示される構造によって、コンタクトホール１０８によって、半導体装置の任意の場所から各容量間の接続や外部回路への電気信号の取り出しが可能となる。これにより、回路素子の更なる高集積化が実現されるようになる。
（第８実施形態）
以下、図８Ａ〜図８Ｃを参照して、本発明の第８実施形態に係る、半導体装置にダイオードを形成する方法を説明する。本実施形態及びその変形例における半導体装置の製造工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１Ｂに示される、第１の半導体基板１上に形成された多結晶シリコン層５を用いることで、半導体装置の回路素子であるダイオードを形成する。
以下、図８Ａ〜図８Ｃを参照して、本発明の第８実施形態に係る、半導体装置にダイオードを形成する方法を説明する。本実施形態及びその変形例における半導体装置の製造工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１Ｂに示される、第１の半導体基板１上に形成された多結晶シリコン層５を用いることで、半導体装置の回路素子であるダイオードを形成する。
本実施形態では、第１実施形態の図１Ａ〜図１Ｉに示される工程を経ることで、図８Ａに示されるように、第２半導体基板９上に第２酸化シリコン層８が形成されるとともに、ダイオード形成領域１００ａに、金属層７、Ｎ＋多結晶シリコン層５ａ、シリコン柱１ａが下方からこの順で形成される。また、第２酸化シリコン層８上において、Ｎ＋多結晶シリコン層５ａの周囲には第１酸化シリコン層３が形成されている。
続いて、図８Ａに示される構造において、シリコン柱１ａが真性シリコンで形成されている場合には、ボロン（Ｂ）などのアクセプタ不純物をイオンドーピングすることで、図８Ｂに示されるＰ型シリコン層３０を形成する。なお、シリコン柱１ａが第１実施形態のようにＰ型に形成されている場合には、アクセプタ不純物のイオンドーピングは不要である。
続いて、図８Ｂを参照して、熱処理を行い、Ｎ＋多結晶シリコン層５ａからＰ型シリコン層３０中にドナー不純物を熱拡散させ、Ｐ型シリコン層３０（シリコン柱１ａ）の下方部位にＮ＋拡散層６ａを形成する。
続いて、図８Ｂを参照して、Ｐ型シリコン層３０（シリコン柱１ａ）の上方部位に、ボロン（Ｂ）などのアクセプタ不純物をイオンドーピングすることにより、Ｐ＋型シリコン層３１を形成するとともに、蒸着法及びエッチングによって、Ｐ＋型シリコン層３１上に金属層３２を形成する。
続いて、図８Ｂを参照して、Ｐ型シリコン層３０及び金属層３２を覆うように、酸化シリコン層３３を形成し、その酸化シリコン層３３において、金属層３２上の領域にコンタクトホール３４、金属配線層３５をこの順に形成する。これにより、金属配線層３５と金属層３２とをコンタクトホール３４を介して電気的に接続する。
本実施形態では、Ｐ＋型シリコン層３１とＰ型シリコン層３０とによってｐｎ接合ダイオードが形成されている。
本実施形態によれば、同一の半導体基板上に、固体撮像装置の画素、ＳＧＴなどの半導体装置と共にダイオード（回路素子）を形成することができるだけでなく、製造工程が簡略化されるようになる。
図８Ｃに、シリコン柱１ａにＰＩＮフォトダイオードが形成されている本実施形態の変形例を示す。この変形例では、第８実施形態に示されるシリコン柱１ａには、Ｐ型シリコン層３０に代えて、真性半導体であるｉ型シリコン層３０ｂが形成されている。そして、ｉ型シリコン層３０ｂ上には、Ｐ＋型シリコン層３１が形成されている。そして、ｉ型シリコン層３０ｂと、Ｐ＋型シリコン層３１とによってＰＩＮフォトダイオードが形成されている。
このＰＩＮフォトダイオードにおいては、図８Ｃを参照して、Ｐ＋型シリコン層３１の上部から光が入射する。このため、その光の入射を妨害しないように、Ｐ＋型シリコン層３１と外部回路とを接続するための金属層３２が、Ｐ＋型シリコン層３１の外周領域に形成されている。
本変形例のＰＩＮフォトダイオードによれば、ｉ型シリコン層３０ｂの全体又は広範囲の領域に空乏層が形成されるので、広い光電変換領域を確保することができるとともに、容量形成領域の厚さに相当する空乏層の厚さが大きくなるため、低容量化が図られる。そして、このＰＩＮフォトダイオードは、光コネクション受光素子として、半導体装置の回路素子と同一の半導体基板上に形成すされる。
本変形例のＰＩＮフォトダイオードは、光スイッチとして機能するため、入力回路配線の抵抗・容量によるＲＣ遅延がなく、回路入力部の高速化及び、回路全体の高速化が実現される。
本変形例によれば、同一の半導体基板上に、固体撮像装置の画素、ＳＧＴなどの半導体装置と共にＰＩＮフォトダイオード（回路素子）を形成することができるだけでなく、製造工程が簡略化されるようになる。
（第９実施形態）
以下、図９Ａ〜図９Ｃを参照して、本発明の第９実施形態に係る、ＳＧＴを用いたＣＭＯＳインバータ回路について説明する。
図９Ａに、本実施形態によるＳＧＴを用いたＣＭＯＳインバータ回路を示す。図９Ａに示されるように、Ｐチャネル型ＭＯＳトランジスタ３７ａとＮチャネル型ＭＯＳトランジスタ３７ｂとが直列に接続されている。Ｐチャネル型ＭＯＳトランジスタ３７ａとＮチャネル型ＭＯＳトランジスタ３７ｂのゲート同士がゲート接続配線３８を介して接続され、ゲート接続配線３８は入力端子配線Ｖｉに接続されている。Ｐチャネル型ＭＯＳトランジスタ３７ａのソースは、電源端子配線Ｖｄｄに接続されている。Ｐチャネル型ＭＯＳトランジスタ３７ａのドレインとＮチャネル型トランジスタ３７ｂのドレインとはドレイン接続配線３９を介して出力端子配線Ｖｏに接続されるとともに、Ｎチャネル型ＭＯＳトランジスタ３７ｂのソースはグランド電位となっているグランド端子配線Ｖｓｓに接続されている。
以下、図９Ａ〜図９Ｃを参照して、本発明の第９実施形態に係る、ＳＧＴを用いたＣＭＯＳインバータ回路について説明する。
図９Ａに、本実施形態によるＳＧＴを用いたＣＭＯＳインバータ回路を示す。図９Ａに示されるように、Ｐチャネル型ＭＯＳトランジスタ３７ａとＮチャネル型ＭＯＳトランジスタ３７ｂとが直列に接続されている。Ｐチャネル型ＭＯＳトランジスタ３７ａとＮチャネル型ＭＯＳトランジスタ３７ｂのゲート同士がゲート接続配線３８を介して接続され、ゲート接続配線３８は入力端子配線Ｖｉに接続されている。Ｐチャネル型ＭＯＳトランジスタ３７ａのソースは、電源端子配線Ｖｄｄに接続されている。Ｐチャネル型ＭＯＳトランジスタ３７ａのドレインとＮチャネル型トランジスタ３７ｂのドレインとはドレイン接続配線３９を介して出力端子配線Ｖｏに接続されるとともに、Ｎチャネル型ＭＯＳトランジスタ３７ｂのソースはグランド電位となっているグランド端子配線Ｖｓｓに接続されている。
図９Ｂに、このＳＧＴを用いたＣＭＯＳインバータ回路の平面配置図を示す。
図９Ｂに示されるように、コンタクトホール４１ｃ、シリコン柱４０ａ、コンタクトホール４１ａ、コンタクトホール４１ｂ、及びコンタクトホール４１ｄ、が直線状に並んで配置されている。
図９Ｂに示されるように、コンタクトホール４１ｃ、シリコン柱４０ａ、コンタクトホール４１ａ、コンタクトホール４１ｂ、及びコンタクトホール４１ｄ、が直線状に並んで配置されている。
入力端子配線Ｖｉは、コンタクトホール４１ｃから電気信号（ゲート電圧）を入力するためのものである。電源端子配線Ｖｄｄは、コンタクトホール４１ａから電源電圧を供給するためのものである。グランド端子配線Ｖｓｓは、コンタクトホール４１ｂを介してグランドに接続するためのものである。出力端子配線Ｖｏは、コンタクトホール４１ｄから電気信号を出力するためのものである。
コンタクトホール４１ｃは、Ｐチャネル型ＭＯＳトランジスタ３７ａとＮチャネル型ＭＯＳトランジスタ３７ｂのゲート同士を接続するゲート接続配線３８上に形成されている。シリコン柱４０ａは、Ｐチャネル型ＭＯＳトランジスタ３７ａを構成している。コンタクトホール４１ａは、シリコン柱４０ａ上に形成されている。シリコン柱４０ｂは、Ｎチャネル型ＭＯＳトランジスタ３７ｂを構成している。コンタクトホール４１ｂはシリコン柱４０ｂ上に形成されている。コンタクトホール４１ｄは、Ｐチャネル型ＭＯＳトランジスタ３７ａのドレインとＮチャネル型ＭＯＳトランジスタ３７ｂのドレインとを互いに接続したドレイン接続配線３９上に形成されている。
そして、このコンタクトホール４１ｂ及びコンタクトホール４１ｄの列方向と直交する行方向に延びるように、それぞれ、入力端子配線Ｖｉ、電源端子配線Ｖｄｄ、グランド端子配線Ｖｓｓ、及び出力端子配線Ｖｏが配置されている（図９Ａ参照）。
図９Ｃは、図９ＢのＢ−Ｂ’線での断面構造図である。以下、図９Ｃを参照して、上述したＣＭＯＳインバータ回路を形成する方法を説明する。本実施形態において、ＣＭＯＳインバータ回路の形成工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態において、図９Ｃに示される、Ｐチャネル型ＭＯＳトランジスタ３７ａ、Ｎチャネル型ＭＯＳトランジスタ３７ｂを有するＣＭＯＳインバータ回路は、図３Ｂに示される回路における、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとの左右の位置関係が入れ替わっているが、図３Ａ、図３Ｂに示される第３実施形態と同様にして形成される。以下、上記実施形態と共通又は対応する符号で示される部分の説明は省略する。
図９Ｃに示されるように、Ｐチャネル型ＭＯＳトランジスタ３７ａにおいてドレインとして機能するＰ＋拡散層６ｂ、Ｐ＋多結晶シリコン層５５ｂと、Ｎチャネル型ＭＯＳトランジスタ３７ｂにおいてドレインとして機能するＮ＋拡散層６ａ、Ｎ＋多結晶シリコン層５５ａとの下方にドレイン接続配線３９が形成されている。Ｎ＋多結晶シリコン層５５ａ及びＰ＋多結晶シリコン層５５ｂの下面にはドレイン接続配線３９が接合されている。Ｎ＋多結晶シリコン層５５ａ及びＰ＋多結晶シリコン層５５ｂは、ドレイン接続配線３９を介して接続されている。そして、ドレイン接続配線３９は、絶縁層４３ｂ上に形成され、酸化シリコン層４５を貫通するコンタクトホール４１ｄを介して出力端子配線層Ｖｏに接続されている。
また、Ｐチャネル型ＭＯＳトランジスタ３７ａのゲート導体層１６ｂａ、１６ｂｂと、Ｎチャネル型ＭＯＳトランジスタ３７ｂのゲート導体層１６ａａ、１６ａｂとは、絶縁層４３ａ上に形成されたゲート接続配線３８を介して接続されている。
また、ゲート接続配線３８と、Ｐチャネル型ＭＯＳトランジスタ３７ａのドレインとなるＮ＋拡散層６ａ、Ｐ＋型シリコン層１７ｂ上に形成された金属配線層１８ｂ、Ｎチャネル型ＭＯＳトランジスタ３７ｂのドレインとなるＮ＋拡散層６ａ、Ｎ＋型シリコン層１７ａ上に形成された金属配線層１８ａ、ドレイン接続配線３９は、それぞれ、酸化シリコン層４５を貫通するコンタクトホール４１ｃ、４１ａ、４１ｂ、４１ｄを介して、酸化シリコン層４５上に形成された入力端子配線層Ｖｉ、電源端子配線層Ｖｄｄ、グランド端子配線層Ｖｓｓ、出力端子配線層Ｖｏに接続されている。入力端子配線層Ｖｉ、電源端子配線層Ｖｄｄ、グランド端子配線層Ｖｓｓ、出力端子配線層Ｖｏとは、互いに平行に配線されている（図９Ｃ参照）。
本実施形態によれば、Ｐチャネル型ＭＯＳトランジスタ３７ａにおいてドレインとして機能するＰ＋拡散層６ａ、Ｐ＋多結晶シリコン層５５ｂと、Ｎチャネル型ＭＯＳトランジスタ３７ｂにおいてドレインとして機能するＮ＋拡散層６ａ、Ｎ＋多結晶シリコン層５５ａとが、互いに近接した状態で接続されるとともに、低い電気抵抗を有するドレイン接続配線３９によって電気的に接続されている。この構造によって、高速かつ高集積度が実現されたＣＭＯＳインバータ回路を有する集積回路が得られる。
（第１０実施形態）
以下、図１０Ａ〜図１０Ｃを参照して、本発明の第１０実施形態に係る２段構造のＣＭＯＳインバータ回路について説明する。以下、上記第９実施形態と共通又は対応する符号で示される部分及び構造の説明は省略する。
図１０Ａに、本実施形態で用いる２段構造のＣＭＯＳインバータ回路を示す。
図１０Ａに示されるように、Ｐチャネル型ＭＯＳトランジスタ３７ａ、３７ｃと、Ｎチャネル型ＭＯＳトランジスタ３７ｂ、３７ｄとが、それぞれ、１段目、２段目において直列に接続されている。１段目のＰチャネル型ＭＯＳトランジスタ３７ａとＮチャネル型ＭＯＳトランジスタ３７ｂの各ゲートは、ゲート接続配線３８ａを介して入力端子配線Ｖｉに接続されている。２段目のＰチャネル型ＭＯＳトランジスタ３７ｃとＮチャネル型ＭＯＳトランジスタ３７ｄの各ゲートは、ゲート接続配線３８ｂを介して１段目の出力端子配線Ｖｏに接続されている。１段目及び２段目のＰチャネル型ＭＯＳトランジスタ３７ａ、３７ｃの各ドレインは、電源端子配線Ｖｄｄに接続されている。１段目及び２段目のＰチャネル型ＭＯＳトランジスタ３７ｂ、３７ｄの各ソースは、グランド端子配線Ｖｓｓに接続されている。
以下、図１０Ａ〜図１０Ｃを参照して、本発明の第１０実施形態に係る２段構造のＣＭＯＳインバータ回路について説明する。以下、上記第９実施形態と共通又は対応する符号で示される部分及び構造の説明は省略する。
図１０Ａに、本実施形態で用いる２段構造のＣＭＯＳインバータ回路を示す。
図１０Ａに示されるように、Ｐチャネル型ＭＯＳトランジスタ３７ａ、３７ｃと、Ｎチャネル型ＭＯＳトランジスタ３７ｂ、３７ｄとが、それぞれ、１段目、２段目において直列に接続されている。１段目のＰチャネル型ＭＯＳトランジスタ３７ａとＮチャネル型ＭＯＳトランジスタ３７ｂの各ゲートは、ゲート接続配線３８ａを介して入力端子配線Ｖｉに接続されている。２段目のＰチャネル型ＭＯＳトランジスタ３７ｃとＮチャネル型ＭＯＳトランジスタ３７ｄの各ゲートは、ゲート接続配線３８ｂを介して１段目の出力端子配線Ｖｏに接続されている。１段目及び２段目のＰチャネル型ＭＯＳトランジスタ３７ａ、３７ｃの各ドレインは、電源端子配線Ｖｄｄに接続されている。１段目及び２段目のＰチャネル型ＭＯＳトランジスタ３７ｂ、３７ｄの各ソースは、グランド端子配線Ｖｓｓに接続されている。
１段目において、Ｐチャネル型ＭＯＳトランジスタ３７ａのドレインとＮチャネル型トランジスタ３７ｂのドレインとは、ドレイン接続配線３９ａを介して１段目の出力端子配線Ｖｏに接続されている。
２段目において、Ｐチャネル型トランジスタ３７ｃのドレインとＮチャネル型トランジスタ３７ｄのドレインとは、ドレイン接続配線３９ｂを介して出力端子配線Ｖｏｕｔに接続されている。
２段目において、Ｐチャネル型トランジスタ３７ｃのドレインとＮチャネル型トランジスタ３７ｄのドレインとは、ドレイン接続配線３９ｂを介して出力端子配線Ｖｏｕｔに接続されている。
図１０Ｂに、このＣＭＯＳインバータ回路の平面配置図を示す。
図１０Ｂに示されるように、１段目のＰチャネル型ＭＯＳトランジスタ３７ａを構成するシリコン柱４０ａ及びＮチャネル型ＭＯＳトランジスタ３７ｂを構成するシリコン柱４０ｂに形成されたゲート接続配線３８ａ上にコンタクトホール４１ｃが形成され、コンタクトホール４１ｃは、入力端子配線Ｖｉと接続されている。ゲート接続配線３８ａは、Ｐチャネル型ＭＯＳトランジスタ３７ａ及びＮチャネル型ＭＯＳトランジスタ３７ｂのゲート同士を接続する。
図１０Ｂに示されるように、１段目のＰチャネル型ＭＯＳトランジスタ３７ａを構成するシリコン柱４０ａ及びＮチャネル型ＭＯＳトランジスタ３７ｂを構成するシリコン柱４０ｂに形成されたゲート接続配線３８ａ上にコンタクトホール４１ｃが形成され、コンタクトホール４１ｃは、入力端子配線Ｖｉと接続されている。ゲート接続配線３８ａは、Ｐチャネル型ＭＯＳトランジスタ３７ａ及びＮチャネル型ＭＯＳトランジスタ３７ｂのゲート同士を接続する。
１段目において、Ｐチャネル型ＭＯＳトランジスタ３７ａのドレインとＮチャネル型ＭＯＳトランジスタ３７ｂのドレインとは、１段目のドレイン接続配線３９ａを介して接続されている。
２段目のＰチャネル型ＭＯＳトランジスタ３７ｃを構成するシリコン柱４０ｃ及びＮチャネル型ＭＯＳトランジスタ３７ｄを構成するシリコン柱４０ｄに形成されたゲート接続配線３８ｂ上にコンタクトホール４１ｅが形成され、コンタクトホール４１ｅは、１段目の出力端子配線Ｖｏ（図１０Ａ参照）に接続されている。
１段目のドレイン接続配線３９ａは、コンタクトホール４１ｅ（図１０Ｃ参照）を介してゲート接続配線３８ｂと接続されている。ゲート接続配線３８ｂは、２段目のＰチャネル型ＭＯＳトランジスタ３７ｃとＮチャネル型ＭＯＳトランジスタ３７ｄのゲート同士を接続する。
１段目及び２段目のＰチャネル型ＭＯＳトランジスタ３７ａ、３７ｃのシリコン柱４０ａ、４０ｃ上にそれぞれコンタクトホール４１ａ、４１ｃが形成されている。コンタクトホール４１ａ、４１ｃは、いずれも電源端子配線層Ｖｄｄに接続されている。
１段目及び２段目のＰチャネル型ＭＯＳトランジスタ３７ｂ、３７ｄのシリコン柱４０ｂ、４０ｄ上にそれぞれコンタクトホール４１ｂ、４１ｄが形成され、コンタクトホール４１ｂ、４１ｄは、いずれもグランド端子配線層Ｖｓｓに接続されている。
２段目のドレイン接続配線３９ｂ上にコンタクトホール４１ｆが形成され、コンタクトホール４１ｆは、出力端子配線層Ｖｏｕｔに接続されている。
また、入力端子配線層Ｖｉ、電源端子配線層Ｖｄｄ、グランド端子配線層Ｖｓｓ、出力端子配線層Ｖｏｕｔは、互いに平行に配線されている。
また、入力端子配線層Ｖｉ、電源端子配線層Ｖｄｄ、グランド端子配線層Ｖｓｓ、出力端子配線層Ｖｏｕｔは、互いに平行に配線されている。
図１０Ｃは、図１０ＢのＣ−Ｃ’線での断面構造図であり、以下、図１０Ｃを参照して、上述した２段構造のＣＭＯＳインバータ回路について説明する。本実施形態において、２段構造のＣＭＯＳインバータ回路は、第１実施形態と同様にして形成されたものである。
図１０Ｃに示される、Ｐチャネル型ＭＯＳトランジスタ３７ａ、Ｎチャネル型ＭＯＳトランジスタ３７ｂを有するＣＭＯＳインバータ回路は、図３Ｂに示されるＣＭＯＳインバータ回路における、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとの左右の位置関係が入れ替わっているが、図３Ａ、図３Ｂに示される第３実施形態と同様にして形成される。
図１０Ｃに示されるように、１段目において、Ｐチャネル型ＭＯＳトランジスタ３７ａのシリコン柱４０ａの外周を囲むゲート導体層１６ｂａ、１６ｂｂと、Ｎチャネル型ＭＯＳトランジスタ３７ｂのシリコン柱４０ｂの外周を囲むゲート導体層１６ａａ、１６ａｂとが、ゲート接続配線３８ａを介して接続されている。ゲート接続配線３８ａ上に形成された酸化シリコン層４５に、Ｎチャネル型ＭＯＳトランジスタ３７ｂ上の金属配線層１８ａと接続されたコンタクトホール４１ｂが形成されている。コンタクトホール４１ｂは、Ｎチャネル型ＭＯＳトランジスタ３７ｂのグランド端子配線Ｖｓｓに接続されている。なお、図１０Ｃでは、第１酸化シリコン層３とゲート接続配線３８ａとの間に酸化シリコン層４３が形成されている。
１段目において、Ｐチャネル型ＭＯＳトランジスタ３７ａのシリコン柱４０ａの下端部に形成され、ドレインとして機能するＰ＋多結晶シリコン層５５ｂと、Ｎチャネル型ＭＯＳトランジスタ３７ｂのシリコン柱４０ｂの下端部に形成され、ドレインとして機能するＮ＋多結晶シリコン層５５ａとは、１段目のドレイン接続配線３９ａである金属配線層４２を介して互いに電気的に接続されている。
そして、金属配線層４２は、２段目のＰチャネル型ＭＯＳトランジスタ３７ｃとＮチャネル型ＭＯＳトランジスタ３７ｄのゲート同士を接続するゲート接続配線３８ｂと、酸化シリコン層４５に形成されたコンタクトホール４１ｅを介して接続されている（図１０Ａ、図１０Ｂ参照）。
１段目のＰチャネル型ＭＯＳトランジスタ３７ａのシリコン柱４０ａ上にコンタクトホール４１ａが形成され、コンタクトホール４１ａは電源端子配線層Ｖｄｄに接続されている。１段目のＮチャネル型ＭＯＳトランジスタ３７ｂのシリコン柱４０ｂ上にコンタクトホール４１ｂが形成され、コンタクトホール４１ｂはグランド端子配線層Ｖｓｓに接続されている。
２段目のドレイン接続配線３９ｂ上にコンタクトホール４１ｆが形成され、酸化シリコン層４５上において、コンタクトホール４１ｆに出力端子配線層Ｖｏｕｔが接続されている（図１０Ａ、図１０Ｂ参照）。
また、入力端子配線層Ｖｉ、電源端子配線層Ｖｄｄ、グランド端子配線層Ｖｓｓ、出力端子配線層Ｖｏｕｔは互いに平行に配線されている（図１０Ｂ参照）。
また、入力端子配線層Ｖｉ、電源端子配線層Ｖｄｄ、グランド端子配線層Ｖｓｓ、出力端子配線層Ｖｏｕｔは互いに平行に配線されている（図１０Ｂ参照）。
本実施形態によれば、１段目のＰチャネル型ＭＯＳトランジスタ３７ａ及びＮチャネル型ＭＯＳトランジスタ３７ｂのドレイン接続配線３９ａとして機能する金属配線層４２が、２段目のＰチャネル型ＭＯＳトランジスタ３７ｃ及びＮチャネル型ＭＯＳトランジスタ３７ｄのゲート接続配線３８ｂに、コンタクトホール４１ｅを介して直接的に接続される。この構成では、金属配線層４２（３９ａ）は、酸化シリコン層４５に形成したコンタクトホールを介して入力端子配線層Ｖｉ、電源端子配線層Ｖｄｄ、グランド端子配線層Ｖｓｓ、出力端子配線層Ｖｏｕｔ（図１０Ｂ参照）と同層まで引き上げる必要がないので、回路素子の高集積度化が実現される。
（第１１実施形態）
以下、図１１Ａ、図１１Ｂを参照して、本発明の第１１実施形態に係る、半導体基板にマスク合わせマークを形成する方法を説明する。
図１１Ａで示される工程は、第１実施形態における図１Ｈで示される工程に対応するものである。その他の工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
以下、図１１Ａ、図１１Ｂを参照して、本発明の第１１実施形態に係る、半導体基板にマスク合わせマークを形成する方法を説明する。
図１１Ａで示される工程は、第１実施形態における図１Ｈで示される工程に対応するものである。その他の工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
図１１Ａに示されるように、第２半導体基板９上には、第２酸化シリコン層８が形成されている。第２酸化シリコン層８上には、第１酸化シリコン層３、第１の半導体基板１がこの順で形成されている。
図１１Ａに示されるように、第１の半導体基板１上の所定の位置に、マスク合わせのためのマスク合わせマーク形成領域４７ａと、回路を形成するための回路形成領域４７ｂとを設定する。
図１１Ａに示されるマスク合わせマーク形成領域４７ａにおいては、第１酸化シリコン層３に酸化シリコン層除去領域４８が形成されている（図１Ｂ参照）。酸化シリコン層除去領域４８の中央部には、マーク金属層４９ａ、マーク多結晶シリコン層４９ｂが積層状態で形成されている。
酸化シリコン層除去領域４８は、図１Ｂに示されるように、固体撮像装置の画素における接合電界効果トランジスタのソース又はドレインが形成される孔４と同時に形成される。
一方、図１１Ａに示されるように、回路形成領域４７ｂの中央部には、金属層７、Ｎ＋多結晶シリコン層５ａが積層状態で形成されている（図１Ｈ参照）。
図１１Ａに示される状態から、マスク合わせマーク形成領域４７ａにおける第１の半導体基板１をエッチングすることにより、図１１Ｂに示されるように、所定の位置にマスク合わせ孔５０を形成する。これにより、マスク合わせ孔５０を通して、マーク金属層４９ａ、マーク多結晶シリコン層４９ｂ及び酸化シリコン層除去領域４８が露出する。
続いて、マスク合わせ孔５０内における、マーク金属層４９ａ、マーク多結晶シリコン層４９ｂ及び酸化シリコン層除去領域４８の内のいずれか１つを基準となるマスク合わせマークとして、フォトマスクのマスク合わせを行う。
続いて、フォトレジストが形成された領域にフォトマスクを重ねて光を照射し、回路を転写する。
続いて、マスク合わせ孔５０内における、マーク金属層４９ａ、マーク多結晶シリコン層４９ｂ及び酸化シリコン層除去領域４８の内のいずれか１つを基準となるマスク合わせマークとして、フォトマスクのマスク合わせを行う。
続いて、フォトレジストが形成された領域にフォトマスクを重ねて光を照射し、回路を転写する。
これに対し、マスク合わせ孔５０が存在しない場合には、第１の半導体基板１上にフォトレジストを被覆し、第１の半導体基板１の下方に位置するマーク金属層４９ａ、マーク多結晶シリコン層４９ｂ、酸化シリコン層除去領域４８のいずれかをマークとしてマスク合わせを行うことになる。この場合には、第１の半導体基板１は、シリコンからなり、青色光、紫外線光の吸収が大きいので、マスク合わせには透過率の高い赤色波長光又は赤外線光が用いられる。このため、マーク像の解像度が低下するとともに、マスク合わせ精度が低下する。
これに対して、本実施形態によれば、マスク合わせマーク形成領域４７ａには、青色光、紫外線光の吸収が大きいシリコン層が存在しないので、マーク金属層４９ａ、マーク多結晶シリコン層４９ｂ、酸化シリコン層除去領域４８上に直接フォトレジストを形成することができる。このため、高い解像度のマーク像が得られ、マスク合わせ精度が向上する。
また、本実施形態によれば、酸化シリコン層除去領域４８上に直接フォトレジストが形成されるので、図１Ｉに示されるＮ＋多結晶シリコン層５ａとシリコン柱１ａとの位置合わせ精度が高められる。
以下、図１２を参照して、図１１Ａ〜図１１Ｂに示される態様と比較して、フォトマスクのマスク合わせ精度をさらに向上させる本実施形態の変形例について説明する。以下に特に説明する場合を除いて、第１１実施形態と同様とする。
図１２に示されるように、図１１Ｂに示されるマスク合わせ孔５０内に青色光又は紫外線光を透過する透明絶縁層５０ａを埋め込む。この透明絶縁層５０ａには、ＳｉＯ２膜を用いる。
その後、ＣＭＰによって、そのＳｉＯ２膜及び第１の半導体基板１の表面を平坦化する。このマスク合わせ孔５０のＳｉＯ２膜による埋め込み工程は、図１Ｉを参照して、接合電界効果トランジスタが形成されるシリコン柱１ａが形成される前に行われる。
その後、ＣＭＰによって、そのＳｉＯ２膜及び第１の半導体基板１の表面を平坦化する。このマスク合わせ孔５０のＳｉＯ２膜による埋め込み工程は、図１Ｉを参照して、接合電界効果トランジスタが形成されるシリコン柱１ａが形成される前に行われる。
この変形例によれば、マスク合わせ孔５０内の透明絶縁層５０ａによって、マスク合わせマーク形成領域４７ａと回路形成領域４７ｂとに被覆するフォトレジストを薄く均一なものとすることができるので、第１１実施形態と比較して、マスク合わせ精度がさらに向上するようになる。
（第１２実施形態）
以下、図１３Ａ、図１３Ｂを参照して、本発明の第１２実施形態に係る半導体装置の製造方法を説明する。
図１３Ａは、第１実施形態における図１Ｂに示される工程に対応するものである。その他の工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
以下、図１３Ａ、図１３Ｂを参照して、本発明の第１２実施形態に係る半導体装置の製造方法を説明する。
図１３Ａは、第１実施形態における図１Ｂに示される工程に対応するものである。その他の工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１３Ａに示される工程では、第１の半導体基板１の所定の深さに、この第１の半導体基板１を上下の２つの部分に分離するための分離層２を形成するとともに、第１の半導体基板１上に、絶縁体である第１酸化シリコン層３を形成する。
続いて、図１３Ａに示されるように、第１酸化シリコン層３において、所定の領域の酸化シリコン（ＳｉＯ２）を除去することで孔４を形成する。
続いて、図１３Ａに示されるように、この孔４（酸化シリコン層除去領域４８）を埋め込むように、第１酸化シリコン層３及び第１の半導体基板１の上に、ＣＶＤ法によって多結晶シリコン層１１１を形成する。この多結晶シリコン層１１１にはドナー不純物又はアクセプタ不純物がドープされていない。
続いて、図１３Ｂに示されるように、多結晶シリコン層１１１上に、ＣＶＤ法及びドナー不純物のイオンドープによって、ドナー不純物がドープされたＮ＋多結晶シリコン層１０６を形成する。
続いて、このＮ＋多結晶シリコン層１０６上に、図１Ｄに示される工程と同様にして金属層７を形成する。さらに、図１Ｅ〜１Ｌで示された工程と同様にして半導体装置を形成する。
本実施形態によれば、第１の半導体基板１とＮ＋多結晶シリコン層１０６の間に、不純物がドープされていない多結晶シリコン層１１１が形成されている。この多結晶シリコン層１１１の存在により、図１Ｊに示される工程における熱処理によってＮ＋多結晶シリコン層１０６を拡散源とした場合における、シリコン柱１ａへのドナー不純物の拡散深さを調整することができる。
例えば、図１Ｇに示される工程において、第１の半導体基板１上で、第２の半導体基板９と第２酸化シリコン層８とを接着した後の熱処理の条件（温度、時間）によって、Ｎ＋拡散層６ａが所望の深さを超えて拡散することが想定される場合に、かかる拡散の深さを抑制するために有効となる。
一方、アプセプタ不純物を拡散させる場合は、Ｎ＋多結晶シリコン層１０６に代えてＰ＋多結晶シリコン層を用いることができる。ドナー不純物又はアクセプタ不純物がドープされていない多結晶シリコン層１１１には、積極的に不純物がドープされていなくとも微量の不純物は含有されていることは、本実施形態の効果に影響しない。
（第１３実施形態）
以下、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂを参照して、本発明の第１３実施形態に係る半導体装置の製造方法を説明する。
以下、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂを参照して、本発明の第１３実施形態に係る半導体装置の製造方法を説明する。
図１４Ａは、第１実施形態における図１Ｃに示される工程に対応するものであり、図１４Ｂは、図１Ｋに示される工程に対応するものである。その他の工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１４Ａに示すように、酸化シリコン層３ａを、第１の半導体基板１の表面において図１Ｂの孔４に対応する領域４ａの周辺にＳＴＩ（Shallow Trench Isolation)法によって形成する。具体的には、例えば、まず、領域４ａの周辺のシリコン半導体基板１をエッチングする。次にＣＶＤ（Chemical Vapor Deposition）法によって酸化シリコン層を堆積し、ＣＭＰ（Chemical Mechanical Polishing）して表面を平滑化して第１酸化シリコン層３ａを形成する。このシリコン半導体基板１のエッチングは、窒化シリコン層をマスクとして垂直方向に行うよりも、テーパーを形成するように行うことが望ましい。これによって、第１酸化シリコン層３ａの底部を、領域４ａにおけるシリコン半導体基板１の表面よりもシリコン半導体基板１の内側に位置させることができる。この後、ドナー不純物を含んだ多結晶シリコン層５ａａ（図１Ｃの多結晶シリコン層５ａに対応する。）を形成する。
その後、図１Ｄ〜図１Ｋに示す工程と同様の工程を経ることにより、図１４Ｂに示す画素構造が得られる。図１Ｋと図１４Ｂとを比較すると、図１４Ｂは、以下の３点で図１Ｋと異なる。
（１）図１４Ｂでは、Ｎ＋多結晶シリコン層５ａａ、金属層７ａａが平坦に形成されているのに対し、図１Ｋでは、Ｎ＋多結晶シリコン層５ａ、金属層７が上に凸状に形成されていること。
（２）図１４Ｂでは、第１酸化シリコン層３ａが囲むＮ＋拡散層６ａａが逆台形状に形成されているのに対し、図１Ｋでは、Ｎ＋拡散層５ａは第１酸シリコン層３の側面に沿って台形状に形成されていること。
（３）図１４Ｂでは、ゲート導体層１１ａａ、１１ｂｂが第１酸化シリコン層３ａに接しているのに対し、図１Ｋでは、ゲート導体層１１ａ、１１ｂは第１酸化シリコン層３と離間していること。
（１）図１４Ｂでは、Ｎ＋多結晶シリコン層５ａａ、金属層７ａａが平坦に形成されているのに対し、図１Ｋでは、Ｎ＋多結晶シリコン層５ａ、金属層７が上に凸状に形成されていること。
（２）図１４Ｂでは、第１酸化シリコン層３ａが囲むＮ＋拡散層６ａａが逆台形状に形成されているのに対し、図１Ｋでは、Ｎ＋拡散層５ａは第１酸シリコン層３の側面に沿って台形状に形成されていること。
（３）図１４Ｂでは、ゲート導体層１１ａａ、１１ｂｂが第１酸化シリコン層３ａに接しているのに対し、図１Ｋでは、ゲート導体層１１ａ、１１ｂは第１酸化シリコン層３と離間していること。
この（１）〜（３）の相違点により、本実施形態によれば、以下のような利点が得られる。即ち、
（１）Ｎ＋拡散層６ａａは、Ｎ＋多結晶シリコン層５ａａからの熱拡散により形成され、熱拡散の熱処理の前は、ドナー不純物が存在しない層であり、第１２実施形態の図１３Ｂにおける多結晶シリコン層１１１と同様な機能を有するようにできる。このため、多結晶シリコン層１１１を用いないでも、ゲート導体層１１ａａ、１１ｂｂの下部位置に拡散層端が位置するＮ＋拡散層６ａａを形成することができる。
（２）Ｎ＋拡散層６ａａに位置合わせしてシリコン柱１ａをエッチングで形成する場合、シリコン柱１ａの側面がＮ＋拡散層６ａａの内側に位置ずれしても、第１酸化シリコン層３ａは、厚みのあるＮ＋拡散層であるか、または内側に萎んで形成されているため、シリコンエッチングが金属層７ａａまで到達し難くなる（図１Ｋでは、シリコン柱１ａがＮ＋多結晶シリコン層５ａから位置ずれすると、Ｎ＋多結晶シリコン層５ａが直接に露出するため、Ｎ＋多結晶シリコン層５ａと、その下方に存在する金属層７まで容易にエッチングされる）。
（３）ゲート導体層１１ａａ、１１ｂｂと第１酸化シリコン層３ａとの間に隙間を形成する必要がないため、ゲート導体層１１ａａ、１１ｂｂと、第１酸化シリコン３ａ上でのゲート導体層配線の形成が容易となる。即ち、図１Ｋでは、リーク電流低減のため、Ｎ＋拡散層６ａとＰ層シリコン層３０とのＰＮ接合の界面の位置を、シリコン柱１ａの内部に形成する必要があるので、第１酸化シリコン層３とゲート導体層１１ａ，１１ｂとは離間させねばならない。
（１）Ｎ＋拡散層６ａａは、Ｎ＋多結晶シリコン層５ａａからの熱拡散により形成され、熱拡散の熱処理の前は、ドナー不純物が存在しない層であり、第１２実施形態の図１３Ｂにおける多結晶シリコン層１１１と同様な機能を有するようにできる。このため、多結晶シリコン層１１１を用いないでも、ゲート導体層１１ａａ、１１ｂｂの下部位置に拡散層端が位置するＮ＋拡散層６ａａを形成することができる。
（２）Ｎ＋拡散層６ａａに位置合わせしてシリコン柱１ａをエッチングで形成する場合、シリコン柱１ａの側面がＮ＋拡散層６ａａの内側に位置ずれしても、第１酸化シリコン層３ａは、厚みのあるＮ＋拡散層であるか、または内側に萎んで形成されているため、シリコンエッチングが金属層７ａａまで到達し難くなる（図１Ｋでは、シリコン柱１ａがＮ＋多結晶シリコン層５ａから位置ずれすると、Ｎ＋多結晶シリコン層５ａが直接に露出するため、Ｎ＋多結晶シリコン層５ａと、その下方に存在する金属層７まで容易にエッチングされる）。
（３）ゲート導体層１１ａａ、１１ｂｂと第１酸化シリコン層３ａとの間に隙間を形成する必要がないため、ゲート導体層１１ａａ、１１ｂｂと、第１酸化シリコン３ａ上でのゲート導体層配線の形成が容易となる。即ち、図１Ｋでは、リーク電流低減のため、Ｎ＋拡散層６ａとＰ層シリコン層３０とのＰＮ接合の界面の位置を、シリコン柱１ａの内部に形成する必要があるので、第１酸化シリコン層３とゲート導体層１１ａ，１１ｂとは離間させねばならない。
図１５Ａ、図１５Ｂを参照しながら、第１３実施形態に係る半導体装置の別の製造方法を説明する。図１５Ａは、第１実施形態における図１Ｃに示される工程に対応するものであり、図１５Ｂは、図１Ｋに示される工程に対応するものである。その他の工程は、以下に特に説明する場合を除いて、第１実施形態と同様である。
本実施形態では、図１５Ａに示すように、領域４ａの周辺領域に、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって第１酸化シリコン層３ｂを形成する。このＬＯＣＯＳ法では、領域４ａ上に薄い酸化シリコン層と窒化シリコン層とを形成し、次に酸化処理を行うことにより、酸化シリコン層３ｂを形成する。その後、図１Ｃと同様な工程を経てＮ＋多結晶シリコン層５ｂｂを形成する。
その後、図１Ｄ〜図１Ｋに示す工程を経ることにより、図１５Ｂに示す画素構造が得られる。図１Ｋと図１５Ｂとを比較すると、図１５Ｂは、以下の２点で図１Ｋと異なる。
（１）図１５Ｂでは、第１酸化シリコン層３ａが囲むＮ＋拡散層６ａａが、図１４Ｂと同様に逆台形状に形成されているのに対し、図１Ｋでは、Ｎ＋拡散層５ａは第１酸シリコン層３の側面に沿って台形状に形成されていること。
（２）図１５Ｂでは、ゲート導体層１１ａａ，１１ｂｂが第１酸化シリコン層３ｂに接しているのに対し、図１Ｋでは、ゲート導体層１１ａ，１１ｂは第１酸化シリコン層３と離間していること。
（１）図１５Ｂでは、第１酸化シリコン層３ａが囲むＮ＋拡散層６ａａが、図１４Ｂと同様に逆台形状に形成されているのに対し、図１Ｋでは、Ｎ＋拡散層５ａは第１酸シリコン層３の側面に沿って台形状に形成されていること。
（２）図１５Ｂでは、ゲート導体層１１ａａ，１１ｂｂが第１酸化シリコン層３ｂに接しているのに対し、図１Ｋでは、ゲート導体層１１ａ，１１ｂは第１酸化シリコン層３と離間していること。
この（１）及び（２）の相違点により、本実施形態によれば、以下のような利点がある。即ち、
（１）図１４Ｂと同様に、Ｎ＋拡散層６ｂｂはＮ＋多結晶シリコン層５ｂｂからの熱拡散により形成され、熱拡散で熱処理する以前は、ドナー不純物がない層であり、第１２実施形態を説明する図１３Ｂにおける多結晶シリコン層１１１と同様な機能を有するようにできる。このため、多結晶シリコン層１１１を用いないでも、ゲート導体層１１ａａ，１１ｂｂの下方に拡散層の端部が位置するＮ＋拡散層６ｂｂを形成することができる。
（２）図１４Ｂと同様に、Ｎ＋拡散層６ｂｂに位置合わせしてシリコン柱１ａをエッチング形成する場合、シリコン柱１ａの側面がＮ＋拡散層６ｂｂの内側に位置ずれしても、第１酸化シリコン層３ｂは、厚みのあるＮ＋拡散層６ｂｂであるか、または内側に萎んで形成されているため、シリコンエッチングが金属層７ａａまで到達し難くなっている。
（３）図１４Ｂと同様に、ゲート導体層１１ａａ，１１ｂｂと第１酸化シリコン層３ｂとの間に隙間を形成する必要がないため、ゲート導体層１１ａａ，１１ｂｂと、第１酸化シリコン３ｂの上方でのゲート導体層配線の形成が容易化される。
（１）図１４Ｂと同様に、Ｎ＋拡散層６ｂｂはＮ＋多結晶シリコン層５ｂｂからの熱拡散により形成され、熱拡散で熱処理する以前は、ドナー不純物がない層であり、第１２実施形態を説明する図１３Ｂにおける多結晶シリコン層１１１と同様な機能を有するようにできる。このため、多結晶シリコン層１１１を用いないでも、ゲート導体層１１ａａ，１１ｂｂの下方に拡散層の端部が位置するＮ＋拡散層６ｂｂを形成することができる。
（２）図１４Ｂと同様に、Ｎ＋拡散層６ｂｂに位置合わせしてシリコン柱１ａをエッチング形成する場合、シリコン柱１ａの側面がＮ＋拡散層６ｂｂの内側に位置ずれしても、第１酸化シリコン層３ｂは、厚みのあるＮ＋拡散層６ｂｂであるか、または内側に萎んで形成されているため、シリコンエッチングが金属層７ａａまで到達し難くなっている。
（３）図１４Ｂと同様に、ゲート導体層１１ａａ，１１ｂｂと第１酸化シリコン層３ｂとの間に隙間を形成する必要がないため、ゲート導体層１１ａａ，１１ｂｂと、第１酸化シリコン３ｂの上方でのゲート導体層配線の形成が容易化される。
（第１４実施形態）
以下、図１６Ａ〜図１６Ｃを参照して、本発明の第１４実施形態に係る半導体装置の製造方法を説明する。本実施形態では、シリコン柱１ａの底部に２箇所以上の不純物領域を形成する点に特徴がある。
以下、図１６Ａ〜図１６Ｃを参照して、本発明の第１４実施形態に係る半導体装置の製造方法を説明する。本実施形態では、シリコン柱１ａの底部に２箇所以上の不純物領域を形成する点に特徴がある。
図１６Ａに、図１Ｃに相当する断面構造図を示す。第１酸化シリコン層３ｂの、図１Ｂの孔４に相当する領域に、第１の孔４ｂ１、第２の孔４ｂ２を形成し、Ｐ型シリコン半導体基板１表面を露出させる。その後、第１の孔４ｂ１を含んだ第１の領域Ｂ１にアクセプタイオン（この場合はボロンＢイオン）をドープしてＰ＋多結晶シリコン層５ｂ１を形成し、第２の孔を含む第２の領域Ｂ２にドナーイオン（この場合は砒素（Ａｓ）イオン）をドープしたＮ＋多結晶シリコン層５ｂを形成する。このアクセプタイオン及びドナーイオンのドープは、一方のイオンドーピングの終了後に、他方のイオンドーピングを行うようにする。
次に、図１６Ｂに示すように、Ｐ＋多結晶シリコン層５ｂ１、Ｎ＋多結晶シリコン層５ｂ２上に金属層を被覆し、孔４ｂ１、４ｂ２の周辺の第１酸化シリコン層３ｂを囲むＰ＋多結晶シリコン層５ｂｂ１、金属層７ｂ１とＮ＋多結晶シリコン層５ｂｂ２、金属層７ｂ２とを形成する。
次に、図１Ｆ〜図１Ｋに示す工程と同じ工程を経ることによって、図１６Ｃに示すようにシリコン柱１ａの底部に、Ｐ＋多結晶シリコン層５ｂｂ１から熱拡散されて形成されたＰ＋拡散層６ｂ１と、Ｎ＋多結晶シリコン層５ｂｂ２から熱拡散されて形成されたＮ＋拡散層６ｂ２とが形成される。
このような固体撮像装置においては、Ｐ＋拡散層６ｂ１、Ｐ＋多結晶シリコン層５ｂｂ１は、信号読出し用の接合電界効果トランジスタのドレインとして機能し、Ｎ＋拡散層６ｂ２、Ｎ＋多結晶シリコン層５ｂｂ２は、Ｎ型シリコン層１２ａ、１２ｂとＰ型シリコン層３０とからなるフォトダイオードに蓄積された信号電荷を除去するためのドレインとして機能する。そして、Ｐ＋多結晶シリコン層５ｂｂ１、Ｎ＋多結晶シリコン層５ｂｂ２は、金属層７ｂ１，７ｂ２に接続され、外部回路まで配線される。これにより、シリコン柱１ａに形成された画素から外部回路までの信号読出し線と信号電荷除去線の抵抗が低減され、固体撮像装置の高速駆動が実現される。
また、本実施形態によれば、以上の工程と同様にして、シリコン柱１ａの底部に２箇所以上の不純物領域を形成することができる。また、本実施形態は、本実施形態以外の実施形態、例えば、固体撮像装置以外の回路素子をシリコン柱１ａに形成する半導体装置の製造方法にも適用できることは勿論である。
なお、第１実施形態と、第１実施形態に関連する実施形態では、第１酸化シリコン層３は、第１酸化シリコン層３は、熱酸化、陽極酸化、又はＣＶＤ（Chemical Vapor Deposition）などで形成した。これに限られず、窒化シリコン（ＳｉＮ）膜など他の絶縁膜との多層構造で構成してもよい。
なお、本発明は上述した第１〜第１４の実施形態で説明した実施態様に限定されず、種種の変形が可能である。
上記実施形態では、第１の半導体基板１はＰ型の導電型とした。これに限られず、第１の半導体基板１は、真性半導体であるｉ型（イントリンシック型）でもよい。また、第１の半導体基板１に形成する回路素子に応じて、Ｎ型の導電型とすることもできる。
上記実施形態では、第１の半導体基板１はＰ型の導電型とした。これに限られず、第１の半導体基板１は、真性半導体であるｉ型（イントリンシック型）でもよい。また、第１の半導体基板１に形成する回路素子に応じて、Ｎ型の導電型とすることもできる。
同様に、図３Ｂ、図４、図９Ｃ、図１０Ｃを用いた実施形態では、Ｐチャネル型ＭＯＳトランジスタのチャネルはＮ型シリコン層３０ａに形成され、Ｎチャネル型ＭＯＳトランジスタのチャネルはＰ型シリコン層３０に形成されるものとしたが、いずれも真性半導体であるｉ型シリコンに形成されてもよい。
上記実施形態では、図１Ｋにおいて、シリコン柱１ａに形成した固体撮像装置の画素において、Ｎ＋多結晶シリコン層５ａ、金属層７、Ｎ＋拡散層６ａを個別の材料層としているが、図１Ｄ〜図１Ｋの間の工程で行う熱処理によって、金属層７の金属材料（Ｎｉ，Ｗなど）と、Ｎ＋多結晶シリコン層５ａ、又はＮ＋拡散層６ａの一部との反応により、金属層７、Ｎ＋多結晶シリコン層５ａ、又はＮ＋拡散層６ａの全部又は一部がシリサイド層（ＮｉＳｉ、ＷＳｉなど）に変化していてもよい。また、図１Ｌ、図２、図３Ｂ、図４、図８Ａ、図８Ｂ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｂ、図１２で示される各工程での熱処理によって、金属層７の金属材料とＮ＋多結晶シリコン層５ａ、又はＮ＋拡散層６ａの一部との反応により、金属層７、Ｎ＋多結晶シリコン層５ａ、又はＮ＋拡散層６ａの全部又は一部がシリサイド層（ＮｉＳｉ、ＷＳｉなど）に変化していてもよい。これらによっても、信号線（電気配線）となる部分の電気抵抗値が低下する効果が得られる。
上記実施形態では、図１Ｈに示されるように、第１の半導体基板１の所定の深さに高濃度水素イオン（Ｈ＋）をイオン注入して形成した分離層２から、４００〜６００℃の熱処理により、第１の半導体基板１を上下に分離し、第１の半導体基板１を所定の厚さまで薄くした。これに限られず、第１の半導体基板１を所定の厚さまで薄くするには、例えば、非特許文献３に示される分離層２に多孔質層を形成する方法を採用してもよい。その他、第１の半導体基板１を上下に分離する方法も採用できる。
また、第２半導体基板９は、シリコンとは異種の半導体、例えば、炭化シリコン（ＳｉＣ）などの化合物半導体、絶縁体又は有機樹脂体であってもよい。この構成によっても、第１の半導体基板１に形成される回路素子を保持することができる。
また、第２酸化シリコン層８、酸化シリコン層２０、２９、４５は、窒化シリコン（ＳｉＮ）膜などその他の絶縁膜との多層構成であってもよい。
また、Ｎ＋多結晶シリコン層５ａ、５５ａ、Ｐ＋多結晶シリコン層５５ｂは、イオンドープによって形成した。これに限られず、不純物の熱拡散、不純物を混入したドープド多結晶シリコン層によって形成してもよい。このようなドープド多結晶シリコン層は、本明細書におけるその他の実施形態においても同様に適用できる。
また、図１Ｂにおいて、多結晶シリコン層５は、ＣＶＤ法によって形成した。これに限られず、多結晶シリコン層５は、エピタキシャル成長によって形成してもよい。この場合、第１の半導体基板１上には単結晶シリコン層が成長し、その成長条件により第１酸化シリコン層３上には多結晶シリコン層が形成される。この場合、単結晶シリコン層がドナー又はアクセプタのシリコン柱１ａへの拡散源となる。また、単結晶シリコン層の成長条件（温度など）により第１酸化シリコン層３上にはシリコン層が形成されないようにすることもできる。このように第１酸化シリコン層３上にシリコン層が形成されないようにすることは、本明細書におけるその他の実施形態においても同様に適用できる。
また、図１Ｇにおいて、シリコンからなる第２半導体基板９と、ＣＭＰで平坦化した第２酸化シリコン層８とを貼り合わせたが、第２半導体基板９の表面に、酸化又はＣＶＤ法によって酸化層又は絶縁層を形成した後に第２半導体基板９と第２酸化シリコン層８とを貼り合わせることもできる。
また、図９Ｃにおいて、ドレイン接続配線３９と出力端子配線Ｖｏとはコンタクトホール４１ｄを介して接続した。これに限られず、ドレイン接続配線３９と出力端子配線Ｖｏとは、コンタクトホール４１ｄの底部がドレイン接続配線３９上のＮ＋多結晶シリコン層５５ａに接するようにして接続することもできる。この構成によっても、Ｎ＋多結晶シリコン層５５ａの電気抵抗は十分に小さいので、回路素子の高速動作が実現される。
また、図１０Ｃにおいて、ドレイン接続配線として機能する金属配線層４２（３９ａ）と２段目のゲート接続配線３８ｂとは、コンタクトホール４１ｅを介して接続した。これに限られず、コンタクトホール４１ｅの底部が金属配線層４２上のＮ＋多結晶シリコン層５５ａに接するようにして接続することもできる。この構成によっても、Ｎ＋多結晶シリコン層５５ａの電気抵抗は十分に小さいので、回路素子の高速動作が実現される。
また、図１Ｌ、図２、図３Ｂに示されるような、ゲート導体層１１ａ、１１ｂ、１１ｃ、１１ｄ、１６ａ、１６ｂ、１６ｃ、１６ｄ、図１０Ｃに示されるような、ゲート接続配線３８、３８ａ、３８ｂは、蒸着法又はＣＶＤ法によって形成した。これに限られず、単層又は異なる種類の複数の金属層から構成したり、不純物をドープした多結晶シリコン層又はその多結晶シリコン層と金属層との多層構成とすることもできる。または、ゲート接続配線３８、３８ａ、３８ｂは、Ｎチャネル型とＰチャネル型で異なる材料を使用してもよい。ゲート接続配線３８、３８ａ、３８ｂに、Ｎチャネル型とＰチャネル型とで互いに異なる材料を使用することは、本明細書におけるその他の実施形態においても同様に適用できる。
また、図１０Ｂ、図１０Ｃに示される２段ＣＭＯＳインバータ回路において、以下のように構成することも可能である。即ち、Ｐチャネル型ＭＯＳトランジスタ３７ａのシリコン柱４０ａと、Ｎチャネル型ＭＯＳトランジスタ３７ｂのシリコン柱４０ｂのそれぞれの上方部位のＰ＋型シリコン層１７ｂ、Ｎ＋型シリコン層１７ａを、酸化シリコン層４５に形成したコンタクトホール４１ａ、４１ｂを介して１段目の出力端子配線層Ｖｏｕｔに接続する。そして、Ｐチャネル型ＭＯＳトランジスタ３７ａのシリコン柱４０ａの下方部位のＰ＋多結晶シリコン層５５ｂと、Ｐ＋拡散層６ｂとに接続された金属層４６ｂを電源端子配線層Ｖｄｄとするとともに、Ｎチャネル型ＭＯＳトランジスタ３７ｂのシリコン柱４０ｂの下方部位のＮ＋多結晶シリコン層５５ａと、Ｎ＋拡散層６ａとに接続された金属層４６ａをグランド端子配線層Ｖｓｓとする。この構造においても、図１０Ｃで示した構造と同様な効果が得られる。
また、図１Ｋに示される画素構造において、ゲート導体層１１ａ、１１ｂと信号線となるＮ＋拡散層６ａとの自己整合を行うために、ゲート導体層１１ａ、１１ｂを形成した後に、ヒ素（Ａｓ）のイオンドーピング、又は、堆積Ａｓドープ酸化シリコン層を拡散源として、ゲート導体層１１ａ，１１ｂとＮ＋拡散層６ａ間のシリコン柱１ａ内にＮ＋型シリコン層を形成してもよい。
また、図１Ｉの第１の実施形態において、第１の半導体基板１を第１酸化シリコン層３の表面までエッチングしてシリコン柱１ａを形成しているが、このエッチング処理は、第１酸化シリコン層３の表面に至る前で停止するようにしてもよい。例えば、図１４Ａに示されるように、エッチングされずに残存したシリコン層にドナー不純物をドープすることでＮ＋型シリコン層を形成してもよい。
また、図２に示されるＳＧＴにおいても、ゲート導体層１６ａ，１６ｂとソース又はドレインとなるＮ＋拡散層６ａとの自己整合を行うために、ヒ素（Ａｓ）のイオンドーピング、又は、堆積Ａｓドープ酸化シリコン層を拡散源として、ゲート導体層１６ａ，１６ｂとＮ＋拡散層６ａ間のシリコン柱１ａ内にＮ＋型シリコン層を形成してもよい。
また、図１Ｋに示される第１の実施形態の製造方法で形成された固体撮像装置の画素にはフォトダイオードを構成するＮ型シリコン層１２ａ、１２ｂの外周部に、第３酸化シリコン層１０ａ、１０ｂを介して光を反射する導体層が形成されてもよい。これにより混色が防止される。また、Ｎ型シリコン層１２ａ、１２ｂの外周部のシリコン柱１ａ内にＰ＋型シリコン層１３ａと接続されたＰ＋型シリコン層を形成することで低残像・低ノイズが実現される構造としてもよい。このように、シリコン柱１ａに固体撮像装置の機能がより高められる構造を適宜形成することができる。
また、本発明の技術的思想は、同一基板上に１つの実施形態における回路素子だけでなく、複数の実施形態における回路素子が形成されるものにも適用されることは言うまでもない。また、各実施形態における各製造工程は、同一の構成が製造される場合には、順序を適宜変更することができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
本発明は、柱状構造を有する半導体内にチャネル領域が形成されているトランジスタを備える半導体装置に適用できる。
１ 第１の半導体基板
１ａ、１ｂ、４０ａ、４０ｂ、４０ｃ、４０ｄ シリコン柱
１ｎ Ｎチャネル型ＳＧＴ形成領域
１ｐ Ｐチャネル型ＳＧＴ形成領域
２ 分離層
３、３ａ、３ｂ、２９、１０１ａ、１０１ｂ 第１酸化シリコン層
４ 孔
５、２３ 多結晶シリコン層
５ａ、５ｂ、５ａａ、５ｂ２、５ｂｂ２、２３ａ、２３ｂ、５１、５５ａ、１０４ Ｎ＋多結晶シリコン層
５ｂ１、５ｂｂ１、５５ｂ Ｐ＋多結晶シリコン層
６ａ、６ａａ、６ａｂ、６ｂ２ Ｎ＋拡散層
６ｂ、１０２、６ｂ１ Ｐ＋拡散層
７、７ａ、７ｂ、７ｂ１，７ｂ２、７ａａ、７ｂｂ、２６ａ、２６ｂ、２８、３２、５９、１０５ 金属層
７ａ、７ｂ、７ａａ、７ｂｂ 第１接続用金属層
８ 第２酸化シリコン層
９ 第２半導体基板
１０ａ、１０ｂ 第３酸化シリコン層
１１ａ、１１ｂ、１１ｃ、１１ｄ、１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、５４ａ、５４ｂ ゲート導体層
１２ａ、１２ｂ、１２ｃ、１２ｄ Ｎ型シリコン層
１３ａ、１３ｂ、１７ｂ、３１、５６ Ｐ＋型シリコン層
１４ａ、１４ｂ、１４ｃ、１４ｄ 画素選択金属配線層
１５ａ、１５ｂ、１５ｃ、１５ｄ、７１ ゲート絶縁層
１７ａ、５１ Ｎ＋型シリコン層
１８ａ、１８ｂ、２２ａ、２２ｂ、２２ｃ、２４ａ、２４ｂ、２６ａ、２６ｂ、３５、４２、１０９ 金属配線層
２０、２９、３３、４３、４５、６２、１０１ａ、１０１ｂ、１０３、１０７ 酸化シリコン層
２１ｃ、３４、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ、７５、１０８ コンタクトホール
２７ 容量酸化シリコン層
３０、５２ Ｐ型シリコン層
３０ａ、５８ａ、５８ｂ Ｎ型シリコン層
３０ｂ ｉ型シリコン層
３７ａ、３７ｃ Ｐチャネル型ＭＯＳトランジスタ
３７ｂ、３７ｄ Ｎチャネル型ＭＯＳトランジスタ
３８、３８ａ、３８ｂ ゲート接続配線
３９、３９ａ、３９ｂ ドレイン接続配線
４７ａ マスク合わせマーク形成領域
４７ｂ 回路形成領域
４８ 酸化シリコン層除去領域
４９ａ マーク金属層
４９ｂ マーク多結晶シリコン層
５０ マスク合わせ孔
５０ａ 透明絶縁層
５３ａ、５３ｂ 絶縁膜
５７ａ、５７ｂ 画素選択線
６０ シリコン基板
６１、６４ 半導体基板
６６ 埋め込み酸化膜基板
６７ 平面状シリコン膜
６８ ＰＭＯＳ柱状シリコン層
６９、７０ Ｐ＋型シリコン拡散層
７１ ゲート絶縁層
７２ ゲート電極
７３ 窒化シリコン（ＳｉＮ）膜
７４ 酸化シリコン（ＳｉＯ２）膜
７６ ソース金属配線
１００ 容量形成領域
１０６ （ドナー不純物がドープされた）Ｎ＋多結晶シリコン層
１１０ 柱状半導体
１１１ （ドナー不純物又はアクセプタ不純物がドープされていない）多結晶シリコン層
Ｖｉ 入力端子配線（層）
Ｖｄｄ 電源端子配線（層）
Ｖｓｓ グランド端子配線（層）
Ｖｏ、Ｖｏｕｔ 出力端子配線（層）
１ａ、１ｂ、４０ａ、４０ｂ、４０ｃ、４０ｄ シリコン柱
１ｎ Ｎチャネル型ＳＧＴ形成領域
１ｐ Ｐチャネル型ＳＧＴ形成領域
２ 分離層
３、３ａ、３ｂ、２９、１０１ａ、１０１ｂ 第１酸化シリコン層
４ 孔
５、２３ 多結晶シリコン層
５ａ、５ｂ、５ａａ、５ｂ２、５ｂｂ２、２３ａ、２３ｂ、５１、５５ａ、１０４ Ｎ＋多結晶シリコン層
５ｂ１、５ｂｂ１、５５ｂ Ｐ＋多結晶シリコン層
６ａ、６ａａ、６ａｂ、６ｂ２ Ｎ＋拡散層
６ｂ、１０２、６ｂ１ Ｐ＋拡散層
７、７ａ、７ｂ、７ｂ１，７ｂ２、７ａａ、７ｂｂ、２６ａ、２６ｂ、２８、３２、５９、１０５ 金属層
７ａ、７ｂ、７ａａ、７ｂｂ 第１接続用金属層
８ 第２酸化シリコン層
９ 第２半導体基板
１０ａ、１０ｂ 第３酸化シリコン層
１１ａ、１１ｂ、１１ｃ、１１ｄ、１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、５４ａ、５４ｂ ゲート導体層
１２ａ、１２ｂ、１２ｃ、１２ｄ Ｎ型シリコン層
１３ａ、１３ｂ、１７ｂ、３１、５６ Ｐ＋型シリコン層
１４ａ、１４ｂ、１４ｃ、１４ｄ 画素選択金属配線層
１５ａ、１５ｂ、１５ｃ、１５ｄ、７１ ゲート絶縁層
１７ａ、５１ Ｎ＋型シリコン層
１８ａ、１８ｂ、２２ａ、２２ｂ、２２ｃ、２４ａ、２４ｂ、２６ａ、２６ｂ、３５、４２、１０９ 金属配線層
２０、２９、３３、４３、４５、６２、１０１ａ、１０１ｂ、１０３、１０７ 酸化シリコン層
２１ｃ、３４、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ、７５、１０８ コンタクトホール
２７ 容量酸化シリコン層
３０、５２ Ｐ型シリコン層
３０ａ、５８ａ、５８ｂ Ｎ型シリコン層
３０ｂ ｉ型シリコン層
３７ａ、３７ｃ Ｐチャネル型ＭＯＳトランジスタ
３７ｂ、３７ｄ Ｎチャネル型ＭＯＳトランジスタ
３８、３８ａ、３８ｂ ゲート接続配線
３９、３９ａ、３９ｂ ドレイン接続配線
４７ａ マスク合わせマーク形成領域
４７ｂ 回路形成領域
４８ 酸化シリコン層除去領域
４９ａ マーク金属層
４９ｂ マーク多結晶シリコン層
５０ マスク合わせ孔
５０ａ 透明絶縁層
５３ａ、５３ｂ 絶縁膜
５７ａ、５７ｂ 画素選択線
６０ シリコン基板
６１、６４ 半導体基板
６６ 埋め込み酸化膜基板
６７ 平面状シリコン膜
６８ ＰＭＯＳ柱状シリコン層
６９、７０ Ｐ＋型シリコン拡散層
７１ ゲート絶縁層
７２ ゲート電極
７３ 窒化シリコン（ＳｉＮ）膜
７４ 酸化シリコン（ＳｉＯ２）膜
７６ ソース金属配線
１００ 容量形成領域
１０６ （ドナー不純物がドープされた）Ｎ＋多結晶シリコン層
１１０ 柱状半導体
１１１ （ドナー不純物又はアクセプタ不純物がドープされていない）多結晶シリコン層
Ｖｉ 入力端子配線（層）
Ｖｄｄ 電源端子配線（層）
Ｖｓｓ グランド端子配線（層）
Ｖｏ、Ｖｏｕｔ 出力端子配線（層）
上記目的を達成するため、本発明の第１の観点に係る半導体装置の製造方法は、
半導体基板上に第１の絶縁層を形成し、所定領域上の第１の絶縁層を除去することで、絶縁層除去領域を形成する第１絶縁層形成・除去工程、または、前記所定領域の周辺において、前記半導体基板を厚さ方向に一部除去し、当該半導体基板を除去した半導体基板除去領域に第１の絶縁層を形成する第２絶縁層形成・除去工程と、
少なくとも前記所定領域を覆うように、前記半導体基板上にドナー不純物又はアクセプタ不純物を含む第１の半導体層を形成する第１半導体層形成工程と、
前記第１の半導体層上に導体層を形成する導体層形成工程と、
前記導体層及び前記第１の半導体層を所定の形状に成形する成形工程と、
前記所定の形状に成形した導体層及び第１の半導体層を覆うように、第２の絶縁層を形成する第１絶縁層形成工程と、
前記第２の絶縁層の表面を平坦化する平坦化工程と、
前記平坦化された前記第２の絶縁層の表面に、基板を接着する接着工程と、
前記半導体基板を所定の厚さまで薄くする薄膜化工程と、
前記第１の半導体層上に、前記半導体基板から柱状構造を有する柱状半導体を形成する柱状半導体形成工程と、
前記柱状半導体に回路素子を形成する回路素子形成工程と、を備え、
少なくとも前記第１半導体層形成工程以後に、前記ドナー不純物又はアクセプタ不純物を含む前記第１の半導体層から当該不純物を拡散させることで前記柱状半導体に第１の半導体領域を形成する第１半導体領域形成工程をさらに備える、
ことを特徴とする。
半導体基板上に第１の絶縁層を形成し、所定領域上の第１の絶縁層を除去することで、絶縁層除去領域を形成する第１絶縁層形成・除去工程、または、前記所定領域の周辺において、前記半導体基板を厚さ方向に一部除去し、当該半導体基板を除去した半導体基板除去領域に第１の絶縁層を形成する第２絶縁層形成・除去工程と、
少なくとも前記所定領域を覆うように、前記半導体基板上にドナー不純物又はアクセプタ不純物を含む第１の半導体層を形成する第１半導体層形成工程と、
前記第１の半導体層上に導体層を形成する導体層形成工程と、
前記導体層及び前記第１の半導体層を所定の形状に成形する成形工程と、
前記所定の形状に成形した導体層及び第１の半導体層を覆うように、第２の絶縁層を形成する第１絶縁層形成工程と、
前記第２の絶縁層の表面を平坦化する平坦化工程と、
前記平坦化された前記第２の絶縁層の表面に、基板を接着する接着工程と、
前記半導体基板を所定の厚さまで薄くする薄膜化工程と、
前記第１の半導体層上に、前記半導体基板から柱状構造を有する柱状半導体を形成する柱状半導体形成工程と、
前記柱状半導体に回路素子を形成する回路素子形成工程と、を備え、
少なくとも前記第１半導体層形成工程以後に、前記ドナー不純物又はアクセプタ不純物を含む前記第１の半導体層から当該不純物を拡散させることで前記柱状半導体に第１の半導体領域を形成する第１半導体領域形成工程をさらに備える、
ことを特徴とする。
前記回路素子形成工程は、
前記柱状半導体の外周部に第３の絶縁層を形成するとともに、前記第３の絶縁層の外周部にゲート導体層を形成する工程と、
前記柱状半導体の表層部であって、前記ゲート導体層よりも上方の部分に、前記第１の半導体領域と同一導電型である第４の半導体領域を形成する工程と、
前記柱状半導体の、前記第３の絶縁層よりも上方の部分に、前記第１の半導体領域と反対導電型の第３の半導体領域を形成する工程と、を含む、ことが好ましい。
前記柱状半導体の外周部に第３の絶縁層を形成するとともに、前記第３の絶縁層の外周部にゲート導体層を形成する工程と、
前記柱状半導体の表層部であって、前記ゲート導体層よりも上方の部分に、前記第１の半導体領域と同一導電型である第４の半導体領域を形成する工程と、
前記柱状半導体の、前記第３の絶縁層よりも上方の部分に、前記第１の半導体領域と反対導電型の第３の半導体領域を形成する工程と、を含む、ことが好ましい。
前記回路素子形成工程は、
前記柱状半導体の外周部にゲート導体層を形成する工程と、
前記柱状半導体の前記ゲート導体層よりも上方の部分に、前記第１の半導体領域と同一導電型である第５の半導体領域を形成する工程と、を含む、ことが好ましい。
前記柱状半導体の外周部にゲート導体層を形成する工程と、
前記柱状半導体の前記ゲート導体層よりも上方の部分に、前記第１の半導体領域と同一導電型である第５の半導体領域を形成する工程と、を含む、ことが好ましい。
前記回路素子形成工程は、
前記柱状半導体の上方の端部に、前記第１の半導体領域と反対導電型の第６の半導体領域を形成する工程を含む、ことが好ましい。
前記柱状半導体の上方の端部に、前記第１の半導体領域と反対導電型の第６の半導体領域を形成する工程を含む、ことが好ましい。
前記第１絶縁層形成・除去工程は、容量形成領域の前記第１の絶縁層を除去することにより、前記容量形成領域の周囲に前記第１の絶縁層を残存させるとともに、前記容量形成領域の前記半導体基板に、前記第１の絶縁層よりも厚さが薄く、容量絶縁膜として機能する第４の絶縁層を残存させる工程を含み、
前記導体層形成工程は、前記第４の絶縁層上に、容量電極として機能する導体層を形成する工程を含み、
前記第１絶縁層形成・除去工程の後に、前記容量形成領域に、ドナー不純物又はアクセプタ不純物を有し、容量電極として機能する不純物層を形成する容量形成工程を含む、ことが好ましい。
前記導体層形成工程は、前記第４の絶縁層上に、容量電極として機能する導体層を形成する工程を含み、
前記第１絶縁層形成・除去工程の後に、前記容量形成領域に、ドナー不純物又はアクセプタ不純物を有し、容量電極として機能する不純物層を形成する容量形成工程を含む、ことが好ましい。
前記半導体基板上にマスク合わせマーク形成領域を設定するマスク合わせマーク形成領域設定工程と、
前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の内の少なくとも一つからなるマスク合わせマークを形成するマスク合わせマーク形成工程と、
前記マスク合わせマーク形成領域に、マスク合わせ孔を形成し、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の少なくとも一つを露出させる工程と、
前記マスク合わせマークを基準として、フォトマスクのマスク合わせを行うマスク合わせ工程と、
をさらに備える、ことが好ましい。
前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の内の少なくとも一つからなるマスク合わせマークを形成するマスク合わせマーク形成工程と、
前記マスク合わせマーク形成領域に、マスク合わせ孔を形成し、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の少なくとも一つを露出させる工程と、
前記マスク合わせマークを基準として、フォトマスクのマスク合わせを行うマスク合わせ工程と、
をさらに備える、ことが好ましい。
前記第２絶縁層形成・除去工程は、前記所定領域の周辺の前記半導体基板をエッチングする半導体基板エッチング工程と、
前記エッチングされた領域の前記半導体基板上に、前記第１の絶縁層を形成する工程と、
前記所定領域の前記半導体基板と、当該所定領域の周辺に位置する前記第１の絶縁層上に、前記第１の半導体層を形成する工程と、を含む、
ことが好ましい。
前記エッチングされた領域の前記半導体基板上に、前記第１の絶縁層を形成する工程と、
前記所定領域の前記半導体基板と、当該所定領域の周辺に位置する前記第１の絶縁層上に、前記第１の半導体層を形成する工程と、を含む、
ことが好ましい。
前記第２絶縁層形成・除去工程は、前記所定領域の周辺において、前記半導体基板を厚さ方向に一部除去し、当該半導体基板を除去した半導体基板除去領域に第１の絶縁層を形成することに代えて、前記柱状半導体を形成する領域の前記半導体基板の周辺の領域を選択的に酸化して前記第１の絶縁層としての選択酸化層を形成する工程を含む、
ことが好ましい。
ことが好ましい。
前記柱状半導体を形成する領域における前記半導体基板上に、少なくとも２つ以上の、互いに分離された前記絶縁層除去領域を形成する領域を形成する工程と、
前記絶縁層除去領域において、露出した前記半導体基板の表面上に、互いに分離され、ドナーまたはアクセプタがドープされた複数の前記第１の半導体層と、前記第１の半導体層に接続された前記導体層と、を形成する工程を含む、
ことが好ましい。
前記絶縁層除去領域において、露出した前記半導体基板の表面上に、互いに分離され、ドナーまたはアクセプタがドープされた複数の前記第１の半導体層と、前記第１の半導体層に接続された前記導体層と、を形成する工程を含む、
ことが好ましい。
本実施形態では、Ｎ ＋ 型シリコン層６ａとＰ型シリコン層３０とによってｐｎ接合ダイオードが形成されている。
Claims (20)
- 半導体基板上の所定領域に第１の絶縁層を形成し、前記所定領域上の第１の絶縁層を除去することで、絶縁層除去領域を形成する第１絶縁層形成・除去工程、または、前記所定領域の周辺において、前記半導体基板を厚さ方向に一部除去し、当該半導体基板を除去した半導体基板除去領域に第１の絶縁層を形成する第２絶縁層形成・除去工程と、
少なくとも前記所定の領域を覆うように、前記半導体基板上にドナー不純物又はアクセプタ不純物を含む第１の半導体層を形成する第１半導体層形成工程と、
前記第１の半導体層上に導体層を形成する導体層形成工程と、
前記導体層及び前記第１の半導体層を所定の形状に成形する成形工程と、
前記所定の形状に成形した導体層及び第１の半導体層を覆うように、第２の絶縁層を形成する第１絶縁層形成工程と、
前記第２の絶縁層の表面を平坦化する平坦化工程と、
前記平坦化された前記第２の絶縁層の表面に、基板を接着する接着工程と、
前記半導体基板を所定の厚さまで薄くする薄膜化工程と、
前記第１の半導体層上に、前記半導体基板から柱状構造を有する柱状半導体を形成する柱状半導体形成工程と、
前記柱状半導体に回路素子を形成する回路素子形成工程と、を備え、
少なくとも前記第１半導体層形成工程以後に、前記ドナー不純物又はアクセプタ不純物を含む前記第１の半導体層から当該不純物を拡散させることで前記柱状半導体に第１の半導体領域を形成する第１半導体領域形成工程をさらに備える、
ことを特徴とする半導体装置の製造方法。 - 前記回路素子形成工程は、
前記柱状半導体の外周部に第３の絶縁層を形成するとともに、前記第３の絶縁層の外周部にゲート導体層を形成する工程と、
前記ゲート導体層の上方部位かつ前記柱状半導体の表層部に、前記第１の半導体領域と同一導電型である第４の半導体領域を形成する工程と、
前記柱状半導体において、前記第３の絶縁層の上方部位に、前記第１の半導体領域と反対導電型の第３の半導体領域を形成する工程と、を含む、ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記回路素子形成工程は、
前記柱状半導体の外周部に第３の絶縁層を形成するとともに、前記第３の絶縁層の外周部にゲート導体層を形成する工程と、
前記柱状半導体における前記第３の絶縁層の上方部位に、前記第１の半導体領域と同一導電型の第５の半導体領域を形成する工程と、を含む、ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記回路素子形成工程は、
前記柱状半導体の上方部位に、前記第１の半導体領域と反対導電型の第６の半導体領域を形成する工程を含む、ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１半導体層形成工程は、前記第１の半導体層と同層に、電気抵抗として機能する第２の半導体層を形成する工程を含む、ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
- 前記第１半導体層形成工程は、容量電極として機能する前記第１の半導体層上の所定の領域に容量絶縁膜として機能する絶縁膜を形成する工程を含み、
前記導体層形成工程は、前記絶縁膜上に、前記第１の半導体層と共に容量電極として機能する導体層を形成する工程を含む、ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。 - 前記第１絶縁層形成・除去工程は、前記半導体基板上に、第１の絶縁層と共に第４の絶縁層を形成するとともに、予め設定した容量形成領域に、前記第４の絶縁層よりも厚さが薄く、容量絶縁膜として機能する第５の絶縁層を形成する工程を含み、
前記導体層形成工程は、前記第５の絶縁層上に、容量電極として機能する導体層を形成する工程を含み、
前記第１及び第２絶縁層形成・除去工程は、前記容量形成領域に、ドナー不純物又はアクセプタ不純物を有し、容量電極として機能する不純物層を形成する容量形成工程を含む、ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。 - 前記半導体基板上にマスク合わせマーク形成領域を設定するマスク合わせマーク形成領域設定工程と、
前記マスク合わせマーク形成領域に、マスク合わせ孔を形成し、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の少なくとも一つを露出させる工程と、
前記マスク合わせ孔を通して、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の内の少なくとも一つからなるマスク合わせマークを形成するマスク合わせマーク形成工程と、
前記マスク合わせマークを基準として、フォトマスクのマスク合わせを行うマスク合わせ工程と、をさらに備える、ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。 - 前記マスク合わせ孔に透明絶縁体を埋め込む工程をさらに備え、
前記マスク合わせマーク形成工程では、前記透明絶縁体を通して、前記絶縁層除去領域、前記第１の絶縁層及び前記導体層の内の少なくとも一つからなるマスク合わせマークを形成し、
前記マスク合わせ工程では、前記マスク合わせマークを基準として、フォトマスクのマスク合わせを行う、ことを特徴とする請求項８に記載の半導体装置の製造方法。 - 前記第１または第２絶縁層形成・除去工程と、前記第１半導体層形成工程との間に、前記絶縁層除去領域を覆うように、ドナー不純物及びアクセプタ不純物がドープされていない第２の半導体層を形成する工程をさらに備える、ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
- 請求項２に記載の半導体装置の製造方法によって製造される半導体装置であって、
前記柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型の半導体又は真性半導体からなる第２の半導体領域を備え、
前記第２の半導体領域と前記第４の半導体領域とから電磁エネルギー波の照射により発生する信号電荷を蓄積するダイオードが形成され、
前記ダイオードがゲートとして機能し、前記第１の半導体領域と前記第３の半導体領域のいずれか一方がソース、他方がドレインとしてそれぞれ機能し、かつ、前記第２の半導体領域に形成されたチャネルを流れるとともに前記ダイオードに蓄積された信号電荷量に応じて変化する電流を信号取り出し手段によって取り出し可能とされた接合電界効果トランジスタが形成され、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第４の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタによって、前記ゲート導体層に電圧が印加されることで、前記ダイオードに蓄積された信号電荷を前記第１の半導体領域に除去する信号電荷除去手段が形成されている、ことを特徴とする半導体装置。 - 請求項３に記載の半導体装置の製造方法によって製造される半導体装置であって、
前記柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型又は真性半導体からなる第２の半導体領域を備え、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタが形成されている、ことを特徴とする半導体装置。 - 請求項４に記載の半導体装置の製造方法によって製造される半導体装置であって、
前記柱状半導体は、
前記第１の半導体領域と第６の半導体領域との間に、前記第１の半導体領域と反対導電型又は真性半導体からなる第２の半導体領域を備え、
前記第２の半導体領域と、前記第６の半導体領域と、からダイオードが形成されている、ことを特徴とする半導体装置。 - 請求項１又は３に記載の半導体装置の製造方法によって製造される半導体装置であって、
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記複数の柱状半導体は、前記第１の半導体領域にアクセプタ不純物がドープされている複数の第１の柱状半導体と、前記第１の半導体領域にドナー不純物がドープされている複数の第２の柱状半導体とからなる、ことを特徴とする半導体装置。 - 請求項１乃至３のいずれか１項に記載の半導体装置の製造方法によって製造される半導体装置であって、
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記複数の柱状半導体における、複数の前記第１の半導体領域、及び、複数の前記導体層の内の両方、又は、一方が互いに接続されている、ことを特徴とする半導体装置。 - 請求項３に記載の半導体装置の製造方法によって製造される半導体装置であって、
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記各柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型の半導体又は真性半導体からなる第２の半導体領域と、
前記第２の半導体領域上に形成された第５の半導体領域と、
前記第２の半導体領域の外周部に形成された第３の絶縁層と、
前記第３の絶縁層の外周部に形成されたゲート導体層と、を備え、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタが形成され、
前記第１の半導体層は、前記複数の柱状半導体に亘って連続して繋がるように形成されているとともに、前記繋がるように形成された前記第１の半導体層は、絶縁層に形成されたコンタクトホールを介して、外部回路に接続するための配線層に接続されている、ことを特徴とする半導体装置。 - 請求項３に記載の半導体装置の製造方法によって製造される半導体装置であって、
前記第１の半導体層上に複数の前記柱状半導体が形成されており、
前記各柱状半導体は、
前記第１の半導体領域上に形成された当該第１の半導体領域と反対導電型の半導体又は真性半導体からなる第２の半導体領域と、
前記第２の半導体領域上に形成された第５の半導体領域と、
前記第２の半導体領域の外周部に形成された第３の絶縁層と、
前記第３の絶縁層の外周部に形成されたゲート導体層と、を備え、
前記ゲート導体層がゲートとして機能するとともに、前記第１の半導体領域及び前記第５の半導体領域の一方がソースとして機能し、他方がドレインとして機能するＭＯＳトランジスタが形成され、
前記第１の半導体層は、前記複数の柱状半導体に亘って連続して繋がるように形成されているとともに、前記第１の半導体層は、絶縁層に形成されたコンタクトホールを介して、所定のトランジスタのゲートに接続するための配線層に接続されている、ことを特徴とする半導体装置。 - 前記第２絶縁層形成・除去工程は、前記柱状半導体を形成する領域の周辺の前記半導体基板をエッチングする半導体基板エッチング工程と、
前記エッチングされた領域の前記半導体基板上に、前記第１の絶縁層を形成する工程と、
前記エッチングにより露出した前記半導体基板と、当該露出した半導体基板の周辺に位置する前記第１の絶縁層上に、前記第１の半導体層を形成する工程と、を含む、
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第２絶縁層形成・除去工程は、前記柱状半導体を形成する領域の前記半導体基板の周辺の領域を選択的に酸化して前記第１の絶縁層としての選択酸化層を形成する工程を含む、
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記柱状半導体を形成する領域における前記半導体基板上に、少なくとも２つ以上の、互いに分離された前記第１の絶縁層を形成する領域を形成する工程と、
前記互いに分離された領域における前記第１の絶縁層で囲まれ、かつ、露出した前記半導体基板の表面上に、互いに分離され、ドナーまたはアクセプタがドープされた複数の前記第１の半導体層と、前記第１の半導体層に接続された前記導体層と、を形成する工程を含む、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
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