近年、複数の画素がマトリックス状に配列された画素部と、画素部の各列に対応して設けられた各画素から画素信号を読み出すカラムAD変換部とを備え、各カラムAD変換部が自身で読み出した画素信号をアナログデジタル変換するCMOSイメージセンサが知られている(例えば、特許文献1)。このようなCMOSイメージセンサでは、カラムAD変換部は積分型AD変換器を備え、積分型AD変換方式により画素信号をAD(アナログデジタル)変換するものが一般的である。
ここで、積分型AD変換器において分解能を上げようとすると、必要なクロック数が増え、AD変換に時間が掛かってしまうという問題がある。これは、例えばnビットのデジタルデータを得るためには、2のn乗クロックの時間が必要となるからである。
この問題を解消するために、デジタルデータを上位ビット群と下位ビット群とに分割してAD変換する技術が知られている(特許文献2)。
しかしながら、特許文献2の技術では上位ビット群と下位ビット群とが共に積分型AD変換方式によってAD変換されているため、さほどAD変換のスピードを上げることはできない。
この問題を解決するために、上位ビット群を積分型ではなく逐次比較型でAD変換を行う技術が知られている(特許文献3)。
図8は、上位ビット群を逐次比較型AD変換方式でAD変換し、下位ビット群を積分型AD変換方式でAD変換するカラムAD変換部の回路図を示している。図9は、図8に示すカラムAD変換部のタイミングチャートを示している。
図8に示すカラムAD変換部は、冗長ビットとして1ビットを追加した15ビットのカラムAD変換部で、上位4ビットの上位ビット群と、冗長ビットを含む下位11ビットの下位ビット群とに分割してAD変換を行う。
図8に示すようにカラムAD変換部は、カラムアンプ100、クランプ部200、コンパレータ部300、ラッチ回路400、逐次比較信号生成部500、及びSA(Successive Approximation)レジスタ600を備えている。
図8と図9とを用いて、図8に示す画素回路の動作を説明する。まず、垂直信号線L1に画素からのノイズ(Noise)成分の画素信号Videoである高電位の信号が出力されると、φARST、φCL、φCRST1、φCRST2が一定期間Hi(ハイレベル)にされ、カラムアンプ100、クランプ部200、コンパレータ部300がリセットされ、φGainA=Hi、φGainB=Loの場合、Noise成分の画素信号VideoがコンデンサCAにサンプルホールドされる。
その後、画素において、フォトダイオードで蓄積された電荷がフローティングディフュージョンに転送され、画素部から垂直信号線L1を介して(Noise+Signal)成分の画素信号VideoであるNoise成分よりもSignal成分の大きさだけ低電位の信号が出力される。
画素信号Videoが(Signal+Noise)成分のレベルに低下すると、カラムアンプ100の出力信号であるAOUTは、Signal成分の大きさに従って、カラムアンプ100のリセットレベルであるVOPAから増大する。このVOPAの変化の大きさは、φGainA、φGainBのゲイン設定による。すなわち、図9のタイミングチャートのように、φGainAとφGainBとの両方がHiの場合は、カラムアンプ100のゲインは、(CA+CB)/CFとなり、カラムアンプ100の出力信号であるAOUTは、Signal・(CA+CB)/CFだけ上昇する。
この後、逐次比較型AD変換方式により上位ビット群のAD変換が開始される。まず、φSA1=Hiになり、カラムアンプ100にコンデンサC1が接続される。ここで、コンデンサC1の他端には電圧VREFが入力されているため、カラムアンプ100に入力される電位はVREF・C1だけ上昇する。カラムアンプ100に入力される電位が上昇すると、AOUTはVREF・(C1/CF)だけ低下する。
コンパレータ部300に入力される信号CIN(以下、「CIN」と記す。)は、カラムアンプ100とコンパレータ部300との間にクランプ部200が存在するため、直流レベルはAOUTと異なるが、交流レベルはAOUTと同様に変化する。
具体的には、クランプ部200のゲインKGがKG=C21/(C21+C22)であるため、φSA1=Hiとなると、CINはKG・VREF・(C1/CF)=TH1だけ低下する。ここで、φSA1=Hiにしたとき、CINがコンパレータ部300の閾値電圧であるVOPC以下になればCOUTはHiからLoに反転する。図9のタイミングチャートではCINは、TH1低下しても、VOPCよりも高いため、COUTは反転せずHiを維持している(期間T1)。
この場合、SAレジスタ600は、COUT=Hiが維持されているので、φSA1=Hiを維持する。φSA1=Hiを維持するということは、上位ビット群のMSB(D1)=1にするということなので、SAレジスタ600はD1=1にする。
次に、SAレジスタ600は、φSA1=Hiを維持してφSA2=Hiにして、カラムアンプ100にコンデンサC2を接続する。
このとき、AOUTはVREF・(C2/CF)だけ電位が変化し、CINはKG・VREF・(C2/CF)=TH2だけ電位が変化する。図9の例ではCINがVOPC以下になるのでCOUTはHiからLoに反転する(期間T2)。
COUT=Loになると、SAレジスタ600は、φSA2をHiからLoに戻し、コンデンサC2をカラムアンプ100から切り離す。ここで、SAレジスタ600は、φSA2がLoに戻ったので、D2=0にする。
次に、SAレジスタ600は、φSA1=Hi、φSA2=Loを維持して、φSA3=Hiにしてカラムアンプ100にコンデンサC3を接続する。これにより、AOUTはVREF・(C3/CF)に応じて電位が変化し、CINはKG・VREF・(C3/CF)=TH3に応じて電位が変化する。図9の例ではCINは上昇しているが、CINはVOPC以下なので、COUT=Loを維持する(期間T3)。COUT=Loが維持されているので、SAレジスタ600は、φSA3をHiからLoに戻し、カラムアンプ100からコンデンサC3を切り離す。ここで、SAレジスタ600は、φSA3がLoに戻ったので、D3=0とする。
次に、SAレジスタ600は、φSA1=Hi、φSA2=Lo、φSA3=Loを維持して、φSA4=Hiにして、カラムアンプ100にコンデンサC4を接続する。これにより、AOUTはVREF・(C4/CF)に応じて電位が変化し、CINはKG・VREF・(C4/CF)=TH4(図略)に応じて電位が変化する。図9の例ではCINの電位がVOPCを超えているので、COUTはLoからHiに反転する(期間T4)。COUTがHiに反転したため、SAレジスタ600は、φSA4=Hiを維持させる。ここで、SAレジスタ600は、φSA4=Hiを維持したため、D4=1にする。
そして、C1、C2、C3、C4、CF、C21、C22、VREFに一定の関係を持たせて、上記のような動作を行えば、上位ビット群をデジタル化することができる。
次に、コンパレータ部300にランプ信号(以下、「VRAMP」と記す。)が入力されると、上位ビット群のAD変換後におけるCINにVRAMPが重畳され、CINがVOPCになるまでの時間がカウントされ(時刻T6)、このカウント値が下位ビット群の値となる。
図10は、逐次比較型AD変換方式によるAD変換動作を概念的に説明する図である。ここで、縦方向はCINのレベルを示している。また、TH1〜TH4はそれぞれ、KG・(C1/CF)・VREF、KG・(C2/CF)・VREF、KG・(C3/CF)・VREF、KG・(C4/CF)・VREFを示している。D1〜D4は4ビットのデジタルデータを示している。
図10を用いてカラムAD変換部の動作を概念的に説明すると、まず、カラムAD変換部は、CINをTH1と比較し、CIN>TH1の場合、D1=1とし、CIN<TH1の場合、D1=0とする。
次に、カラムAD変換部は、D1=1とした場合はCINからTH1を減じた値をCINとしてTH2と比較し、D1=0とした場合はCINをそのままTH2と比較し、CIN>TH2の場合、D2=1とし、CIN<TH2の場合、D2=0とする。
次に、カラムAD変換部は、D2=1とした場合はCINからTH2を減じた値をCINとしてTH3と比較し、D2=0とした場合はCINをそのままTH3と比較し、CIN>TH3の場合、D3=1とし、CIN<TH3の場合、D3=0とする。
次に、カラムAD変換部は、D3=1とした場合はCINからTH3を減じた値をCINとしてTH4と比較し、D3=0とした場合はCINをそのままTH4と比較し、CIN>TH4の場合、D4=1とし、CIN<TH4の場合、D4=0とする。
図9のタイミングチャートの例では、CINは升αに属している。そのため、D1〜D4=1,0,0,1となる。
図11は図8のカラムAD変換部における理想的な上位ビット群のAD変換特性と下位ビット群のAD変換特性とを示したグラフである。図11において、横軸はカラムAD変換部に入力されるアナログの画素信号(アナログ入力)、左の縦軸は上位ビット群の値、右の縦軸は下位ビット群の値を示している。また、g1は上位ビット群のAD変換特性を示し、g2は下位ビット群のAD変換特性を示している。
図11に示すように、上位ビット群の値はアナログ入力が増大するにつれて、階段状に0から15まで16段階で変化している。下位ビット群の値は、上位ビット群の1ステップが1期間とされてのこぎり状に変化していることが分かる。
特許文献3にも記載されているが、上位ビット群と下位ビット群とに分割してAD変換を行う場合、必ず上位ビット群の値と下位ビット群の値との間でマッチング誤差が生じるため、下位ビット群に1ビットの冗長ビットが設けられているのが通常である。
図8のカラムAD変換部は最終的に14ビットのデジタルデータを得るものであり、上位ビット群が4ビットなので、下位ビット群の分解能は10ビットで足りるが、下位ビット群は1ビットの冗長ビットを持ち、11ビットとされている。
よって、図11に示すように下位ビット群のダイナミックレンジは上側0.5ビットの冗長ビットと下側0.5ビットの冗長ビットとが除かれたものになる。
図11のAD変換特性を示す場合、下位ビット群から下側及び上側の冗長ビットのダイナミックレンジを減算して、上位ビット群と合成すれば、図12に示すような滑らかな直線状の14ビットのAD変換特性が得られる。
すなわち、下位ビット群から冗長ビットを取り除き、上位ビット群の各ビットに重み付け値を乗じて合成すれば、図12のAD変換特性が得られる。ここで、重み付け値は、2進数を10進数に変換する際に使用される重み付け値であり、最終的に得られるデジタルデータは14ビットであるので、上位ビット群のD1〜D4の重み付け値はそれぞれ、213=8192、212=4096、211=2048、210=1024となる。
しかしながら、実際にはコンデンサC1〜C4の容量が理想値からずれ、コンデンサC1〜C4のそれぞれをカラムアンプ100に接続したときのCINが理想値からずれるのが一般的であるため、実際には上位ビット群と下位ビット群とのAD変換特性は、図13に示すような特性になる。図13では、上位ビット群の値によって下位ビット群のダイナミックレンジにバラツキが生じていることが分かる。
図13のようなAD変換特性の場合、単純に下位ビット群から冗長ビットを取り除いて上位ビット群に合成する手法では、上位ビット群の各ビットの重み付け値をそのまま採用すると、図12に示すような滑らかな直線状のAD変換特性は得られない。具体的には、図12に示す直線を上位ビット群の1ステップごとに分断して不連続に繋げたようなAD変換特性が得られる。
そこで、従来では、カラムアンプ100に入力される信号を0として、SAレジスタ600にカラムアンプ100と各コンデンサC1〜C4とを強制的に接続させ、CINの値を測定し、測定結果に基づいて上位ビット群の各ビットの重み付け値を補正することが行われていた。
一方、通常動作時においてカラムアンプ100に入力される信号が0である場合、上位ビット群の値は、D1〜D4の全てが0であるため、SAレジスタ600は、コンデンサC1〜C4をカラムアンプ100に逐次接続した後、最終的には全てのコンデンサC1〜C4をカラムアンプ100に接続させないはずである。
しかしながら、従来のCINの測定方法では、例えばコンデンサC1をカラムアンプ100に接続したときのCINを測定する場合、SAレジスタ600は、D1〜D4の値が全て0であるにも関わらず、強制的にコンデンサC1をカラムアンプ100に接続させる。そのため、SAレジスタ600は、通常動作時と異なる動作が強いられていた。これにより、例えばコンデンサC1をカラムアンプ100に接続したときのコンパレータ部300に入力されるCINの値が通常動作時と測定時とで異なってしまい、CINを精度良く測定することができないという問題があった。その結果、上位ビット群の各ビットの重み付け値を精度良く補正することができないという問題があった。
図1は、本発明の実施の形態による固体撮像装置の全体構成図である。図1に示すように固体撮像装置は、列並列型AD変換方式(カラムAD変換方式)のCMOSイメージセンサによる固体撮像装置であって、画素部1、垂直走査回路2、読出回路としてのカラムAD変換部3、水平走査回路4、制御部5、画像処理部6、及び画像メモリ7を備えている。
画素部1は、複数の画素が8行×8列でマトリックス状に配列されている。なお、8行×8列は一例であり、M(Mは2以上の正の整数)行×N(Nは2以上の正の整数)列に配列してもよい。
垂直走査回路2は、例えば、シフトレジスタにより構成され、画素部1の第1行目〜第8行目の各行に対応する8本の画素制御線HL1を介して画素部1と接続されている。そして、垂直走査回路2は、垂直同期信号VDに同期して、第1行目〜第8行目の画素制御線HL1をサイクリックに選択することで、画素部1を垂直走査する。
水平走査回路4は、例えばシフトレジスタにより構成され、水平同期信号HDに同期して列選択信号を出力することで、1水平走査期間において、第1列目〜第8列目のカラムAD変換部3をサイクリックに選択してカラムAD変換部3を水平走査し、カラムAD変換部3が保持する第1列目〜第8列目の画素信号を順次に出力させる。
制御部5は、CPU(中央演算処理装置)、ROM(リードオンリーメモリ)、及びRAM(ランダムアクセスメモリ)等かなるマイコンから構成され、固体撮像装置全体制御を司る。
画像処理部6は、専用のハードウエア回路により構成され、各カラムAD変換部3から出力された画像データに種々の画像処理を施す。本実施の形態では、画像処理部6は、特に補正部61を備えている。補正部61の処理の詳細については後述する。
画像メモリ7は、ハードディスク等の記憶装置から構成され、画像処理部6により所定の画像処理が行われた画像データを記憶する。
図2は、図1に示すカラムAD変換部3の回路図を示している。カラムAD変換部3は、カラムアンプ10、クランプ部20、コンパレータ部30、測定部としてのラッチ部40、逐次比較信号生成部50、ビット決定部としてのSAレジスタ60、及びスイッチ部70を備えている。
図2において、φCORR,φXCORR,φGainA,φGainB,φARST,φCL,φSH,φCMP,φCRST1,φCRST2は制御信号を示し、例えば制御部5から出力される。また、VRAMPはランプ信号を示し、例えば制御部5から出力される。
カラムアンプ10は、画素部1から出力された画素信号Videoに対して、CDS処理を行いながら増幅処理を行い、画素信号Videoからノイズ信号を除去する。
具体的にはカラムアンプ10は、オペアンプA10と、コンデンサCA,CB,CF、及びスイッチSW3,SW4,SW5を備えている。コンデンサCA,CBは、オペアンプA10のマイナス端子側にスイッチSW3,SW4を介して接続されている。コンデンサCFは、オペアンプA10の入出力端子間に設けられた帰還コンデンサである。
スイッチSW3は、コンデンサCAをオペアンプA10に接続するためのスイッチであり、例えばφGainA=Hi(ハイレベル)のときオンしてコンデンサCAをオペアンプA10のマイナス端子に接続し、φGainA=Lo(ローレベル)のときオフしてコンデンサCAをオペアンプA10のマイナス端子から切り離す。
スイッチSW4は、コンデンサCBをオペアンプA10に接続するためのスイッチであり、例えばφGainB=Hi(ハイレベル)のときオンしてコンデンサCBをオペアンプA10のマイナス端子に接続し、φGainB=Lo(ローレベル)のときオフしてコンデンサCBをオペアンプA10のマイナス端子から切り離す。
スイッチSW5は、コンデンサCFと並列接続され、φARST=Hiのときオンし、φARST=Loのときオフし、カラムアンプ10をリセットし、オペアンプA10のマイナス端子とオペアンプA10の出力端子との電位を所定のリセットレベル(以下、「VOPA」と記す。)にする。なお、オペアンプA10のプラス端子には常にVOPAが印加されている。
ここで、カラムアンプ10は、スイッチSW3=オンの場合、入力される信号をCA/CFの利得で増幅し、スイッチSW4=オンの場合、入力される信号をCB/CFの利得で増幅し、スイッチSW3,SW4=オンの場合、入力される信号を(CA+CB)/CFの利得で増幅する。
クランプ部20は、カラムアンプ10の出力端子側に設けられ、画素信号Videoの黒レベルを所定の定電圧であるクランプ電圧VCLにクランプする。ここで、クランプ部20は、スイッチSW6,SW7、及びコンデンサC21,C22を備えている。スイッチSW6は一端がコンデンサC21,Cxを介して接地されると共にコンデンサC21を介してオペアンプA10の出力端子に接続され、他端がクランプ電圧VCLを出力するクランプ電圧源(図略)に接続され、φCL=Hiのときオンし、φCL=Loのときオフする。
スイッチSW7は、一端がコンデンサC21に接続され、他端がコンデンサC22を介してコンパレータ部30に接続され、φSH=Hiのときオンして、カラムアンプ10及びコンパレータ部30間を接続し、φSH=Loのときオフして、カラムアンプ10及びコンパレータ部30間を遮断する。
コンデンサCxは、一端がコンデンサC21に接続され、他端が接地され、AOUTを保持する。
コンパレータ部30は、スイッチSW10,SW8,SW9、コンデンサC31、及びコンパレータA31,A32を備えている。
スイッチSW10は、一端がコンデンサC22を介して、コンパレータA31のマイナス端子に接続され、他端にVRAMPが入力され、φCMP=Hiになったときオンして、VRAMPをコンパレータA31のマイナス端子に入力し、φCMP=Loになったときオフして、VRAMPをコンパレータA31のマイナス端子に入力しない。
本実施の形態では、画素信号Videoは、上位4ビットの上位ビット群と下位11ビット(1ビットの冗長ビットを含む)の下位ビット群とに分けてAD変換される。そして、カラムAD変換部3は、上位ビット群を逐次比較型AD変換方式によりAD変換し、下位ビット群を積分型AD変換方式によりAD変換する。
そのため、VRAMPは下位ビット群をAD変換するために、例えば0〜2048(=211)の範囲で経時的に増大するランプ信号が採用される。
スイッチSW8は、コンパレータA31の入出力端子間に接続され、φCRST1=Hiのときオンし、φCRST1=Loのときオフし、コンパレータA31をリセットさせ、コンパレータA31のマイナス端子とコンパレータA31の出力端子との電位を所定のリセットレベル(以下、「VOPC」と記す。)にする。なお、コンパレータA31のプラス端子には常にVOPCが印加されている。
コンパレータA31は、マイナス端子に入力される信号(以下、「CIN」と記す。)をVOPCと比較し、CINがVOPCを超えると、出力信号をローレベルに反転させ、CINがVOPCを下回ると、出力信号をハイレベルに反転させる。
スイッチSW9は、コンパレータA32の入出力端子間に接続され、φCRST2=Hiのときオンし、φCRST2=Loのときオフし、コンパレータA32をリセットし、コンパレータA32のマイナス端子とコンパレータA32の出力端子との電位をリセットレベルであるVOPCにする。なお、コンパレータA32のプラス端子には常にVOPCが印加されている。
コンパレータA32は、マイナス端子がコンデンサC31を介してコンパレータA31に接続され、コンパレータA31からの出力信号がVOPCを超えると、出力信号(以下、「COUT」と記す。)をLoに反転させ、コンパレータA31からの出力信号がVOPCを下回ると、COUTをHiに反転させる。
ラッチ部40は、下位ビット群の各ビットの値(=D5〜D15)をラッチする11個のラッチ回路41を備えている。
カウンタ90は、例えば図1に示す制御部5内に設けられた11ビットのカウンタにより構成され、VRAMPのコンパレータ部30への入力が開始されてから、CINがVOPCに到達してCOUTが反転するまでの時間をカウントし、カウント値をラッチ回路41にラッチさせる。
逐次比較信号生成部50は、逐次比較コンデンサとしてのコンデンサC1〜C4、及びスイッチSA1〜SA4を備えている。コンデンサC1〜C4は、上位ビット群の各ビットに対応し、それぞれレベルの異なる信号をカラムアンプ10に出力する。具体的には、コンデンサC1〜C4は、一端がスイッチSA1〜SA4を介して基準電圧(以下、「VREF」と記す。)を出力する電圧源(図略)に接続され、他端がオペアンプA10のマイナス端子に接続されている。
本実施の形態では、コンデンサC1〜C4は、それぞれ、上位ビット群の各ビットを最上位ビットから順にD1〜D4とすると、D1〜D4に対応している。
ここで、KG・Signal・((CA+CB)/CF)のダイナミックレンジをWとすると(但し、KG=C21/(C21+C22))、コンデンサC1〜C4の容量はそれぞれ、例えばKG・(C1/CF)・VREF=W/2、KG・(C2/CF)・VREF=W/4、KG・(C3/CF)・VREF=W/8、KG・(C4/CF)・VREF=W/16となるように設定されている。そして、D1〜D4の閾値をTH1〜TH4とすると、TH1=W/2、TH2=W/4、TH3=W/8、TH4=W/16となる。
スイッチSA1〜SA4は、それぞれ、φSA1〜φSA4=HiのときオンしてC1〜C4をVREFに接続し、φSA1〜φSA4=LoのときオフしてC1〜C4を接地端子(Ground)に接続する。ここで、φSA1〜φSA4は、SAレジスタ60により出力される。
SAレジスタ60は、コンデンサC1〜C4とカラムアンプ10との接続関係を逐次切り替えて、コンパレータ部30から出力されるCOUTを基に、逐次比較型AD変換方式により画素信号Videoの上位ビットの値を決定する。
ここで、SAレジスタ60は、コンデンサC1〜C4を、容量の大きい順番でカラムアンプ10に逐次に接続し、コンデンサC1〜C4のうちのある1つのコンデンサをカラムアンプ10に接続したときのCOUTの反転の有無に基づいて、当該1つのコンデンサのカラムアンプ10への接続を維持するか否かを決定すると共に、当該1つのコンデンサに対応するビットの値を決定する。
具体的には、SAレジスタ60は、コンデンサC1をカラムアンプ10に接続し、COUTが反転しない場合、φSA1=Hiを維持し、かつ、D1=1とする。一方、SAレジスタ60は、コンデンサC1をカラムアンプ10に接続し、COUTが反転した場合、φS1=Loに切り替え、D1=0とする。
そして、SAレジスタ60は、コンデンサC2〜C4を逐次カラムアンプ10に接続し、ある1つのコンデンサを接続したときのCOUTが反転した場合、当該1つのコンデンサに対応するビットの値を1つ上位のビットの値と逆の値にすると共に、当該1つのコンデンサに対応するビットが1の場合は、当該1つのコンデンサのカラムアンプ10への接続を維持し、当該1つのコンデンサに対応するビットが0の場合は、当該1つのコンデンサのカラムアンプ10への接続を遮断する。
スイッチ部70は、垂直信号線L1及びカラムアンプ10間に接続され、補正部61の制御の下、カラムアンプ10及び垂直信号線L1間を遮断してカラムアンプ10を電圧源80に接続させる。
ここで、スイッチ部70は、スイッチSW1,SW2を備えている。スイッチSW1は、電圧源80及びカラムアンプ10間に設けられ、φCORR=Hiのときオンして電圧源80をカラムアンプ10に接続し、φCORR=Loのときオフして電圧源80をカラムアンプ10から切り離す。
スイッチSW2は、カラムアンプ10及び垂直信号線L1間に設けられ、φXCORR=Hiのときオンして垂直信号線L1をカラムアンプ10に接続し、φXCORR=Loのときオフして垂直信号線L1をカラムアンプ10から切り離す。ここで、スイッチSW1,SW2は相補的にオンするようにφCORR、φXCORRのHi、Loのタイミングが定められている。
このように、スイッチSW1,SW2が設けられているため、画素信号Videoを読み取る通常動作時と、CINを測定する測定時とにおいて、オペアンプA10からみた負荷容量が同じになる。
つまり、通常動作時では、スイッチSW1=オフ、スイッチSW2=オンとなるため、オペアンプA10からみた負荷容量は、コンデンサCA,CB,と、SAレジスタ60により逐次接続されるコンデンサC1〜C4となる。一方、測定時では、スイッチSW1=オン、スイッチSW2=オフとなるため、オペアンプA10からみた負荷容量は、コンデンサCA,CBと、SAレジスタ60により逐次接続されるコンデンサC1〜C4となる。そのため、通常動作時と測定時とにおいてオペアンプA10からみた負荷容量は同一となる。
次に、図2に示すカラムAD変換部3の動作について説明する。なお、カラムAD変換部3の動作は、図9と同様であるため、図9のタイミングチャートを用いて説明する。以下の説明では、SW3,SW4は共にオンされているものとする。
まず、垂直信号線L1に画素からのNoise成分の画素信号Videoが出力されると、φARST、φCL、φCRST1、φCRST2、φSHが一定期間Hiにされ、カラムアンプ10、クランプ部20、コンパレータ部30がリセットされる。
次に、Noise成分の画素信号Videoが、コンデンサCA,CBでサンプルホールドされる。
次に、画素部1から垂直信号線L1を介して(Noise+Signal)成分の画素信号VideoであるNoise成分よりもSignal成分の大きさだけ低電位の信号が出力される。
次に、画素信号Videoが(Noise+Signal)成分のレベルに低下すると、カラムアンプ10の出力信号であるAOUTは、Signal成分の大きさに従って、VOPAからSignal・((CA+CB)/CF)だけ増大する。
また、クランプ部20のゲインKGがKG=C21/(C21+C22)であるため、CINはVOPCからKG・Signal・((CA+CB)/CF)だけ増大する。このとき、コンパレータ部30は、CIN>VOPCとなるため、COUT=Hiに反転させる。
次に、φSA1=Hiになり、カラムアンプ10にコンデンサC1が接続され、カラムアンプ10に入力される電位がVREF・C1だけが上昇し、AOUTはVREF・(C1/CF)だけ低下する。これに伴って、CINはKG・VREF・(C1/CF)=TH1だけ低下してレベルVL1となる(期間T1)。
このとき、SAレジスタ60は、CIN>VOPCであり、COUTが反転しないため、φSA1=Hiを維持し、D1=1にする(期間T1)。
すなわち、SAレジスタ60は、初期のCIN(=KG・Signal・(CA+CB)/CF)とD1の閾値であるTH1(=KG・VREF・(C1/CF))とを比較し、CIN>TH1であるため、φSA1=Hiを維持し、D1=1にする。
次に、φSA1=Hiの状態で、φSA2=Hiにされ、カラムアンプ10にコンデンサC2が接続される。これにより、CINがレベルVL1からKG・VREF・(C2/CF)=TH2だけ低下し、CIN<VPOCとなり、COUTがHiからLoに反転するため、SAレジスタ60は、φSA2=Loに戻してコンデンサC2をカラムアンプ10から切り離し、D2=0とする(期間T2)。
すなわち、SAレジスタ60は、初期のCINから期間T1によってTH1が差し引かれたα(=初期のCIN−TH1)とD2の閾値であるTH2(=KG・VREF・(C2/CF)とを比較し、初期のCIN−TH1<TH2なので、φSA2=Loに戻して、D2=0とする。
次に、φSA1=Hi、φSA2=Loの状態で、φSA3=Hiにし、コンデンサC3をカラムアンプ10に接続する。これにより、CINがレベルVL1からKG・VREF・(C3/CF)=TH3だけ低いレベルまで上昇するが、CIN<VPOCであり、COUTがLoを維持するため、SAレジスタ60は、φSA3をLoに戻して、D3=0とする(期間T3)。
すなわち、SAレジスタ60は、β=TH2−(初期のCIN−TH1)とγ(=TH2−TH3)とを比較し、TH2−(初期のCIN−TH1)>TH2−TH3ということは、初期のCIN−TH1<TH3ということなので、D3=0とし、φSA3=Loに戻す。なお、TH3はD3の閾値でありTH3=KG・VREF・(C3/CF))である。
次に、φSA1=Hi、φSA2=Lo、φSA3=Loの状態で、φSA4=Hiにし、コンデンサC4をカラムアンプ10に接続する。これにより、CINがレベルVL1からKG・VREF・(C4/CF)だけ低いレベルであるVL2まで上昇し、CIN>VPOCとなり、COUTがLoからHiに反転するため、SAレジスタ60は、φSA4=Hiを維持して、D4=1とする(期間T4)。
すなわち、SAレジスタ60は、TH3−(初期のCIN−TH1)とTH3−TH4とを比較し、TH3−(初期のCIN−TH1)<TH3−TH4ということは、初期のCIN−TH1>TH4ということなので、D4=1とし、φSA4=Hiを維持する。なお、TH4はD4の閾値でありTH4=VREF・(C4/CF))である。
以上により上位ビット群のAD変換期間が終了し、D1〜D4=1,0,0,1とされる。この時点において、レベルがVL2のCINはコンデンサC22で保持されている。
次に、φCRST1,φCRST2が一定期間Hiにされ、コンパレータA31,A32がリセットされ、COUT=VOPCにされる。
次に、φSH=Loとなりコンパレータ部30及びクランプ部20間が遮断され、φCMP=HiとなりVRAMPがコンパレータ部30へ入力され、コンデンサC22に保持されたレベルVL2のCINにVRAMPが重畳され、CINがVL2からVRAMPの初期レベルに応じてレベルΔVaだけ低下する(時刻T5)。これにより、CIN<VOPCとなり、COUTがVOPCからLoに反転する。また、時刻T5において、カウンタ90は、カウント動作を開始する。
次に、CINがVOPCのレベルを超えると(時刻T6)、COUTはLoからHiに反転する。そして、カウンタ90は、カウント動作を停止し、時刻T6におけるカウント値をラッチ回路41にラッチする。これにより、下位ビット群の各ビットの値が決定される。
図1に戻り、補正部61は、カラムアンプ10及び画素部1間を遮断してカラムアンプ10を電圧源80に接続させた状態で、SAレジスタ60がコンデンサC1〜C4のうちある1つのコンデンサをカラムアンプ10に接続するような疑似画素信号を電圧源80に出力させる。そして、補正部61は、CINをラッチ部40に測定させ、ラッチ部40による測定結果を基に、当該1つのコンデンサに対応するビットの重み付け値を補正する。
ここで、補正部61は、カラムアンプ10及び画素部1間を遮断してカラムアンプ10を電圧源80に接続させた状態で、コンデンサC1〜C4のうち、ある1つのコンデンサがカラムアンプ10に接続されるようなレベルの異なる疑似画素信号を電圧源80に少なくとも2回出力させる。そして、補正部61は、ラッチ部40により測定された各回のデジタル測定値を補間して、疑似画素信号の電圧とデジタル測定値との関係を示す第1の関数を算出し、算出した第1の関数を基に、当該1つのコンデンサに対応するビットの重み付け値を補正する。
そして、補正部61は、コンデンサC1〜C4の全てがカラムアンプ10に接続されないような疑似画素信号を電圧源80に少なくとも2回出力させ、第1の関数と同様にして、疑似画素信号とデジタル測定値との関係を示す第2の関数を算出し、第1の関数と第2の関数との差分を基に、当該1つの逐次比較コンデンサに対応するビットの重み付け値を補正する。
これにより、第1の関数と第2の関数とを用いて重み付け値を補正することができる。ここで、図1に示す固体撮像装置が所定のフレームレートで動画像を取得する場合、補正部61は、垂直ブランキング期間にカラムアンプ10及び画素部1間を遮断してカラムアンプ10を電圧源80に接続させた状態にすればよい。
この場合、撮像中に随時変動するコンデンサC1〜C4による重み付け値の変動をリアルタイムで補正することができる。
次に、補正部61を中心として実行される補正処理について具体的に説明する。図3は、この補正処理を示すフローチャートである。
まず、補正部61は、SAレジスタ60が、コンデンサC1〜C4をカラムアンプ10から遮断するようなレベルの疑似画素信号を電圧源80に出力させる(ステップS1)。
本実施の形態では、カラムアンプ10は、1相目で出力されるNoise成分の画素信号Videoを(Noise+Signal)成分の画素信号Videoから減じた、Signal成分に応じたレベルの信号、具体的には、Signal・(CA+CB)/CFをAOUTとして出力している。
そのため、電圧源80は、1相目にNoise成分に相当するレベルの疑似画素信号をカラムアンプ10に出力した後、2相目に(Noise+Signal)成分に相当するレベルの疑似画素信号をカラムアンプ10に出力する。
このとき、電圧源80は、1相目と2相目との疑似画素信号の差分を疑似Signal成分(以下、「Signal´」と記す。)とすると、SAレジスタ60が、D1〜D4=0,0,0,0にするような疑似画素信号を1相目と2相目とに出力する。
ステップS1で疑似画素信号が出力されると、SAレジスタ60は、コンデンサC1〜C4を逐次接続し、最終的にC1〜C4の全てをカラムアンプ10から遮断する。
次に、ラッチ部40は、VRAMPが入力されてから、CINがVOPCを超えるまでの時間をカウントし、下位ビット群のD5〜D15の値を得ることで、CINのデジタル測定値を測定する(ステップS2)。
次に、補正部61は、ラッチ部40がCINの2回の測定を終了している場合は(ステップS3でYES)、処理をステップS4に進める。一方、補正部61は、ラッチ部40がCINの2回の測定を終了していない場合(ステップS3でNO)、処理をステップS1に戻し、電圧源80に1回目のCINの測定時とはSignal´が異なり、かつD1〜D4=0,0,0,0となるような所定レベルの疑似画素信号をカラムアンプ10に出力させる。
次に、補正部61は、Signal´を横軸とし、CINのデジタル測定値を縦軸とする2次元座標空間に、ラッチ部40により測定されたCINの2回のデジタル測定値をプロットし、第2の関数としてのY<0>を算出する(ステップS4)。
図4は、Y<0>を示したグラフである。図4において縦軸はラッチ部40によりCINのデジタル測定値を示し、横軸はSignal´を示している。
図4において、X1は1回目の測定時におけるSignal´を示し、Y1は1回目の測定時におけるCINのデジタル測定値を示している。また、X2は2回目の測定時におけるSignal´を示し、Y2は2回目の測定時におけるCINのデジタル測定値を示している。
そして、補正部61は、(X1,Y1)と(X2,Y2)との2点を例えば線形補間することで、Y<0>を算出する。Y<0>をY=a・X+bとおくと、Y<0>は、Y<0>=((Y2−Y1)/(X2−X1))・X+(X2・Y1−X1・Y2)/(X2−X1)で表される。
つまり、Y<0>は、傾きaがa=(Y2−Y1)/(X2−X1)で表され、Y切片B0がB0=(X2・Y1−X1・Y2)/(X2−X1)で表される直線である。
Y<0>は、D1〜D4=0,0,0,0の場合のSignal´に対するD5〜D15のAD変換特性を表している。したがって、理想的には、Y<0>は、Signal´=0のとき、Y=0となり、傾きがVRAMPと等しい直線であるRLを描くはずである。
しかしながら、カラムAD変換部3を構成するコンデンサ(例えばコンデンサCA,CB等)の容量の経時的変化や元々有する個体バラツキ等によって、Y<0>はRLからずれるのである。
図3に戻り、ステップS5において、補正部61は、コンデンサC1〜C4のうちある1つのコンデンサCiのインデックスであるiをi=4に設定する。
次に、補正部61は、SAレジスタ60がコンデンサC1〜C4をカラムアンプ10に逐次接続して最終的にコンデンサCiのみをカラムアンプ10のみを接続するような疑似画素信号を電圧源80に出力させる。例えばi=4の場合、SAレジスタ60がコンデンサC4のみをカラムアンプ10に接続するようなSignal´、すなわち、SAレジスタ60がD1〜D4=0,0,0,1とするような疑似画素信号が電圧源80から出力される。
次に、ラッチ部40はCINのデジタル測定値を測定する(ステップS7)。次に、補正部61は、1つのiに対してCINの2回の測定が終了した場合は(ステップS8でYES)、処理をステップS9に進める。
一方、補正部61は、1つのiに対してCINの2回の測定が終了していない場合(ステップS8でNO)、処理をステップS6に戻し、コンデンサCiのみがカラムアンプ10に接続され、かつ1回目の測定とはSignal´の値が異なる疑似画素信号を電圧源80に出力させる。
例えば、i=4の場合、SAレジスタ60がコンデンサC4のみをカラムアンプ10に接続するようなSignal´の異なる疑似画素信号、すなわち、SAレジスタ60がD1〜D4=0,0,0,1とするようなSignal´の異なる疑似画素信号が電圧源80から2回出力される。そして、補正部61は、ラッチ部40により測定された2回分のデジタル測定値を取得する。
次に、補正部61は、ラッチ部40により2回測定されたデジタル測定値を、Signal´を横軸、CINのデジタル測定値を縦軸とする2次元座標空間にプロットし、プロットしたデジタル測定値を例えば線形補間することで第1の関数であるY<i>を算出する(ステップS9)。
次に、補正部61は、第1の関数としてのY<i>(=Y<1>〜Y<4>)とY<0>とを用いてDi(=D1〜D4)の重み付け値であるKi(=K1〜K4)を補正する(ステップS10)。
図5は、Y<4>を示したグラフである。縦軸及び横軸は図4と同一であるため、説明を省く。図5において、X3は1回目の測定時におけるSignal´を示し、Y3は1回目の測定時におけるCINのデジタル測定値を示している。また、X4は2回目の測定時におけるSignal´を示し、Y4は2回目の測定時におけるCINのデジタル測定値を示している。
そして、補正部61は、(X3,Y3)と(X4,Y4)との2点を例えば線形補間することで、Y<4>を算出する。Y<4>をY=a・X+bとおくと、Y<4>は、Y<4>=((Y4−Y3)/(X4−X3))・X+(X4・Y3−X3・Y4)/(X4−X3)で表される。
つまり、Y<4>は、傾きaがa=(Y4−Y3)/(X4−X3)で表され、Y切片B4がB4=(X4・Y3−X3・Y4)/(X4−X3)で表される直線である。ここで、Y<4>の傾きaは、VRAMPによって定まるため、Y<0>の傾きaと同じである。
Y<4>は、D1〜D4=0,0,0,1のときのSignal´とD5〜D15とのAD変換特性を示しているため、理想的にはRL=K4(=210=1024)のときのSignal´であるXα1において、Y<4>=0となるはずである。
つまり、D4に対する重み付け値であるK4をオフセットとしてY<4>に加えると、Y<4>はRLに乗るはずである。
しかしながら、コンデンサC4の容量の経時的変化や個体バラツキによって理想値からずれ、Y<0>もRLからずれているため、Y<4>にK4をオフセットとして加えても、Y<4>はRLに乗らず、Y<0>とは滑らかに繋がらない。
これにより、D4をK4で重み付けしても、カラムAD変換部3のADC特性が図12に示すように滑らかな直線とならず、画素信号Videoを精度良くAD変換することができなくなる。
そこで、ステップS10において、補正部61は、Y<0>−Y<4>からB0とB4との差分ΔB04を求め、ΔB04を補正後のK4とすることでK4を補正する。なお、Y<0>とY<4>とは傾きが同一であるため、Y<0>−Y<4>により、Y<0>のY切片であるB0とY<4>のY切片であるB4との差分ΔB04を求めることができる。
図3に戻り、ステップS11において、補正部61は、iから1を減じてiを更新し、i≧1の場合(ステップS12でNO)、処理をステップS6に戻し、i<1の場合(ステップS12でYES)、処理を終了する。すなわち、補正部61は、i<1となるまでiを更新してステップS6〜S12の処理を繰り返し行う。
これにより、Y<4>、Y<3>、Y<2>、Y<1>が順次算出され、K4〜K1が補正される。
図6は、Y<3>を示したグラフである。縦軸及び横軸は図4と同一であるため、説明を省く。Y<3>は、電圧源80がコンデンサC3のみをカラムアンプに接続するようなSignal´の異なる疑似画素信号を2回出力することで得られた直線である。
図6において、X5はi=3の場合の1回目の測定時におけるSignal´を示し、Y5はi=3の場合の1回目の測定時におけるCINのデジタル測定値を示している。また、X6はi=3の場合の2回目の測定時におけるSignal´を示し、Y6はi=3の2回目の測定時におけるCINのデジタル測定値を示している。
そして、補正部61は、(X5,Y5)と(X6,Y6)との2点を例えば線形補間することで、Y<3>を算出する。Y<3>をY=a・X+bとおくと、Y<3>は、Y<3>=((Y6−Y5)/(X6−X5))・X+(X6・Y5−X5・Y6)/(X6−X5)で表される。
つまり、Y<3>は、傾きaがa=(Y6−Y5)/(X6−X5)で表され、Y切片B3がB3=(X6・Y5−X5・Y6)/(X6−X5)で表される直線である。ここで、Y<3>の傾きaは、VRAMPによって定まるため、Y<0>の傾きaと同じである。
Y<3>は、D1〜D4=0,0,1,0のときのSignal´とD5〜D15とのAD変換特性を示しているため、理想的にはRL=K3(=211=2048)のときのSignal´であるXα2において、Y<3>=0となるはずである。
つまり、K3をオフセットとしてY<3>に加えると、Y<3>はRLに乗るはずである。
しかしながら、コンデンサC3の容量の経時的変化や個体バラツキによって理想値からずれているため、Y<3>にK3をオフセットとして加えても、Y<3>はRLに乗らず、Y<4>とは滑らかに繋がらない。
これにより、D3をK3で重み付けしても、カラムAD変換部3のADC特性が図12に示すように滑らかな直線とならず、画素信号Videoを精度良くAD変換することができなくなる。
そこで、ステップS10において、補正部61は、Y<0>−Y<3>からB0とB3との差分ΔB03を求め、ΔB03を補正後のK3としてK3を補正する。なお、Y<0>とY<3>とは傾きが同一であるため、Y<0>−Y<3>により、Y<0>のY切片であるB0とY<3>のY切片であるB3との差分ΔB03を求めることができる。
図7は、Y<2>を示したグラフである。縦軸及び横軸は図4と同一であるため、説明を省く。Y<3>は、電圧源80がコンデンサC3のみをカラムアンプに接続するようなSignal´の異なる疑似画素信号を2回出力することで得られた直線である。
図7において、X7はi=2の場合の1回目の測定時におけるSignal´を示し、Y7はi=2の場合の1回目の測定時におけるCINのデジタル測定値を示している。また、X8はi=2の場合の2回目の測定時におけるSignal´を示し、Y8はi=2の2回目の測定時におけるCINのデジタル測定値を示している。
そして、補正部61は、(X7,Y7)と(X8,Y8)との2点を例えば線形補間することで、Y<2>を算出する。Y<2>をY=a・X+bとおくと、Y<2>は、Y<2>=((Y8−Y7)/(X8−X7))・X+(X8・Y7−X7・Y8)/(X8−X7)で表される。
つまり、Y<2>は、傾きaがa=(Y8−Y7)/(X8−X7)で表され、Y切片B3がB3=(X8・Y7−X7・Y8)/(X8−X7)で表される直線である。ここで、Y<2>の傾きaは、VRAMPによって定まるため、Y<0>の傾きaと同じである。
Y<2>は、D1〜D4=0,1,0,0のときのSignal´に対するD5〜D15とのAD変換特性を示しているため、理想的にはRL=K2(=212=4096)のときのSignal´であるXα3において、Y<2>=0となるはずである。
つまり、K2をオフセットとしてY<2>に加えると、Y<2>はRLに乗るはずである。
しかしながら、TH2がコンデンサC2の容量の経時的変化によって理想値からずれているため、Y<2>にK2をオフセットとして加えても、Y<2>はRLに乗らず、Y<3>とは滑らかに繋がらない。
これにより、D2をK2で重み付けしても、カラムAD変換部3のADC特性が図12に示すように滑らかな直線とならず、画素信号Videoを精度良くAD変換することができなくなる。
そこで、ステップS10において、補正部61は、Y<0>−Y<2>からB0とB2との差分ΔB02を求め、ΔB02を補正後のK2としてK2を補正する。なお、Y<0>とY<2>とは傾きが同一であるため、Y<0>−Y<2>により、Y<0>のY切片であるB0とY<2>のY切片であるB2との差分ΔB02を求めることができる。
同様にして、補正部61は、Y<1>を求め、Y<0>−Y<1>よりΔB01を求め、ΔB01を補正後のK1としてK1を補正する。
そして、図1に示す画像処理部6は、通常動作時に画素信号VideoのデジタルデータであるD1〜D15がカラムAD変換部3から出力されると、補正後の重み付け値をK1´〜K4´とすると、上位ビット群のデジタルデータをK1´・D1+K2´・D2+K3´・D3+K4´・D4を求める。これにより、Y<0>〜Y<4>が滑らかに繋がる。
次に、下位ビット群のデジタルデータをD5〜D15から冗長ビットを取り除くために所定値M0を差し引き、下位ビット群のD5〜D14の10ビットのデジタルデータにする。ここで、M0としては、例えば図4に示すB0を採用すればよい。これにより、Signal´=0でY<0>=0にすることができる。次に、D5〜D14に対して、D5〜D14に対する所定の重み付け値K5〜K14を乗じて加算する、すなわち、K5・D5+K6・D6+・・・+K14・D14を下位ビット群のデジタルデータとして求める。次に、上位ビット群のデジタルデータと下位ビット群のデジタルデータとを加算して、画素信号Videoのデジタルデータの値が得られる。
このように、本実施の形態による固体撮像装置によれば、カラムアンプ10及び画素部1間を遮断してカラムアンプ10が電圧源80に接続され、電圧源80から1つのコンデンサCi(=C1〜C4)をカラムアンプに接続させるような疑似画素信号が出力されると、SAレジスタ60は、コンデンサCiをカラムアンプ10に逐次接続し、最終的にコンデンサCiをカラムアンプ10に接続させる。そして、ラッチ部40は、この状態においてコンパレータ部30に入力される信号(CIN)を測定し、補正部61は、ラッチ部40による測定結果を基に、コンデンサCiに対応するビットの重み付け値であるKiを補正する。
すなわち、SAレジスタ60は、従来のようにカラムアンプ10に0の信号が入力されているにも関わらず、強制的にコンデンサCiをカラムアンプ10に接続させるのではなく、画素信号Videoを読み出す通常動作時と同様にしてコンデンサC1〜C4をカラムアンプ10に逐次接続した後に、コンデンサCiをカラムアンプ10に接続させている。そして、ラッチ部40はこの状態においてコンパレータ部30に入力される信号(CIN)を測定している。そのため、通常動作時と同一条件でSAレジスタ60を動作させて、コンパレータ部30に入力される信号を測定することができる。その結果、D1〜D4の各ビットの重み付け値であるK1〜K4を精度良く補正することができる。
なお、上記実施の形態では、Y<1>〜Y<4>を求めていたが、Y<0>のみ求め、理想となる直線であるRLとのずれから重み付け値K1〜K4を補正するようにしてもよい。
また、上記実施の形態では、1つのiに対して2回、疑似画素信号が測定されているが、これに限定されず、2回以上であれば何回測定してもよい。
また、上記実施の形態では、上位ビット群を4ビット、下位ビット群を11ビットとしたが、これに限定されず、他のビット数を採用してもよい。
また、上記の実施の形態の固体撮像装置は、上位ビット群と下位ビット群とに分けて画素信号VideoをAD変換するものであったが、これに限定されず、デジタルデータの全ビットを逐次比較型AD変換方式でAD変換するものであってもよい。この場合、ラッチ部40を、CINを測定するための測定部として利用すればよい。
上記の固体撮像装置の技術的特徴は以下のように纏められる。
(1)本発明の一局面による固体撮像装置は、複数の画素がマトリックス状に配置された画素部と、前記画素部の各行を順次選択する垂直走査回路と、前記画素部の各列に対応して設けられ、前記垂直走査回路により選択された行の画素から画素信号を読み出し、アナログデジタル変換する複数の読出回路とを備え、前記読出回路は、前記画素部から読み出した画素信号を増幅するカラムアンプと、前記カラムアンプから出力された信号を所定の基準電圧と比較することで出力信号を反転させるコンパレータ部と、アナログデジタル変換されるデジタルデータの各ビットに対応して設けられ、それぞれレベルの異なる信号を前記カラムアンプに出力する複数の逐次比較コンデンサと、疑似画素信号を出力する電圧源と、前記逐次比較コンデンサと前記カラムアンプとの接続関係を逐次切り替えて、前記コンパレータ部から出力される出力信号を基に、逐次比較型アナログデジタル変換方式により前記画素信号のデジタルデータの値を決定するビット決定部と、前記コンパレータ部に入力される信号を測定する測定部と、前記カラムアンプ及び前記画素部間を遮断して前記カラムアンプを前記電圧源に接続させた状態で、前記ビット決定部がある1つの逐次比較コンデンサを前記カラムアンプに接続するような疑似画素信号を前記電圧源に出力させ、前記コンパレータ部に入力される信号を前記測定部に測定させ、前記測定部による測定結果を基に、当該1つの逐次比較コンデンサに対応するビットの重み付け値を補正する補正部とを備えることを特徴とする。
この構成によれば、カラムアンプ及び画素部間を遮断してカラムアンプが電圧源に接続され、電圧源からある1つの逐次比較コンデンサをカラムアンプに接続させるような疑似画素信号が出力されると、ビット決定部は、逐次比較コンデンサをカラムアンプに逐次接続し、最終的に当該1つの逐次比較コンデンサをカラムアンプに接続させる。そして、測定部は、この状態においてコンパレータ部に入力される信号を測定し、補正部は、測定部による測定結果を基に、当該1つの逐次比較コンデンサに対応するビットの重み付け値を補正する。
すなわち、ビット決定部は、従来のようにカラムアンプに0の信号が入力されているにも関わらず、強制的に当該1つの逐次比較コンデンサをカラムアンプに接続させるのではなく、画素信号を読み出す通常動作時と同様にして逐次比較コンデンサをカラムアンプに逐次接続した後に、当該1つの逐次比較コンデンサをカラムアンプに接続させている。そして、測定部はこの状態においてコンパレータ部に入力される信号を測定している。そのため、通常動作時と同一条件でビット決定部を動作させて、コンパレータ部に入力される信号を測定することができる。その結果、デジタルデータの各ビットの重み付け値を精度良く補正することができる。
(2)前記測定部は、前記コンパレータ部に入力される信号と所定のランプ信号とを前記コンパレータに比較させることで前記コンパレータ部に入力される信号を、積分型アナログデジタル変換方式によりアナログデジタル変換してデジタル測定値を測定し、前記補正部は、前記カラムアンプ及び前記画素部間を遮断して前記カラムアンプを前記電圧源に接続させた状態で、ある1つの逐次比較コンデンサが前記カラムアンプに接続されるようなレベルの異なる疑似画素信号を前記電圧源に少なくとも2回出力させ、前記測定部により測定された各回のデジタル測定値を補間して、前記疑似画素信号の電圧と前記デジタル測定値との関係を示す第1の関数を算出し、算出した第1の関数を基に、前記1つの逐次比較コンデンサに対応するビットの重み付け値を補正することが好ましい。
この構成によれば、コンパレータ部は入力される信号と所定のランプ信号とを比較し、測定部はコンパレータ部による比較結果からコンパレータ部に入力される信号のデジタル測定値を測定する。そして、補正部は、ある1つの逐次比較コンデンサがカラムアンプに接続されるような疑似画素信号を電圧源に少なくとも2回出力させる。一方、測定部は、疑似画素信号が出力される毎にコンパレータ部に入力される信号のデジタル測定値を測定する。これにより、測定値が測定した各回のデジタル測定値を補間することにより、当該1つの逐次比較コンデンサをカラムアンプに接続した状態において、疑似画素信号とデジタル測定値との関係を示す第1の関数を得ることができる。つまり、当該1つの逐次比較コンデンサをカラムアンプに接続した状態での、AD変換特性を得ることができる。
したがって、例えば、理想のAD変換特性に対するこの第1の関数のずれを求める等の手法を用いることで、当該1つの逐次比較コンデンサに対応するビットの重み付け値を補正することが可能となる。
(3)前記補正部は、全ての逐次比較コンデンサが前記カラムアンプに接続されないような疑似画素信号を前記電圧源に少なくとも2回出力させ、前記第1の関数と同様にして、疑似画素信号と前記デジタル測定値との関係を示す第2の関数を算出し、前記第1の関数と前記第2の関数との差分を基に、前記1つの逐次比較コンデンサに対応するビットの重み付け値を補正することが好ましい。
この構成によれば、全ての逐次比較コンデンサがカラムアンプから切り離された状態でのAD変換特性を示す第2の関数が算出され、第1の関数と第2の関数との差分が算出されている。したがって、算出した第1及び第2の関数の差分が補正後の重み付け値となる。
(4)前記読出回路は、前記画素信号を上位ビット群と下位ビット群とに分けてアナログデジタル変換し、前記ビット決定部は、前記上位ビット群の値を決定し、前記測定部は、前記デジタル測定値を前記下位ビット群の値として測定することが好ましい。
この構成によれば、読出回路が画素信号を上位ビット群と下位ビット群とに分けてアナログデジタル変換する構成である場合、下位ビット群をアナログデジタル変換させる回路によりコンパレータ部に入力される信号を測定することができ、別途、測定回路を設ける必要がなくなる。
(5)前記画素部は、ノイズ成分の画素信号と、ノイズ成分及びシグナル成分を含む画素信号とを2相に分けて出力し、前記カラムアンプは、2相に分けて出力された画素信号のノイズ成分を相殺して増幅し、前記補正部は、前記測定部が前記デジタル測定値を1回測定するに際して、前記電圧源に疑似画素信号を2相に分けて出力させることが好ましい。
この構成によれば、1回の測定につき疑似画素信号が2相に分けて出力されるため、読出回路が2相に分けて画素信号を読み出す回路構成を有している場合においても、コンパレータに入力される信号を測定することが可能となる。
(6)前記補正部は、垂直ブランキング期間に前記カラムアンプ及び前記画素部間を遮断して前記カラムアンプを前記電圧源に接続させた状態にすることが好ましい。
この構成によれば、垂直ブランキング期間において、重み付け値が補正されるため、撮像中に随時変動する逐次比較コンデンサの容量変動等に伴う重み付け値の変動をリアルタイムで補正することができる。