JPWO2010097831A1 - Ｉ２ｃ監視シーケンシャルリードデータ記憶装置 - Google Patents

Abstract

【課題】様々な読み出し方式に対して、汎用性高く対応できるＩ２Ｃ監視シーケンシャルリードデータ記憶装置を提供することを目的とする。【解決手段】マスタ回路とスレーブ回路とのＩ２Ｃインターフェースを介した通信データを取得するＩ２Ｃ監視シーケンシャルリードデータ記憶装置であって、スレーブ回路のアドレス相当数をカウントするアドレスカウンタを備え、スレーブ回路の所定領域を指定するバイトアドレスを取得した場合に、取得したバイトアドレスを、アドレスカウンタの初期値とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置とする。【選択図】図１

Description

本発明は、複数の読み出し方式に対応可能なＩ２Ｃ監視シーケンシャルリードデータ記憶装置に関する。

光モジュールやＬＳＩなどＩ２Ｃインターフェースを用いて監視したり制御する伝送装置は複数のユニットで構成されており、各ユニットは各ユニットのフィジカルインベントリ情報（以下、適宜ＰＩ情報と称する）が格納されたＥＥＰＲＯＭを備える。伝送装置は、各ユニットのＥＥＰＲＯＭからＩ２Ｃインターフェースを介してＰＩ情報を読み出す。

ユニットが伝送装置に実装された場合に、伝送装置はＩ２Ｃインターフェースを介してユニットのＥＥＰＲＯＭに予め格納されているＰＩ情報を読み出し制御して、ＰＩ情報を取得する。ＰＩ情報は、例えばユニットがトランスポンダである場合には、そのトランスポンダが担当する波長情報等ユニット固有の情報等である。

また、ユニットをバージョンアップするために差し替えた場合には、差し替えられたユニットのＰＩ情報を伝送装置がＩ２Ｃインターフェースにより読み出す。この際、Ｉ２Ｃインターフェースに接続されたＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、伝送装置とユニットとの間の必要なＩ２Ｃ通信データ（典型的にはＰＩ情報）を取得して記憶する。Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置に記憶されたＰＩ情報等は、他のユニット等で必要となった場合に利用される。

また、伝送装置をマスタ側としてユニットのＥＥＰＲＯＭをスレーブ側とすれば、その間のＩ２Ｃインターフェースによる読み出し方式は、読み出し時間が比較的短いシーケンシャルリード方式や番地情報を指定したランダムリード方式やシーケンシャルランダムリード方式等が用いられる。

システムの初期設定などに要する時間の短縮を可能とし、通信処理手段の柔軟性を持たせるために、番地情報を指定したリード方式に加えて伝送時間の短いリード方式も実現する通信処理手段が、例えば下記特許文献１に開示されている。

特開平８−３１６９７３号公報

Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置が、単一のＩ２Ｃ読み出し方式にしか対応していなければ、例えば伝送装置とユニットとの間のＩ２Ｃインターフェースによる読み出し方式が異なる場合には通信データの読み出しができず、ユニット内のＥＥＰＲＯＭ等が有する所望の情報を取得できなくなる。

そこで、マスタ回路側とスレーブ回路側との間のＩ２Ｃインターフェースによる様々な読み出し方式に対して、汎用性高く対応できるＩ２Ｃ監視シーケンシャルリードデータ記憶装置が期待される。

本発明は、上述の問題点に鑑み為されたものであり、マスタ回路側とスレーブ回路側との間のＩ２Ｃインターフェースによる様々な読み出し方式に対して、汎用性高く対応できるＩ２Ｃ監視シーケンシャルリードデータ記憶装置を提供することを目的とする。

本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、マスタ回路とスレーブ回路とのＩ２Ｃインターフェースを介した通信データを取得するＩ２Ｃ監視シーケンシャルリードデータ記憶装置であって、スレーブ回路のアドレス相当数をカウントするアドレスカウンタを備え、スレーブ回路の所定領域を指定するバイトアドレスを取得した場合に、取得したバイトアドレスを、アドレスカウンタの初期値とする。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、好ましくは取得したバイトアドレスを一時記憶するバイトアドレスレジスタを備え、スレーブ回路がバイトアドレスの受信に対する正常信号を返信した場合に、バイトアドレスレジスタに一時記憶したバイトアドレスを、アドレスカウンタの初期値としてもよい。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、さらに好ましくはスレーブ回路を特定するデバイスアドレスまたはバイトアドレスを受信したスレーブ回路が、異常信号を返信した場合に、取得した通信データを記憶しなくてもよい。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、さらに好ましくはスレーブ回路を特定するデバイスアドレスまたはバイトアドレスを受信したスレーブ回路の返信信号を一時記憶するアックナックレジスタと、アドレスカウンタのカウンタ値をデコードして取得した通信データを記憶するタイミングを出力するデコーダ部と、を備え、アックナックレジスタから入力された返信信号が異常信号である場合に、取得した通信データを記憶しないように、デコーダ部は、通信データを記憶するタイミングを出力しなくてもよい。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、さらに好ましくはスレーブ回路を特定するデバイスアドレスの受信またはバイトアドレスを受信したスレーブ回路が、異常信号を返信した場合に、初期化されてもよい。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、さらに好ましくはマスタ回路とスレーブ回路との間の通信を終了する終了信号を検出すると、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置を初期化するナック検出部を備え、ナック検出部は、アックナックレジスタから入力された返信信号が異常信号である場合に、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置を初期化してもよい。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、さらに好ましくは複数のスレーブ回路がＩ２Ｃインターフェースを介して接続され、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置は、情報取得対象となるスレーブ回路を特定するデバイスアドレス期待値を予め設定され、デバイスアドレス期待値に対応するスレーブ回路の通信データを記憶してもよい。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、さらに好ましくはＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、情報取得対象となるスレーブ回路を特定するデバイスアドレス期待値を予め記憶する期待値記憶部と、期待値記憶部が記憶するデバイスアドレス期待値と、取得したデバイスアドレスと、を比較するデバイスアドレス期待値比較部とを備え、デバイスアドレス期待値比較部は、デバイスアドレス期待値と取得したデバイスアドレスとが異なる場合に、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の初期化信号を出力してもよい。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、さらに好ましくはアドレスカウンタとスレーブ回路のアドレスカウントとは合致するように、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の電源投入時のみにアドレスカウンタを初期化してもよい。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、さらに好ましくはアドレスカウンタが、マスタ回路からスレーブ回路に送信されるスタート信号を取得した場合も、マスタ回路からスレーブ回路に送信されるリスタート信号を取得した場合も、いずれの場合にも初期化されなくてもよい。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、さらに好ましくはスレーブ回路がＥＥＰＲＯＭであり、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置は、マスタ回路がＩ２Ｃインターフェースを介して読み出したＥＥＰＲＯＭの所定領域に記憶されたデータを取得して記憶する記憶部を備えてもよい。

また、本発明にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置は、さらに好ましくはＩ２Ｃインターフェースの読み出し方式が、ランダムリード方式またはシーケンシャルリード方式またはシーケンシャルランダムリード方式のいずれか一つ以上の方式であってもよい。

様々な読み出し方式に対して、汎用性高く対応できるＩ２Ｃ監視シーケンシャルリードデータ記憶装置を提供できる。

マスタ回路−スレーブ回路間通信装置の構成を例示する概念図である。 シーケンシャルリード方式に対応したＩ２Ｃ監視シーケンシャルリードデータ記憶装置の構成概要を例示する図である。 Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の動作処理の概要を示すタイミングチャート概念図である。 ３種類のＩ２Ｃ通信方式について説明する概念図である。 第一の実施形態にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置の構成を説明する概念図である。 シーケンシャルランダム方式である場合のＩ２Ｃ監視シーケンシャルリードデータ記憶装置の動作と処理との概要を説明するチャート図である。 シーケンシャルランダム方式である場合のＩ２Ｃ監視シーケンシャルリードデータ記憶装置の動作と処理との概要を説明するチャート図である。 Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の構成を例示する概念図である。 Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の動作及び処理の概要を説明するチャート図である。 Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の構成例を概念的に説明するブロック図である。 Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の動作及び処理の概要を説明するチャート図である。 Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の構成概要を概念的に説明する図である。 Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の動作と処理との概要を説明するチャート図である。 Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の構成を例示する概念図である。 Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の構成を例示する概念図である。

符号の説明

１００・・マスタ回路−スレーブ回路間通信装置、１１０・・マスタ回路、１２０・・スレーブ回路、１３０・・Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置、１４０・・Ｉ２Ｃインターフェース、１５０・・通信ユニット。

Ｉ２Ｃを制御する側の回路をマスタ回路とし、Ｉ２Ｃにより制御される側の回路をスレーブ回路とする。スレーブ回路は、典型的にはＥＥＰＲＯＭ等のメモリである。Ｉ２Ｃインターフェースにより接続されたマスタ回路とスレーブ回路とは、スレーブ回路に書き込まれているデータを、マスタ回路以外のユニット内で必要とされる場合がある。

このような場合には、既存のマスタ回路とスレーブ回路とに影響を及ぼすことなく、Ｉ２Ｃインターフェースを監視して必要なデータを取得することが好ましい。Ｉ２Ｃ監視リードデータ記憶装置は、マスタ回路がスレーブ回路に対してＩ２Ｃインターフェースを介して読み出し制御をする際に、読み出されたデータ（リードデータとも称する）を取り出す。そこで、以下シーケンシャルリード方式等のＩ２Ｃ読み出し方式について詳細に説明した上で、各実施形態について説明をすることとする。

図１は、マスタ回路−スレーブ回路間通信装置１００の構成を例示する概念図である。図１に示すように、スレーブ回路１２０とマスタ回路１１０との間は、Ｉ２Ｃインターフェース１４０を介して接続される。また、Ｉ２Ｃインターフェース１４０は、シリアルデータ（適宜ＳＤＡまたはｓｄａとも称する）接続線１４０ａと、シリアルクロック（適宜ＳＣＬまたはｓｃｌとも称する）接続線１４０ｂとがあり、各々双方向通信が可能なように接続される。

また、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０は、シリアルデータ接続線１４０ａとシリアルクロック接続線１４０ｂとの通信データを各々分岐入力されるように、シリアルデータ接続線１４０ａとシリアルクロック接続線１４０ｂとに接続される。シリアルデータ接続線１４０ａは、典型的にはスレーブ回路１２０から読み出されたＰＩ情報等の各種情報を通信データとして伝送する。また、シリアルクロック接続線１４０ｂは、典型的にはスレーブ回路１２０とマスタ回路１１０との間で同期させるためのクロック信号を伝送する。

図１に示すマスタ回路−スレーブ回路間通信装置１００においては、上述した接続構成により、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０が、スレーブ回路１２０とマスタ回路１１０との間の通信データを必要に応じて取得できる。

典型的には、スレーブ回路１００が予めＰＩ情報を格納されたＥＥＰＲＯＭであれば、マスタ回路１１０がＥＥＰＲＯＭのＰＩ情報を読み出し制御する際に、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０が、Ｉ２Ｃインターフェースを経由する読み出されたＰＩ情報を取得し記憶することができる。

Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０は、シーケンシャルリード方式で読み出すことで、スレーブ回路１２０内の全てのＰＩ情報等の全データを一回の読み出し制御により一括して比較的短時間で読み出すことが可能である。シーケンシャルリード方式に対応する読み出し回路は、回路規模を比較的シンプルかつ小さくすることが可能であり、安価にできるので多用される傾向にある。

なお、図１においては、マスタ回路１１０とＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０とが、通信ユニット１５０内に備えられる構成として記載したが、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０の配置位置はこれに限定されるものではない。例えば、スレーブ回路１２０が配置されたユニットがその機能を有するように、スレーブ回路１２０とＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０とを同一ユニットに構成してもよい。

ここで、シーケンシャルリード方式に対応したＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）の構成概要について説明する。図２は、シーケンシャルリード方式のみに対応したＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）の構成概要を例示する図である。

図２に示すようにＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）は、マスタ回路１１０とスレーブ回路１２０との間の通信スタート信号が、シリアルデータ接続線１４０ａから入力されたことを検出するスタート検出部２１０を備える。また、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）は、マスタ回路１１０とスレーブ回路１２０との間の通信終了信号（ナック「Ｎａｃｋ」とも称する）が、シリアルデータ接続線１４０ａから入力されたことを検出するナック（「Ｎａｃｋ」とも称する）検出部２２０を備える。

セットリセット部２３０は、スタート検出部２１０がスタート信号を検出すると、「ｅｎａｂｌｅ」信号をビットカウンタ２４０に出力し、「ｅｎａｂｌｅ」信号により初期化されたビットカウンタ２４０がカウントアップを開始する。また、セットリセット部２３０は、Ｎａｃｋ検出部２２０が通信終了信号を検出すると、ビットカウンタ２４０をディスエーブルとする。次の「Ｓｔａｒｔ」検出時に、Ｉ２Ｃ監視シーケンシャルデータ記憶装置１３０全体を初期化する。Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）全体を初期化すると、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）が備える各種カウンタのカウンタ値は典型的にはゼロにリセットされることとなる。

ビットカウンタ２４０が０乃至８ビットの計９ビットをカウントすると、バイトカウンタ２５０が初期値ゼロから１バイトずつカウントアップする。典型的には、ビットカウンタ２４０がカウントする計９ビットのうち８ビット相当分が読み出しデータ等であり、ビットカウンタ２４０がカウントする計９ビットのうち１ビット相当分が読み出しデータの受信に対するマスタ回路１１０からの返信であるアック（「Ａｃｋ」とも称する）信号またはナック信号となる。なお、バイトカウンタ２５０は、通信スタート「Ｓｔａｒｔ」または通信再スタート「Ｒｅ Ｓｔａｒｔ」により、ゼロにリセットされる。

また、第一デコーダ部２６０は、バイトカウンタ２５０のカウンタ値等から、マスタ回路１１０がスレーブ回路１２０へ読み出し指示する「ｒｅａｄ ｂｉｔ」のタイミングを検知する。

第二デコーダ部２７０は、バイトカウンタ２５０のカウンタ値等に基づいて、スレーブ回路１２０から読み出されたデータ（「ｒｅａｄ ｄａｔａ」とも称する）を受信したマスタ回路１１０が、スレーブ回路１２０にアック信号を通知するタイミングを検知する。

第二デコーダ部２７０が、「ｒｅａｄ ｄａｔａ」後のアック信号のタイミングを検知すると「ｅｎａｂｌｅ」信号がアドレスカウンタ２９０へと出力されて、アドレスカウンタ２９０がカウントアップを開始する。第三デコーダ部２ａ０は、アドレスカウンタ２９０のカウンタ値から、読み出されたデータを記憶部２ｂに記憶させるタイミングを検知する。なお、アドレスカウンタ２９０は、スレーブ回路１２０のアドレス相当数をカウントアップする。

シリアル／パラレル変換部２８０は、シリアルデータ接続線１４０ａから入力された通信データ（典型的にはＥＥＰＲＯＭから読み出されたデータ）をパラレル変換する。また、記憶部２ｂは、シリアル／パラレル変換部２８０によりパラレル変換されたデータを、第三デコーダ部２ａ０が検知したタイミングで記憶する。

記憶部２ｂは、典型的には８ビット毎に順次取得される「ｒｅａｄ ｄａｔａ０」、「ｒｅａｄ ｄａｔａ１」、・・、「ｒｅａｄ ｄａｔａｎ」をそれぞれ、順次レジスタ２ｂ０、レジスタ２ｂ１、・・レジスタ２ｂｎ（ｎは任意の自然数であり、典型的には２５５である）に、第三デコーダ部２ａ０からのトリガ入力により記憶する。

ビットカウンタ２４０とバイトカウンタ２５０とシリアル／パラレル変換部２８０とアドレスカウンタ２９０とには、各々シリアルクロック接続線１４０ｂからクロック信号が入力される。すなわち、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）は、マスタ回路１１０とスレーブ回路１２０とに同期して動作処理する。

図３は、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）の動作処理の概要を示すタイミングチャート概念図である。図３においては、スレーブ回路１２０のメモリ容量が２５６バイトである場合のチャートを例示したものである。

図３において、スタート検出部２１０が通信スタート信号を検出すると、セットリセット部２３０が「ｅｎａｂｌｅ」信号を出力する。ビットカウンタ２４０は、「ｅｎａｂｌｅ」信号によりゼロにリセットされてカウントアップを開始する。また、シリアルデータ接続線１４０ａから入力された「ｒｅａｄ ｄａｔａ０」は、第三デコーダ部２ａ０が指示するタイミングでレジスタ２ｂ０に記憶される。

一方、第二デコーダ部２７０が、「ｒｅａｄ ｄａｔａ０」の後のＡｃｋ信号タイミングを検出すると、アドレスカウンタ２９０が順次カウントアップを開始する。なお、シーケンシャル方式においては、アドレスカウンタ２９０は、その後バイトカウンタ２５０のカウント値に対して１バイト遅れるように２５５バイトまで順次カウントアップする。すなわち、アドレスカウンタ２９０のカウント値が１の場合には、「ｒｅａｄ ｄａｔａ１」がレジスタ２ｂ１に、第三デコーダ部２ａ０が指示するタイミングで格納される。また、アドレスカウンタ２９０のカウント値が２５５の場合には、「ｒｅａｄ ｄａｔａ２５５」がレジスタ２ｂ２５５に、第三デコーダ部２ａ０が指示するタイミングで格納される。

また、Ｎａｃｋ検出部２２０が通信終了を指示するＮａｃｋ信号を検出すると、セットリセット部２３０の「ｅｎａｂｌｅ」出力が停止されて、ビットカウンタ２４０のカウントアップが停止する。ビットカウンタ２４０のカウントアップが停止すると、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）の動作処理が停止する。

図４は、３種類のＩ２Ｃ通信方式について説明する概念図である。図４（ａ）はランダムリード方式についてマスタ回路１１０とスレーブ回路１２０との間のＩ２Ｃ通信を説明する概念図である。また、図４（ｂ）はシーケンシャルリード方式についてマスタ回路１１０とスレーブ回路１２０との間のＩ２Ｃ通信を説明する概念図である。また、図４（ｃ）はシーケンシャルランダムリード方式についてマスタ回路１１０とスレーブ回路１２０との間のＩ２Ｃ通信を説明する概念図である。

図４（ａ）に示すように、ランダムリード方式においては、マスタ回路１１０から通信スタート信号「Ｓｔａｒｔ」と、スレーブ回路１２０を特定するデバイスアドレスに書き込み信号を加えた「Ｄｅｖｉｃｅ ａｄｄ＋Ｗｒｉｔｅ」と、が送信される。

スレーブ回路１２０は、「Ｄｅｖｉｃｅ ａｄｄ＋Ｗｒｉｔｅ」を正しく受信すると、マスタ回路１１０に「Ａｃｋ」を返信する。また、スレーブ回路１２０は、「Ｄｅｖｉｃｅ ａｄｄ＋Ｗｒｉｔｅ」を正しく受信しなければ、マスタ回路１１０に「Ｎａｃｋ」を返信する。「Ｄｅｖｉｃｅ ａｄｄ＋Ｗｒｉｔｅ」を正しく受信しない場合とは、例えば指示されたデバイスアドレスに該当するスレーブ回路１２０が存在しない場合等がある。

なお、ここでスレーブ回路１２０から返信される「Ｎａｃｋ」は通信終了信号とは異なるので、Ｎａｃｋ検出部２２０が検出することはなく、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）の動作と処理とが終了することはない。

次に、マスタ回路１１０が、スレーブ回路１２０の特定領域を指定するバイトアドレス「Ｂｙｔｅ ａｄｄ」を送信する。バイトアドレスは、典型的にはＥＥＰＲＯＭの読み出し対象情報が格納されているアドレスとなる。

スレーブ回路１２０は、「Ｂｙｔｅ ａｄｄ」を正しく受信すると、マスタ回路１１０にＡｃｋを返信する。また、スレーブ回路１２０は、「Ｂｙｔｅ ａｄｄ」を正しく受信しなければ、マスタ回路１１０にＮａｃｋを返信する。「Ｂｙｔｅ ａｄｄ」を正しく受信しない場合とは、例えば指示されたバイトアドレスに該当するメモリ領域が存在しない場合等がある。

次に、マスタ回路１１０から通信再スタート信号「Ｒｅ Ｓｔａｒｔ」と、スレーブ回路１２０を特定するデバイスアドレスに読み出し信号を加えた「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」と、が送信される。

スレーブ回路１２０は、「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」を正しく受信すると、マスタ回路１１０にＡｃｋを返信する。また、スレーブ回路１２０は、「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」を正しく受信しなければ、マスタ回路１１０にＮａｃｋを返信する。また、スレーブ回路１２０は、指定されたバイトアドレスに格納されている情報を読み出した「Ｒｅａｄ ｄａｔａ」をマスタ回路１１０に送信する。

最後に、マスタ回路１１０は、通信終了を指示する「Ｎａｃｋ」をスレーブ回路１２０に送信してマスタ回路１１０とスレーブ回路１２０との通信が終了する。ランダムリード方式においては、読み出し対象となる情報ごとに、読み出し対象となる情報が格納されているスレーブ回路１２０を特定する情報（「Ｄｅｖｉｃｅ ａｄｄ」に対応）と、格納場所を特定する情報（「Ｂｙｔｅ ａｄｄ」）とをマスタ回路１１０が指示することとなる。これにより、マスタ回路１１０は、所望の情報を任意の順序で読み出すことができる。以上が、ランダムリード方式のＩ２Ｃ通信の概要説明となる。

また、図４（ｂ）に示すように、シーケンシャルリード方式においては、マスタ回路１１０から通信スタート信号「Ｓｔａｒｔ」と、スレーブ回路１２０を特定するデバイスアドレスに読み出し信号を加えた「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」と、が送信される。

スレーブ回路１２０は、「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」を正しく受信すると、マスタ回路１１０に「Ａｃｋ」を返信する。また、スレーブ回路１２０は、「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」を正しく受信しなければ、マスタ回路１１０に「Ｎａｃｋ」を返信する。「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」を正しく受信しない場合とは、例えば指示されたデバイスアドレスに該当するスレーブ回路１２０が存在しない場合等がある。

シーケンシャルリード方式においては、マスタ回路１１０が、スレーブ回路１２０の特定領域を指定するバイトアドレス「Ｂｙｔｅ ａｄｄ」を送信する必要はない。マスタ回路１１０は、典型的にはＥＥＰＲＯＭに格納されている情報を、最初のアドレスから順次全て読み出すこととなる。

指定されたスレーブ回路１２０は、格納されている情報を読み出した「Ｒｅａｄ ｄａｔａ」をマスタ回路１１０に送信する。マスタ回路１１０は、「Ｒｅａｄ ｄａｔａ」を正しく受信すれば、スレーブ回路１２０に「Ａｃｋ」を返信する。その後、スレーブ回路１２０は、格納されている情報を順次読み出した「Ｒｅａｄ ｄａｔａ」をマスタ回路１１０に順次送信する。また、マスタ回路１１０は、「Ｒｅａｄ ｄａｔａ」を正しく受信する毎に、スレーブ回路１２０に「Ａｃｋ」を返信する。

最後に、マスタ回路１１０は、通信終了を指示する「Ｎａｃｋ」をスレーブ回路１２０に送信してマスタ回路１１０とスレーブ回路１２０との通信が終了する。シーケンシャルリード方式においては、読み出し対象となる情報ごとに、格納場所を特定する情報（「Ｂｙｔｅ ａｄｄ」に対応）とをマスタ回路１１０が指示する必要がない。これにより、マスタ回路１１０は、所望の情報を比較的迅速に読み出すことができる。以上が、シーケンシャルリード方式のＩ２Ｃ通信の概要説明となる。

また、図４（ｃ）に示すように、シーケンシャルランダムリード方式においては、前段部がランダムリード方式であり後段部がシーケンシャルリード方式である。すなわち、両者を連続的に繋げた読み出し方式となるので、説明の重複を避けるためにここでは詳述を避ける。

シーケンシャルランダムリード方式においては、ランダムリード方式が終了した時点での最後に読み出されたバイトアドレスに対応する特定領域から、シーケンシャルリード方式により順次読み出されることとなる。

（第一の実施形態）
図５は、第一の実施形態にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）の構成を説明する概念図である。Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）は、スレーブ回路１２０の特定領域を指定するバイトアドレス「Ｂｙｔｅ ａｄｄ」を、アドレスカウンタ２９０（２）の初期値としてロードする。これにより、シーケンシャルリード方式とランダムリード方式とシーケンシャルランダムリード方式とのいずれのＩ２Ｃ読み出し方式に対しても対応可能である。

なお、図５においては、図２において既に説明した構成と同一の部位には対応する符号を付して、説明の重複を避けるためにここでは説明を避けることとし、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）と相違する構成等について説明する。

Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）は、マスタ回路１１０からバイトアドレスが送信されるタイミングを検出するバイトアドレスデコーダ部５１０を備える。また、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）は、スレーブ回路１２０から、バイトアドレス受信に対する「Ａｃｋ」が送信されるタイミングを検出するバイトアドレスアックデコーダ部５２０を備える。

バイトアドレスデコーダ部５１０とバイトアドレスアックデコーダ部５２０とは、各々ビットカウンタ２４０（２）とバイトカウンタ２５０（２）とのカウント値が共に入力され、ビットカウンタ２４０（２）とバイトカウンタ２５０（２）とのカウント値に基づいて各々タイミングを検出する。

また、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）は、マスタ回路１１０から送信されるバイトアドレス「Ｂｙｔｅ ａｄｄ」を、一時記憶するバイトアドレスレジスタ５３０を備える。バイトアドレスレジスタ５３０は、シリアル／パラレル変換部２８０（２）でパラレル変換されたバイトアドレス「Ｂｙｔｅ ａｄｄ」を、バイトアドレスデコーダ部５１０が検出したタイミングで取得して記憶する。

アドレスカウンタ２９０（２）は、バイトアドレスレジスタ５３０が記憶するバイトアドレス「Ｂｙｔｅ ａｄｄ」を、バイトアドレスアックデコーダ部５２０が検出したタイミングで初期値としてロード（取得ともいう）する。その後、アドレスカウンタ２９０（２）は、第二デコーダ部２７０（２）が、「ｒｅａｄ ｄａｔａ」の後の「Ａｃｋ」信号タイミングを検出すると、ロードしたバイトアドレス「Ｂｙｔｅ ａｄｄ」から順次カウントアップを開始する。

なお、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）は、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）の構成を備えているので、シーケンシャル方式に対応可能である。

図６は、ランダム方式である場合のＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）の動作と処理との概要を説明するチャート図である。また、図６は、マスタ回路１１０から指示されたバイトアドレス「Ｂｙｔｅ ａｄｄ」が、「７」である場合の例である。

図６において、スタート検出部２１０（２）が、マスタ回路１１０からの通信スタート信号「Ｓｔａｒｔ」を検出すると、セットリセット部２３０（２）が「ｅｎａｂｌｅ」信号をビットカウンタ２４０（２）に出力し、「ｅｎａｂｌｅ」信号によりビットカウンタ２４０（２）が初期化されてカウントアップを開始する。

また、バイトアドレス受信に対する「Ａｃｋ」がスレーブ回路１２０から送信されるタイミングをバイトアドレスアックデコーダ部５２０が検出すると、バイトアドレスレジスタ５３０に一時記憶されたバイトアドレス「Ｂｙｔｅ ａｄｄ＝７」は、アドレスカウンタ２９０（２）に初期値としてロードされる。

また、スレーブ回路１２０のバイトアドレス「Ｂｙｔｅ ａｄｄ＝７」から読み出された読み出しデータ「Ｒｅａｄ ｄａｔａ」は、シリアル／パラレル変換部２８０（２）でパラレル変換された後に、第三デコーダ部２ａ０（２）がアドレスカウンタ２９０（２）のカウンタ値から読み出されたデータを記憶部２ｂ（２）に記憶させるタイミングを検知すると、バイトアドレス「Ｂｙｔｅ ａｄｄ＝７」に対応するレジスタ２ｂ７（２）に記憶される。

また図７は、シーケンシャルランダム方式である場合のＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）の動作と処理との概要を説明するチャート図である。図７においては、バイトアドレス「Ｂｙｔｅ ａｄｄ」が、「７」から１０バイト相当分を読み出す例を示す。

図７において、スタート検出部２１０（２）が、マスタ回路１１０からの通信スタート信号「Ｓｔａｒｔ」を検出すると、セットリセット部２３０（２）が「ｅｎａｂｌｅ」信号をビットカウンタ２４０（２）に出力し、「ｅｎａｂｌｅ」信号によりビットカウンタ２４０（２）がゼロに初期化されて、クロック「ｓｃｌ」の立ち上がりでカウントアップを開始する。なお、バイトカウンタ２５０（２）は、通信スタート「Ｓｔａｒｔ」または通信再スタート「Ｒｅ Ｓｔａｒｔ」により、ゼロにリセットされる。

また、バイトアドレス受信に対する「Ａｃｋ」がスレーブ回路１２０から送信されるタイミングをバイトアドレスアックデコーダ部５２０が検出すると、バイトアドレスレジスタ５３０に一時記憶されたバイトアドレス「Ｂｙｔｅ ａｄｄ＝７」は、アドレスカウンタ２９０（２）に初期値「７」としてロードされる。

また、スレーブ回路１２０のバイトアドレス「Ｂｙｔｅ ａｄｄ＝７」から読み出された読み出しデータ「Ｒｅａｄ ｄａｔａ」は、シリアル／パラレル変換部２８０（２）でパラレル変換された後に、第三デコーダ部２ａ０（２）がアドレスカウンタ２９０（２）のカウンタ値から読み出されたデータを記憶部２ｂ（２）に記憶させるタイミングを検知すると、バイトアドレス「Ｂｙｔｅ ａｄｄ＝７」に対応するレジスタ２ｂ７（２）に記憶される。ここまでが、シーケンシャルランダム方式におけるランダム方式に対応するチャートである。これ以降、シーケンシャルランダム方式におけるシーケンシャル方式に対応するチャートとなる。

第二デコーダ部２７０（２）がバイトアドレス「Ｂｙｔｅ ａｄｄ＝７」から読み出された「ｒｅａｄ ｄａｔａ」の後の「Ａｃｋ」信号タイミングを検出すると、第二デコーダ部２７０（２）がアドレスカウンタ２９０（２）に「ｅｎａｂｌｅ」を出力する。「ｅｎａｂｌｅ」を入力されたアドレスカウンタ２９０（２）は、既にロードされている初期値７から１６まで順次カウントアップを開始する。

以降、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）は、シーケンシャル方式で説明したように、順次取得される「ｒｅａｄ ｄａｔａ８」、「ｒｅａｄ ｄａｔａ９」、・・、「ｒｅａｄ ｄａｔａ１６」をそれぞれ、順次レジスタ２ｂ８、レジスタ２ｂ９、・・レジスタ２ｂ１６に、第三デコーダ部２ａ０（２）からのトリガ入力により記憶する。なお、アドレスカウンタ２９０は、スレーブ回路１２０のアドレス相当数をカウントアップする。

そして、Ｎａｃｋ検出部２２０（２）が、マスタ回路１１０からスレーブ回路１２０へ送信された通信終了を指示する「Ｎａｃｋ」を検出すると、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）の動作と処理とが終了する。

（第二の実施形態）
第二の実施形態にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３）は、デバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」またはバイトアドレス「Ｂｙｔｅ ａｄｄ」受信後のスレーブ回路１２０からの返信「Ａｃｋ」「Ｎａｃｋ」を監視する。

そして、デバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、またはバイトアドレス「Ｂｙｔｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、のいずれか一方が「Ｎａｃｋ」であれば、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３）は、スレーブ回路１２０から読み出された「Ｒｅａｄ ｄａｔａ」を記憶しない。

デバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、またはバイトアドレス「Ｂｙｔｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、のいずれか一方が「Ｎａｃｋ」であれば、デバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、またはバイトアドレス「Ｂｙｔｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、の少なくともいずれか一方が正常に受信されていないと考えられるので、当該バイトアドレス「Ｂｙｔｅ ａｄｄ」から読み出された読み出しデータ「Ｒｅａｄ ｄａｔａ」の信頼度は低下すると考えられる。

これにより、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３）は、信頼性の高い読み出しデータ「Ｒｅａｄ ｄａｔａ」のみを記憶することになるので、記憶された「Ｒｅａｄ ｄａｔａ」の信頼性を向上させることができる。

図８と図１４とは、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３）の構成を例示する概念図である。図８に示すＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３）は、バイトアドレス「Ｂｙｔｅ ａｄｄ」受信後のスレーブ回路１２０からの返信が「Ｎａｃｋ」であれば、スレーブ回路１２０から読み出された「Ｒｅａｄ ｄａｔａ」を記憶しない構成例である。

図８においては、既に説明したＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）と同一の構成部位については対応する符号を付して、説明の重複を避けるためにここでは詳述を避けることとする。

図８に示すように、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３）は、バイトアドレス「Ｂｙｔｅ ａｄｄ」受信後の「Ａｃｋ」または「Ｎａｃｋ」を一時記憶するアックナックレジスタ８１０を備える。

アックナックレジスタ８１０は、バイトアドレス受信に対する「Ａｃｋ」または「Ｎａｃｋ」がスレーブ回路１２０から送信されるタイミングを検出するバイトアドレスアックデコーダ部５２０（２）からのトリガ入力により、シリアル／パラレル変換部２８０（３）でパラレル変換された「Ａｃｋ」または「Ｎａｃｋ」を、一時記憶する。

また、アックナックレジスタ８１０は、一時記憶した情報が「Ｎａｃｋ」であれば、第三デコーダ部２ａ０（３）のトリガ出力をマスクする。第三デコーダ部２ａ０（３）のトリガ出力がマスクされると、取得された「Ｒｅａｄ ｄａｔａ」を記憶するタイミングが与えられないので、記憶部２ｂ（３）は「Ｒｅａｄ ｄａｔａ」を記憶しない。

なお、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３）は、バイトアドレス受信に対する「Ａｃｋ」または「Ｎａｃｋ」がスレーブ回路１２０から送信されるタイミングを検出するバイトアドレスアックデコーダ部５２０（２）に替えて、またはバイトアドレスアックデコーダ部５２０（２）と共にデバイスアドレス受信に対する「Ａｃｋ」または「Ｎａｃｋ」がスレーブ回路１２０から送信されるタイミングを検出するデバイスアドレスアックデコーダ部を備えてもよい。

また、図１４に示すＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（６）は、デバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、またはバイトアドレス「Ｂｙｔｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、の少なくともいずれか一方が「Ｎａｃｋ」であれば、スレーブ回路１２０から読み出された「Ｒｅａｄ ｄａｔａ」を記憶しない構成例である。これにより、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（６）は、さらに信頼性の高い記憶データを保持することができる。

Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（６）は、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３）が備えるバイトアドレスアックデコーダ部５２０（２）に替えて、バイトアドレスデバイスアドレスアックデコーダ部５２０（５）を備える。

バイトアドレスデバイスアドレスアックデコーダ部５２０（５）は、バイトアドレス受信に対する「Ａｃｋ」または「Ｎａｃｋ」がスレーブ回路１２０から送信されるタイミングと、デバイスアドレス受信に対する「Ａｃｋ」または「Ｎａｃｋ」がスレーブ回路１２０から送信されるタイミングと、を検出する。

アックナックレジスタ８１０は、上述のタイミングを検出したバイトアドレスデバイスアドレスアックデコーダ部５２０（５）からのトリガ入力により、シリアル／パラレル変換部２８０（３）でパラレル変換された「Ａｃｋ」または「Ｎａｃｋ」を、一時記憶する。

また、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（６）において、アックナックレジスタ８１０は、一時記憶した情報が「Ｎａｃｋ」であれば、第三デコーダ部２ａ０（３）のトリガ出力をマスクする。第三デコーダ部２ａ０（３）のトリガ出力がマスクされると、取得された「Ｒｅａｄ ｄａｔａ」を記憶するタイミングが与えられないので、記憶部２ｂ（３）は「Ｒｅａｄ ｄａｔａ」を記憶しない。

図９は、ランダムリード方式でバイトアドレスが「７」である場合のＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（６）の動作及び処理の概要を説明するチャート図である。図９に示すように、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（６）は、スレーブ回路１２０を特定するデバイスアドレスに書き込み信号を加えた「Ｄｅｖｉｃｅ ａｄｄ＋Ｗｒｉｔｅ」の受信後の返信が「Ｎａｃｋ」であれば、アックナックレジスタ８１０が第三デコーダ部２ａ０（３）をマスクする。

アックナックレジスタ８１０が第三デコーダ部２ａ０（３）をマスクすると、記憶部２ｂ（３）は読み出された「Ｒｅａｄ ｄａｔａ７」を記憶するタイミングが与えられないので、「Ｒｅａｄ ｄａｔａ７」はレジスタ２ｂ７（３）に記憶されないこととなる。

なお、図９におけるＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（６）のその余の動作と処理とは、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）の動作と処理と、として図６で既に説明しているので、説明の重複を避けるためにここでは詳述をしないこととする。

また、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（６）は、スレーブ回路１２０を特定するデバイスアドレスに読み出し信号を加えた「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」の受信後の返信が「Ｎａｃｋ」であれば、アックナックレジスタ８１０が第三デコーダ部２ａ０（３）をマスクする。すなわち、第二の実施形態における「Ｄｅｖｉｃｅ ａｄｄ」は、「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」である場合も「Ｄｅｖｉｃｅ ａｄｄ＋Ｗｒｉｔｅ」である場合もいずれの場合においても含まれるものとする。

（第三の実施形態）
第三の実施形態で説明するＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（４）は、第二の実施形態で説明したＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３），１３０（６）等において、アックナックレジスタ８１０（２）が第三デコーダ部２ａ０（４）をマスクすることに替えて、アックナックレジスタ８１０（２）がＮａｃｋ検出部２２０（４）にＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（４）全体の動作と制御とを終了させる。

すなわち、アックナックレジスタ８１０（２）が「Ｎａｃｋ」を一時記憶した場合には、Ｎａｃｋ検出部２２０（４）は、通信終了信号「Ｎａｃｋ」を検出した場合と同じリセット動作をセットリセット部２３０（４）に指示し、Ｉ２Ｃ通信監視動作が終了する。

これにより、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（４）は、監視するＩ２Ｃ通信に異常があるかもしれない状況においては、「Ｒｅａｄ ｄａｔａ」の取得自体を停止するので、信頼性の低いデータは取得もされず記憶もされないので好ましい。換言すれば、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（４）に記憶される例えばＰＩ情報等は、極めて信頼性の高い情報のみとなる。

デバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、またはバイトアドレス「Ｂｙｔｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、のいずれか一方が「Ｎａｃｋ」であれば、デバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、またはバイトアドレス「Ｂｙｔｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、の少なくともいずれか一方が正常に受信されていないと考えられるところ、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（４）は、信頼性の高い読み出しデータ「Ｒｅａｄ ｄａｔａ」のみを記憶することになるので、記憶された「Ｒｅａｄ ｄａｔａ」の信頼性を向上させることができる。

図１０と図１５とは、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（４）の構成例を概念的に説明するブロック図である。図１０に示すＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３）は、バイトアドレス「Ｂｙｔｅ ａｄｄ」受信後のスレーブ回路１２０からの返信が「Ｎａｃｋ」であれば、Ｉ２Ｃ監視動作を停止して通信スタート信号「Ｓｔａｒｔ」待ちとなる構成例である。

図１０においては、既に説明したＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（３）と同一の構成部位については対応する符号を付して、説明の重複を避けるためにここでは詳述を避けることとする。

図１０に示すように、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（４）は、バイトアドレス「Ｂｙｔｅ ａｄｄ」受信後の「Ａｃｋ」または「Ｎａｃｋ」を一時記憶するアックナックレジスタ８１０（２）を備える。

アックナックレジスタ８１０（２）は、バイトアドレス受信に対する「Ａｃｋ」または「Ｎａｃｋ」がスレーブ回路１２０から送信されるタイミングを検出するバイトアドレスアックデコーダ部５２０（３）からのトリガ入力により、シリアル／パラレル変換部２８０（４）でパラレル変換された「Ａｃｋ」または「Ｎａｃｋ」を、一時記憶する。

また、アックナックレジスタ８１０（２）は、一時記憶した情報が「Ｎａｃｋ」であれば、Ｎａｃｋ検出部２２０（４）に信号出力する。信号出力を受けたＮａｃｋ検出部２２０（４）は、セットリセット部２３０（４）に初期化信号を出力させる。セットリセット部２３０（４）の初期化信号を入力されたビットカウンタ２４０（４）は、カウントアップを停止する。

なお、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（４）は、バイトアドレス受信に対する「Ａｃｋ」または「Ｎａｃｋ」がスレーブ回路１２０から送信されるタイミングを検出するバイトアドレスアックデコーダ部５２０（３）に替えて、またはバイトアドレスアックデコーダ部５２０（３）と共にデバイスアドレス受信に対する「Ａｃｋ」または「Ｎａｃｋ」がスレーブ回路１２０から送信されるタイミングを検出するデバイスアドレスアックデコーダ部を備えてもよい。

また、図１５に示すＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（７）は、デバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、またはバイトアドレス「Ｂｙｔｅ ａｄｄ」受信後のスレーブ回路１２０からの返信、の少なくともいずれか一方が「Ｎａｃｋ」であれば、Ｉ２Ｃ監視動作を停止して通信スタート信号「Ｓｔａｒｔ」待ちとなる構成例である。これにより、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（７）は、さらに信頼性の高い記憶データを保持することができる。

Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（７）は、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（４）が備えるバイトアドレスアックデコーダ部５２０（３）に替えて、バイトアドレスデバイスアドレスアックデコーダ部５２０（６）を備える。

バイトアドレスデバイスアドレスアックデコーダ部５２０（６）は、バイトアドレス受信に対する「Ａｃｋ」または「Ｎａｃｋ」がスレーブ回路１２０から送信されるタイミングと、デバイスアドレス受信に対する「Ａｃｋ」または「Ｎａｃｋ」がスレーブ回路１２０から送信されるタイミングと、を検出する。

アックナックレジスタ８１０（２）は、上述のタイミングを検出したバイトアドレスデバイスアドレスアックデコーダ部５２０（６）からのトリガ入力により、シリアル／パラレル変換部２８０（４）でパラレル変換された「Ａｃｋ」または「Ｎａｃｋ」を、一時記憶する。

また、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（７）は、アックナックレジスタ８１０（２）が一時記憶した情報が「Ｎａｃｋ」であれば、Ｉ２Ｃ監視動作を終了して「Ｓｔａｒｔ」待ちとなる。

図１１は、ランダムリード方式でバイトアドレスが「７」である場合のＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（７）の動作及び処理の概要を説明するチャート図である。図１１に示すように、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（７）は、スレーブ回路１２０を特定するデバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」の受信後の返信が「Ｎａｃｋ」であれば、アックナックレジスタ８１０（２）がＮａｃｋ検出部２２０（４）に通信終了信号「Ｎａｃｋ」を検出した場合と同様の出力をセットリセット部２３０（４）にさせる。

すなわち、Ｎａｃｋ検出部２２０（４）はセットリセット部２３０（４）に「ｅｎａｂｌｅ」信号の出力を停止させてビットカウンタ２４０（４）のカウントアップを停止させる。

なお、図１１におけるＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（７）のその余の動作と処理とは、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）の動作と処理と、として図６で既に説明しているので、説明の重複を避けるためにここでは詳述をしないこととする。

また、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（７）は、スレーブ回路１２０を特定するデバイスアドレスに読み出し信号を加えた「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」の受信後の返信が「Ｎａｃｋ」であれば、Ｉ２Ｃ監視制御動作を停止する。すなわち、第三の実施形態における「Ｄｅｖｉｃｅ ａｄｄ」は、「Ｄｅｖｉｃｅ ａｄｄ＋Ｒｅａｄ」である場合も「Ｄｅｖｉｃｅ ａｄｄ＋Ｗｒｉｔｅ」である場合もいずれの場合においても含まれるものとする。

（第四の実施形態）
第四の実施形態にかかるＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）は、単一のマスタ回路１１０に複数のスレーブ回路１２０がＩ２Ｃ接続されている場合に、情報取得対象となるスレーブ回路１２０を特定する期待値と、取得したデバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」とを比較する。

そして、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）は、情報取得対象となるスレーブ回路１２０を特定する期待値と、取得したデバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」とが一致した場合のみ、情報取得対象となる特定のスレーブ回路１２０のＰＩ情報等を取得する。

これにより、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）は、接続されているＩ２Ｃインターフェース１４０に複数のスレーブ回路１２０が存在する場合においても、所望のスレーブ回路１２０のＰＩ情報等を取得することが可能となる。

図１２は、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）の構成概要を概念的に説明する図である。図１２においては、上述した実施形態で既に説明した構成部位と同一の部位には対応する符号を付して、説明の重複を避けるためにここでは詳述を避けることとする。

図１２に示すように、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）は、デバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」がマスタ回路１１０から送信されるタイミングを検出するデバイスアドレスデコーダ部１２１０を備える。デバイスアドレスデコーダ部１２１０は、ビットカウンタ２４０（５）とバイトカウンタ２５０（５）とのカウンタ値に基づいて、デバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」がマスタ回路１１０から送信されるタイミングを検出する。

また、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）は、デバイスアドレスデコーダ部１２１０が検出したタイミングをトリガとして、シリアルデータ接続線１４０ａから入力されたデバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」を一時記憶するデバイスアドレスレジスタ１２２０を備える。デバイスアドレスレジスタ１２２０が一時記憶するデバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」は、シリアル／パラレル変換部２８０（５）がパラレルに変換したデータである。

また、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）は、デバイスアドレスレジスタ１２２０に一時記憶されたデバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」と、予め設定されている期待値と、を比較するデバイスアドレス期待値比較部１２３０を備える。

デバイスアドレス期待値比較部１２３０は、情報取得対象である特定のスレーブ回路１２０に対応するデバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」を期待値として記憶する期待値記憶部１２３１を備える。期待値記憶部１２３１が記憶する期待値は、オペレータ等により予め設定されていてもよい。

デバイスアドレス期待値比較部１２３０がデバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」と期待値とを比較した結果、一致する場合には、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）は、処理を継続して「Ｒｅａｄ ｄａｔａ」の取得と記憶とをする。

また、デバイスアドレス期待値比較部１２３０がデバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」と期待値とを比較した結果、一致しない場合には、デバイスアドレス期待値比較部１２３０は、Ｎａｃｋ検出部２２０（５）に不一致信号出力する。Ｎａｃｋ検出部２２０（５）は、デバイスアドレス期待値比較部１２３０から不一致信号を入力されると、通信終了信号「Ｎａｃｋ」を検出した場合と同様に、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）の監視動作を停止させる処理をする。

図１２において、不一致信号を受けたＮａｃｋ検出部２２０（５）は、セットリセット部２３０（５）に初期化信号を出力させる。セットリセット部２３０（５）の初期化信号を入力されたビットカウンタ２４０（５）は、カウントアップを停止する。なお、セットリセット部２３０（５）の初期化信号とは、典型的にはビットカウンタ２４０（５）に対する「ｅｎａｂｌｅ」フラグを下げる処理に対応する。

図１３は、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）の動作と処理との概要を説明するチャート図である。図１３においては、バイトアドレス「Ｂｙｔｅ ａｄｄ」が、「７」である場合の例を示している。

図１３に示すように、期待値記憶部１２３０は、予め情報取得対象となるスレーブ回路１２０のデバイスアドレスに対応する期待値「Ａ０ｈ」を記憶している。Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）が、シリアルデータ接続線１４０ａから取得したデバイスアドレス「Ｄｅｖｉｃｅ ａｄｄ」は「Ｃ０ｈ」であり、デバイスアドレスデコーダ部１２１０からのトリガにより、デバイスアドレスレジスタ１２２０に「Ｃ０ｈ」が一時記憶される。

また、デバイスアドレス期待値比較部１２３０は、デバイスアドレスレジスタ１２２０に記憶された「Ｃ０ｈ」と、期待値記憶部１２３０が予め記憶する期待値「Ａ０ｈ」と、比較する。デバイスアドレス期待値比較部１２３０は、比較結果が不一致であるので不一致信号をＮａｃｋ検出部２２０（５）に出力する。

Ｎａｃｋ検出部２２０（５）は、セットリセット部２３０（５）のリセットにトリガを送出し、セットリセット部２３０（５）は、ビットカウンタ２４０（５）へ出力する「ｅｎａｂｌｅ」フラグを下げる。これにより、ビットカウンタ２４０（５）は、カウントアップを停止して通信スタート「Ｓｔａｒｔ」待ち状態となる。この場合には、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）は、次の通信スタート信号「Ｓｔａｒｔ」が取得されるまで動作しない。

これにより、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（５）は、複数のスレーブ回路１２０が接続されている場合においても、正常な読み出しデータを取り出すことが可能となる。

（第五の実施形態）
第五の実施形態で説明するＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）は、第一の実施形態で説明した図５に示すＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（２）の構成と同じ構成となる。

但し、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）は、アドレスカウンタ２９０（２）がゼロにリセットされるのは、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）の電源投入（パワーオン）時のみとする。

Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）は、アドレスカウンタ２９０（２）が電源投入時を除いてリセットされないので、Ｉ２Ｃ監視動作中は常にアドレスカウンタ２９０（２）のカウンタ値が保持されて、スレーブ回路１２０のバイトアドレス「Ｂｙｔｅ ａｄｄ」と一致した値となる。

このため、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）は、様々な読み出し方式で交互にアクセスされた場合においても、常にスレーブ回路１２０と同一の読み出しアドレスを保持し、正常な読み出しデータを取得して記憶できる。

Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）は、典型的にはランダムリード方式の後にシーケンシャルリード方式で読み出し処理があった場合に好適である。ランダム方式によるマスタ回路１１０とスレーブ回路１２０との通信終了後は、スレーブ回路１２０側にランダム方式による最後の読み出しバイトアドレスが保持される。スレーブ回路１２０は、その電源投入時に読み出しアドレスがゼロに初期化されるのみで、電源が投入されている限り最後の読み出しアドレスが残留する。

一方、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）は、ランダム方式による読み出しが終了した時点の通信終了信号「Ｎａｃｋ」により、初期化されることはなく、アドレスカウンタ２９０（２）がランダム方式による読み出しが終了した時点の読み出しアドレスを保持する。

これにより、スレーブ回路１２０が保持する読み出しアドレスと、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）が保持する読み出しアドレスとが、合致することとなり、その後シーケンシャル方式に移行した場合でも、双方が保持するアドレスから順次読み出し処理できることとなる。

ここで仮に、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）が、ランダム方式による読み出しが終了した時点の通信終了信号「Ｎａｃｋ」により、初期化されるとすれば、アドレスカウンタ２９０（２）がランダム方式による読み出しが終了した時点の読み出しアドレスを保持せずにカウンタ値がゼロとなる。この場合に、スレーブ回路１２０が保持する読み出しアドレスは、ランダム方式による読み出しが終了した時点の最後のアドレスである。すなわち、この状態でシーケンシャルリード方式に移行すれば、読み出しアドレスの初期値が、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）とスレーブ回路１２０とで異なることとなるので、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）は、正確な情報を取得できないこととなる。

第五の実施形態で説明したＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）は、アドレスカウンタ２９０（２）をパワーオンリセット、またはＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）が組み込まれたユニットのリセット時のみ（但し、ユニットのリセットにより読み出し対象スレーブ回路１２０はリセットされないものとする）とするので、様々な方式のＩ２Ｃ通信が継続してされた場合においても、正確に所望の情報を取得して記憶できるので好ましい。

第一の実施形態乃至第五の実施形態で例示したＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）乃至Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）の構成は、各々、各実施形態での説明に限定されるものではなく、自明な範囲で適宜その構成を変更することができる。

また、第一の実施形態乃至第五の実施形態で例示したＩ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（１）乃至Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置１３０（８）の動作と処理とは、各々、各実施形態での説明に限定されるものではなく、自明な範囲で適宜その動作と処理とを変更することができる。

この発明は、Ｉ２Ｃインターフェースを介して通信するマスタ回路とスレーブ回路との通信データを監視する装置等に利用できる。

Claims (12)

1. マスタ回路とスレーブ回路とのＩ２Ｃインターフェースを介した通信データを取得するＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
   前記スレーブ回路のアドレス相当数をカウントするアドレスカウンタを備え、
   前記スレーブ回路の所定領域を指定するバイトアドレスを取得した場合に、取得した前記バイトアドレスを、前記アドレスカウンタの初期値とする
   ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
2. 請求項１に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
   取得した前記バイトアドレスを一時記憶するバイトアドレスレジスタを備え、
   前記スレーブ回路が前記バイトアドレスの受信に対する正常信号を返信した場合に、前記バイトアドレスレジスタに一時記憶した前記バイトアドレスを、前記アドレスカウンタの初期値とする
   ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
3. 請求項１または請求項２に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
   前記スレーブ回路を特定するデバイスアドレスまたは前記バイトアドレスを受信した前記スレーブ回路が、異常信号を返信した場合に、
   取得した前記通信データを記憶しない
   ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
4. 請求項１乃至請求項３のいずれか一項に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
   前記スレーブ回路を特定するデバイスアドレスまたは前記バイトアドレスを受信した前記スレーブ回路の返信信号を一時記憶するアックナックレジスタと、前記アドレスカウンタのカウンタ値をデコードして前記取得した通信データを記憶するタイミングを出力するデコーダ部と、を備え、
   前記アックナックレジスタから入力された前記返信信号が異常信号である場合に、前記取得した通信データを記憶しないように、前記デコーダ部は、前記通信データを記憶するタイミングを出力しない
   ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
5. 請求項３または請求項４に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
   前記スレーブ回路を特定する前記デバイスアドレスの受信または前記バイトアドレスを受信した前記スレーブ回路が、前記異常信号を返信した場合に、
   初期化される
   ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
6. 請求項４に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
   前記マスタ回路と前記スレーブ回路との間の通信を終了する終了信号を検出すると、前記Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置を初期化するナック検出部を備え、
   前記ナック検出部は、前記アックナックレジスタから入力された前記返信信号が異常信号である場合に、前記Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置を初期化する
   ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
7. 請求項１または請求項２に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
   複数の前記スレーブ回路が前記Ｉ２Ｃインターフェースを介して接続され、
   Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置は、情報取得対象となる前記スレーブ回路を特定するデバイスアドレス期待値を予め設定され、前記デバイスアドレス期待値に対応する前記スレーブ回路の通信データを記憶する
   ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
8. 請求項７に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
   Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置は、情報取得対象となる前記スレーブ回路を特定するデバイスアドレス期待値を予め記憶する期待値記憶部と、
   前記期待値記憶部が記憶する前記デバイスアドレス期待値と、取得した前記デバイスアドレスと、を比較するデバイスアドレス期待値比較部と、を備え、
   前記デバイスアドレス期待値比較部は、前記デバイスアドレス期待値と取得した前記デバイスアドレスとが異なる場合に、Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の初期化信号を出力する
   ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
9. 請求項１または請求項２に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
   前記アドレスカウンタと前記スレーブ回路のアドレスカウントとは合致するように、前記Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置の電源投入時のみに前記アドレスカウンタを初期化する
   ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
10. 請求項９に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
    前記アドレスカウンタは、前記マスタ回路から前記スレーブ回路に送信されるスタート信号を取得した場合も、前記マスタ回路から前記スレーブ回路に送信されるリスタート信号を取得した場合も、いずれの場合にも初期化されない
    ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
11. 請求項１乃至請求項１０のいずれか一項に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
    前記スレーブ回路はＥＥＰＲＯＭであり、
    前記Ｉ２Ｃ監視シーケンシャルリードデータ記憶装置は、前記マスタ回路が前記Ｉ２Ｃインターフェースを介して読み出した前記ＥＥＰＲＯＭの前記所定領域に記憶されたデータを取得して記憶する記憶部を備える
    ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。
12. 請求項１乃至請求項１１のいずれか一項に記載のＩ２Ｃ監視シーケンシャルリードデータ記憶装置において、
    前記Ｉ２Ｃインターフェースの読み出し方式は、ランダムリード方式またはシーケンシャルリード方式またはシーケンシャルランダムリード方式のいずれか一つ以上の方式である
    ことを特徴とするＩ２Ｃ監視シーケンシャルリードデータ記憶装置。

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