JPWO2009144948A1 - Test unit and test system - Google Patents

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芳春 梅村
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新一 濱口
康男 徳永
康男 徳永
康 川口
康 川口
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    • G01R31/3004Current or voltage test
    • G01R31/3008Quiescent current [IDDQ] test or leakage current test

Abstract

半導体チップ(310)と電気的に接続する試験用ユニット(100)であって、半導体チップと対向して配置される試験用基板(110)と、試験用基板において、半導体チップの電源入力端子と電気的に接続する電源供給端子と、試験用基板において電源供給端子を介して半導体チップに供給される静止電流を検出する電流検出部とを備える試験用ユニットを提供する。これにより、比較的長い伝送線路によって試験用ユニットと接続された制御装置により電流検出を行う従来の方法より、線路ノイズの影響を低減出来る。A test unit (100) electrically connected to the semiconductor chip (310), the test substrate (110) disposed opposite to the semiconductor chip, and a power input terminal of the semiconductor chip in the test substrate A test unit is provided that includes a power supply terminal that is electrically connected and a current detection unit that detects a quiescent current supplied to a semiconductor chip via the power supply terminal on the test substrate. Thereby, the influence of line noise can be reduced as compared with the conventional method in which current is detected by the control device connected to the test unit by a relatively long transmission line.

Description

本発明は、試験用ユニットに関する。特に本発明は、複数の半導体チップが形成された半導体ウエハにおけるそれぞれの半導体チップに供給される静止電流を検出する複数の電流検出部を有する試験用基板を備えた試験用ユニットおよび当該試験用ユニットを備えた試験システムに関する。また、本出願は、下記の国際出願に関連し、下記の国際出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
PCT/JP2008/060079 出願日2008年5月30日
The present invention relates to a test unit. In particular, the present invention relates to a test unit including a test substrate having a plurality of current detection units for detecting a quiescent current supplied to each semiconductor chip in a semiconductor wafer on which a plurality of semiconductor chips are formed, and the test unit The present invention relates to a test system including In addition, this application is related to the following international application and claims priority from the following international application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
PCT / JP2008 / 060079 Filing date May 30, 2008

半導体チップの試験において、複数の半導体チップが形成された半導体ウエハの状態で、各半導体チップの良否を試験する装置が知られている(例えば、特許文献1参照)。当該装置は、半導体ウエハ上の複数の半導体チップと一括して電気的に接続可能なプローブカードを備え、同時に複数の半導体チップを試験することができる。   2. Description of the Related Art An apparatus for testing the quality of each semiconductor chip in the state of a semiconductor wafer on which a plurality of semiconductor chips are formed is known (for example, see Patent Document 1). The apparatus includes a probe card that can be electrically connected to a plurality of semiconductor chips on a semiconductor wafer in a lump, and can test a plurality of semiconductor chips at the same time.

特開2002−222839号公報JP 2002-2222839 A

この方法では、半導体ウエハの全ての半導体チップを試験するためには、半導体ウエハに対するプローブカードの接続位置を何度も変更しながら試験を繰り返すこととなり、試験時間が長くなる要因の一つであった。また、上記装置を含む従来の試験装置は、試験パターンを発生する回路、および、試験対象の半導体チップからの応答信号等を検出する回路等が、ケーブル等の比較的長い伝送線路によってプローブカードと接続された制御装置側に設けられていた。したがって、半導体チップのCMOS回路について静止状態における電源電流を測定するような場合、測定される電流が微小であるので、線路ノイズの影響による検出誤差が大きかった。しかしながら、例えばプローブカードに半導体チップの個数分だけプローブおよび対応する回路を実装することは、プローブカードのサイズおよび製作コストの面から難しかった。   In this method, in order to test all the semiconductor chips of the semiconductor wafer, the test is repeated while changing the connection position of the probe card to the semiconductor wafer many times, which is one of the factors that increase the test time. It was. In addition, the conventional test apparatus including the above apparatus includes a circuit that generates a test pattern, a circuit that detects a response signal from a semiconductor chip to be tested, and the like that is connected to the probe card by a relatively long transmission line such as a cable. It was provided on the connected controller side. Therefore, when the power supply current in a stationary state is measured for a CMOS circuit of a semiconductor chip, since the measured current is very small, the detection error due to the influence of line noise is large. However, for example, it is difficult to mount probes and corresponding circuits as many as the number of semiconductor chips on the probe card in terms of the size of the probe card and the manufacturing cost.

そこで本発明は、上記の課題を解決することのできる試験用ユニットおよび当該試験用ユニットを備えた試験システムを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。   Then, an object of this invention is to provide the test unit which can solve said subject, and the test system provided with the said test unit. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous specific examples of the present invention.

上記課題を解決するために、本発明の第1の形態においては、半導体チップと電気的に接続する試験用ユニットであって、半導体チップと対向して配置される試験用基板と、試験用基板において、半導体チップの電源入力端子と電気的に接続する電源供給端子と、試験用基板において、電源供給端子を介して半導体チップに供給される静止電流を検出する電流検出部とを備える試験用ユニットが提供される。   In order to solve the above-described problems, in the first embodiment of the present invention, a test unit electrically connected to a semiconductor chip, the test substrate disposed opposite to the semiconductor chip, and the test substrate A test unit comprising: a power supply terminal electrically connected to a power input terminal of the semiconductor chip; and a current detection unit for detecting a quiescent current supplied to the semiconductor chip via the power supply terminal in the test substrate. Is provided.

また、本発明の第2の形態においては、半導体チップを試験する試験システムであって、半導体チップと電気的に接続する試験用ユニットと、試験用ウエハユニットを制御する制御装置とを備え、試験用ユニットは、半導体チップと対向して配置される試験用基板と、試験用基板において、半導体チップの電源入力端子と電気的に接続する電源供給端子と、試験用基板において、電源供給端子を介して半導体チップに供給される静止電流を検出する電流検出部とを備える試験用ユニットが提供される。   According to a second aspect of the present invention, there is provided a test system for testing a semiconductor chip, comprising a test unit electrically connected to the semiconductor chip, and a control device for controlling the test wafer unit. The test unit includes a test substrate disposed opposite to the semiconductor chip, a power supply terminal electrically connected to the power input terminal of the semiconductor chip in the test substrate, and a power supply terminal in the test substrate. A test unit is provided that includes a current detection unit that detects a quiescent current supplied to the semiconductor chip.

また、本発明の第3の形態においては、半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、半導体ウエハに形成された複数の半導体チップと電気的に接続する試験用ユニットと、試験用ユニットを制御する制御装置とを備え、試験用ユニットは、半導体ウエハと対向して配置される試験用基板と、試験用基板において、それぞれの半導体チップに対して少なくとも一つずつ設けられ、それぞれ対応する半導体チップの電源入力端子と電気的に接続する複数の電源供給端子と、試験用基板において、それぞれの半導体チップに対して少なくとも一つずつ設けられ、それぞれの電源供給端子を介して半導体チップに供給される静止電流を検出する複数の電流検出部とを有する試験システムが提供される。   According to a third aspect of the present invention, there is provided a test system for testing a plurality of semiconductor chips formed on a semiconductor wafer, wherein the test unit is electrically connected to the plurality of semiconductor chips formed on the semiconductor wafer. And a control device for controlling the test unit, wherein the test unit is provided at least one for each semiconductor chip in the test substrate disposed opposite to the semiconductor wafer and the test substrate. A plurality of power supply terminals that are electrically connected to the power input terminals of the corresponding semiconductor chips, and at least one power supply terminal is provided for each semiconductor chip in the test substrate, via each power supply terminal. There is provided a test system having a plurality of current detection units for detecting a quiescent current supplied to a semiconductor chip.

なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。   Note that the above summary of the invention does not enumerate all the necessary features of the invention, and sub-combinations of these feature groups can also be the invention.

本発明の一の実施形態に係る試験システム400の構成例を示す概略図である。It is the schematic which shows the structural example of the test system 400 which concerns on one Embodiment of this invention. 試験用基板110の単位セル111−1、および、半導体ウエハ300の半導体チップ310−1の断面の一例を示す図である。2 is a diagram illustrating an example of a cross section of a unit cell 111-1 of a test substrate 110 and a semiconductor chip 310-1 of a semiconductor wafer 300. FIG. CMOS回路330の回路構成の一例を示す概略図である。2 is a schematic diagram illustrating an example of a circuit configuration of a CMOS circuit 330. FIG. 試験回路130の機能構成例を示すブロック図である。FIG. 3 is a block diagram illustrating a functional configuration example of a test circuit 130. 電源電流測定部550の機能構成例を示すブロック図である。3 is a block diagram illustrating a functional configuration example of a power supply current measuring unit 550. FIG. 本発明の一の実施形態に係る試験システム401の構成例を示す概略図である。It is the schematic which shows the structural example of the test system 401 which concerns on one Embodiment of this invention. 試験用基板140の単位セル111−1、および、半導体ウエハ300の半導体チップ310−1の断面の一例を示す図である。2 is a diagram illustrating an example of a cross section of a unit cell 111-1 of a test substrate 140 and a semiconductor chip 310-1 of a semiconductor wafer 300. FIG.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。   Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.

図1は、本発明の一の実施形態に係る試験システム400の構成例を示す概略図である。本実施形態の試験システム400は、試験対象とされる半導体ウエハ300を試験するシステムであって、制御装置10と、試験用ウエハユニット100とを備える。   FIG. 1 is a schematic diagram illustrating a configuration example of a test system 400 according to an embodiment of the present invention. The test system 400 of this embodiment is a system for testing a semiconductor wafer 300 to be tested, and includes a control device 10 and a test wafer unit 100.

試験システム400において試験対象とされる半導体ウエハ300は、一例として、図1に示すように、CMOS回路330(330−1、330−2、・・・)を含む複数の半導体チップ310(310−1、310−2、・・・)が形成された円盤形状の半導体基板であってよい。これら複数の半導体チップ310は、例えば半導体ウエハ300に対して露光等の半導体プロセスを用いて形成されてよい。   As an example, a semiconductor wafer 300 to be tested in the test system 400 includes a plurality of semiconductor chips 310 (310-) including CMOS circuits 330 (330-1, 330-2,...) As shown in FIG. 1, 310-2,...) May be a disk-shaped semiconductor substrate. The plurality of semiconductor chips 310 may be formed on the semiconductor wafer 300 by using a semiconductor process such as exposure.

試験用ウエハユニット100は、試験用基板110を備える。試験用基板110は、半導体ウエハ300と対応する形状を有するウエハ基板に所定の回路が形成された半導体基板であってよく、半導体ウエハ300と対向して配置される。   The test wafer unit 100 includes a test substrate 110. The test substrate 110 may be a semiconductor substrate in which a predetermined circuit is formed on a wafer substrate having a shape corresponding to the semiconductor wafer 300, and is disposed to face the semiconductor wafer 300.

試験用基板110は、例えば半導体ウエハ300が円盤形状の半導体基板である場合、半導体ウエハ300と略同一の直径、あるいは半導体ウエハ300よりも大きな直径を有する円形、半円形、あるいは扇形等の形状を有する半導体基板であってよい。なお、試験用基板110の形状は、半導体ウエハ300の上面の少なくとも一部と対向する形状であれば、これに限られない。   For example, when the semiconductor wafer 300 is a disk-shaped semiconductor substrate, the test substrate 110 has a circular shape, a semicircular shape, a sector shape, or the like that has substantially the same diameter as the semiconductor wafer 300 or a larger diameter than the semiconductor wafer 300. It may be a semiconductor substrate. Note that the shape of the test substrate 110 is not limited to this as long as it is a shape facing at least a part of the upper surface of the semiconductor wafer 300.

試験用基板110は、半導体ウエハ300における複数の半導体チップ310のそれぞれと対応する位置に設けられた複数の単位セル111(111−1、111−2、・・・)を有する。また、複数の単位セル111のそれぞれには、対応する半導体チップ310を試験するための試験信号を発生する試験回路130(130−1、130−2、・・・)が設けられる。すなわち、試験用基板110の単位セル111−1は、半導体ウエハ300の半導体チップ310−1と対向して配置され、当該単位セル111−1には、試験回路130−1が設けられる。これら複数の試験回路130は、例えば試験用基板110に対して露光等の半導体プロセスを用いて形成されてよい。   The test substrate 110 includes a plurality of unit cells 111 (111-1, 111-2,...) Provided at positions corresponding to the plurality of semiconductor chips 310 on the semiconductor wafer 300. Each of the plurality of unit cells 111 is provided with a test circuit 130 (130-1, 130-2,...) That generates a test signal for testing the corresponding semiconductor chip 310. That is, the unit cell 111-1 of the test substrate 110 is disposed to face the semiconductor chip 310-1 of the semiconductor wafer 300, and the test circuit 130-1 is provided in the unit cell 111-1. The plurality of test circuits 130 may be formed on the test substrate 110 using a semiconductor process such as exposure.

制御装置10は、試験システム400による半導体ウエハ300の試験プログラムを制御する。一例として、制御装置10は、試験用基板110のそれぞれの試験回路130に対して、対応する半導体チップ310を試験するための各種の制御信号を供給してよい。また、制御装置10は、試験回路130を介してそれぞれの半導体チップ310に与える電源電圧を供給してもよい。   The control device 10 controls a test program for the semiconductor wafer 300 by the test system 400. As an example, the control device 10 may supply various control signals for testing the corresponding semiconductor chip 310 to each test circuit 130 of the test substrate 110. Further, the control device 10 may supply a power supply voltage to be applied to each semiconductor chip 310 via the test circuit 130.

それぞれの試験回路130は、制御装置10から当該制御信号を受け取ったことに応じて、当該試験パターンに応じた試験信号を生成して対応する半導体チップ310に供給してよい。また、それぞれの試験回路130は、対応する半導体チップ310に設けられたCMOS回路330の様々な動作状態における静止時の電源電流(IDDQ)を検出し、その値に応じたデジタルデータを制御装置10に送信してよい。この場合、制御装置10は、試験回路130から受け取った上記デジタルデータに基づいてそれぞれの半導体チップ310の良否を判定してよい。なお、上記静止時の電源電流については後段にて詳述する。   Each test circuit 130 may generate a test signal corresponding to the test pattern and supply it to the corresponding semiconductor chip 310 in response to receiving the control signal from the control device 10. In addition, each test circuit 130 detects a power supply current (IDDQ) at rest in various operating states of the CMOS circuit 330 provided in the corresponding semiconductor chip 310, and digital data corresponding to the detected power supply current (IDDQ). May be sent to In this case, the control device 10 may determine pass / fail of each semiconductor chip 310 based on the digital data received from the test circuit 130. The power supply current at rest will be described in detail later.

このように、本実施形態に係る試験システム400は、半導体ウエハ300と対応する形状を有する試験用基板110に、それぞれの半導体チップ310に対応して試験回路130を複数設けることにより、半導体ウエハ300における全ての半導体チップ310を同時に試験することができる。また、それぞれの試験回路130は、試験用基板110に対して半導体プロセスを用いて形成されるので、プリント基板に試験回路を実装する場合と比べて、試験用基板110上に多数の試験回路を容易に形成することができる。   As described above, in the test system 400 according to the present embodiment, the test wafer 110 having a shape corresponding to the semiconductor wafer 300 is provided with a plurality of test circuits 130 corresponding to the respective semiconductor chips 310, whereby the semiconductor wafer 300 is provided. All semiconductor chips 310 in can be tested simultaneously. In addition, since each test circuit 130 is formed on the test substrate 110 using a semiconductor process, a larger number of test circuits are provided on the test substrate 110 than when the test circuit is mounted on the printed circuit board. It can be formed easily.

図2は、試験用基板110の単位セル111−1、および、半導体ウエハ300の半導体チップ310−1の断面の一例を示す図である。図2では、試験用基板110における単位セル111−1と、半導体ウエハ300における当該単位セル111−1に対向する半導体チップ310−1を抜き出して示す。なお、図2に示す単位セル111−1以外の単位セル111については、それぞれ同様の構成を有するので説明を省略する。また、半導体チップ310−1以外の半導体チップ310についても、それぞれ同様の構成を有するので説明を省略する。   FIG. 2 is a diagram illustrating an example of a cross section of the unit cell 111-1 of the test substrate 110 and the semiconductor chip 310-1 of the semiconductor wafer 300. In FIG. 2, the unit cell 111-1 in the test substrate 110 and the semiconductor chip 310-1 facing the unit cell 111-1 in the semiconductor wafer 300 are extracted and shown. The unit cells 111 other than the unit cell 111-1 shown in FIG. 2 have the same configuration and will not be described. Further, since the semiconductor chips 310 other than the semiconductor chip 310-1 have the same configuration, the description thereof is omitted.

試験回路130−1および装置側端子114、115は、単位セル111−1における半導体チップ310−1と対向する面の裏面(以下、「単位セル111−1の上面112」と称する)に設けられる。また、信号供給端子120および電源供給端子121は、単位セル111−1における半導体チップ310−1と対向する面(以下、「単位セル111−1の下面113」と称する)に設けられる。ここで、信号供給端子120および電源供給端子121は、半導体チップ310−1の上面に設けられる信号入力端子320および電源入力端子321に対応する位置に設けられてよい。   The test circuit 130-1 and the device side terminals 114 and 115 are provided on the back surface of the unit cell 111-1 facing the semiconductor chip 310-1 (hereinafter referred to as “the upper surface 112 of the unit cell 111-1”). . The signal supply terminal 120 and the power supply terminal 121 are provided on the surface of the unit cell 111-1 that faces the semiconductor chip 310-1 (hereinafter referred to as “the lower surface 113 of the unit cell 111-1”). Here, the signal supply terminal 120 and the power supply terminal 121 may be provided at positions corresponding to the signal input terminal 320 and the power input terminal 321 provided on the upper surface of the semiconductor chip 310-1.

単位セル111−1には、複数のビア117(117−1、117−2)が上面112から下面113に貫通して設けられる。ビア117−1の上面112側の一端は、装置側端子114と電気的に接続するとともに、上面112に形成されたパターン配線116を介して試験回路130−1とも電気的に接続する。また、ビア117−2の上面112側の一端は、装置側端子115と電気的に接続するとともに、パターン配線116を介して試験回路130−1とも電気的に接続する。   The unit cell 111-1 is provided with a plurality of vias 117 (117-1, 117-2) penetrating from the upper surface 112 to the lower surface 113. One end of the via 117-1 on the upper surface 112 side is electrically connected to the device side terminal 114 and also electrically connected to the test circuit 130-1 via the pattern wiring 116 formed on the upper surface 112. One end on the upper surface 112 side of the via 117-2 is electrically connected to the device-side terminal 115 and also electrically connected to the test circuit 130-1 through the pattern wiring 116.

また、ビア117−1の下面113側の一端は、下面113に形成されたパターン配線116を介して信号供給端子120と電気的に接続する。また、ビア117−2の下面113側の一端は、パターン配線116を介して電源供給端子121と電気的に接続する。したがって、信号供給端子120および電源供給端子121は、それぞれ試験回路130と電気的に接続する。一方、半導体チップ310−1において、信号入力端子320および電源入力端子321は、それぞれパターン配線316を介してCMOS回路330−1と電気的に接続される。   In addition, one end of the via 117-1 on the lower surface 113 side is electrically connected to the signal supply terminal 120 via the pattern wiring 116 formed on the lower surface 113. Further, one end of the via 117-2 on the lower surface 113 side is electrically connected to the power supply terminal 121 via the pattern wiring 116. Therefore, the signal supply terminal 120 and the power supply terminal 121 are electrically connected to the test circuit 130, respectively. On the other hand, in the semiconductor chip 310-1, the signal input terminal 320 and the power input terminal 321 are electrically connected to the CMOS circuit 330-1 via the pattern wiring 316, respectively.

複数の半導体チップ310−1に設けられたCMOS回路330−1を試験システム400により試験する場合、単位セル111−1は、半導体チップ310−1と近接する。そして、このとき、信号供給端子120と信号入力端子320とが電気的に接続するとともに、電源供給端子121と電源入力端子321とが電気的に接続する。これら各端子間が接続された後、試験回路130は、CMOS回路330−1に対して、信号入力端子320を介して所定の試験信号を送るとともに、電源入力端子321を介して所定の電力を供給する。ここで、上記所定の電力は、例えばCMOS回路330−1を駆動させるための電源電圧であってよい。   When the CMOS circuit 330-1 provided in the plurality of semiconductor chips 310-1 is tested by the test system 400, the unit cell 111-1 is close to the semiconductor chip 310-1. At this time, the signal supply terminal 120 and the signal input terminal 320 are electrically connected, and the power supply terminal 121 and the power input terminal 321 are electrically connected. After these terminals are connected, the test circuit 130 sends a predetermined test signal to the CMOS circuit 330-1 through the signal input terminal 320 and supplies predetermined power through the power input terminal 321. Supply. Here, the predetermined power may be, for example, a power supply voltage for driving the CMOS circuit 330-1.

なお、単位セル111−1の信号供給端子120および電源供給端子121は、半導体チップ310−1の信号入力端子320および電源入力端子321と、それぞれ異方性導電シート等の導電部材を介して電気的に接続してもよい。また、上記に替えて、単位セル111−1の各端子は、半導体チップ310−1の対応する各端子と、電磁誘導により電気的に接続してもよい。また、これに替えて、単位セル111−1は、半導体チップ310−1と、光信号を伝送する伝送路により接続してもよい。また、これに替えて、単位セル111−1は、半導体チップ310−1と、静電容量結合により電気的に接続してもよい。   The signal supply terminal 120 and the power supply terminal 121 of the unit cell 111-1 are electrically connected to the signal input terminal 320 and the power supply input terminal 321 of the semiconductor chip 310-1 through conductive members such as anisotropic conductive sheets, respectively. May be connected. Instead of the above, each terminal of the unit cell 111-1 may be electrically connected to each corresponding terminal of the semiconductor chip 310-1 by electromagnetic induction. Alternatively, the unit cell 111-1 may be connected to the semiconductor chip 310-1 by a transmission path that transmits an optical signal. Alternatively, the unit cell 111-1 may be electrically connected to the semiconductor chip 310-1 by capacitive coupling.

図3は、CMOS回路330の回路構成の一例を示す概略図である。図3に示すように、CMOS回路330は、電源線331、332と、当該電源線331、332と電気的に接続する複数のトランジスタ回路部335(335−1、335−2、・・・)とを有する。   FIG. 3 is a schematic diagram illustrating an example of a circuit configuration of the CMOS circuit 330. As shown in FIG. 3, the CMOS circuit 330 includes power supply lines 331 and 332 and a plurality of transistor circuit portions 335 (335-1, 335-2,...) Electrically connected to the power supply lines 331 and 332. And have.

なお、CMOS回路330は、本例の形態に限られず、トランジスタ回路部335を少なくとも一つ有していればよい。また、本例において、複数のトランジスタ回路部335は、それぞれ同様の構成を有するので、以下においてはトランジスタ回路部335−1について説明し、他のトランジスタ回路部335(335−2、・・・)については説明を省略する。   Note that the CMOS circuit 330 is not limited to the form of this example, and may have at least one transistor circuit portion 335. In this example, since the plurality of transistor circuit units 335 have the same configuration, the transistor circuit unit 335-1 will be described below and the other transistor circuit units 335 (335-2,...). Description of is omitted.

電源線331は、電源入力端子321および電源供給端子121を介して試験回路130の後述する電源供給部542および電源電流測定部550と電気的に接続する。また、電源線332は、接地される。   The power supply line 331 is electrically connected to a power supply unit 542 and a power supply current measurement unit 550 described later of the test circuit 130 via the power input terminal 321 and the power supply terminal 121. The power line 332 is grounded.

トランジスタ回路部335は、p型電界効果トランジスタ336およびn型電界効果トランジスタ337を含む。p型電界効果トランジスタ336のドレイン端子は、電源線331と電気的に接続する。また、n型電界効果トランジスタ337のソース端子は、電源線332と電気的に接続する。   The transistor circuit unit 335 includes a p-type field effect transistor 336 and an n-type field effect transistor 337. The drain terminal of the p-type field effect transistor 336 is electrically connected to the power supply line 331. Further, the source terminal of the n-type field effect transistor 337 is electrically connected to the power supply line 332.

また、p型電界効果トランジスタ336のソース端子とn型電界効果トランジスタ337のドレイン端子とは、互いに電気的に接続するとともに、他のトランジスタ回路部335(本例ではトランジスタ回路部335−2)と電気的に接続する。また、p型電界効果トランジスタ336のゲート端子とn型電界効果トランジスタ337のゲート端子とは、互いに電気的に接続するとともに、信号入力端子320および信号供給端子120を介して試験回路130の後述するドライバ532と電気的に接続する。   The source terminal of the p-type field effect transistor 336 and the drain terminal of the n-type field effect transistor 337 are electrically connected to each other and are connected to another transistor circuit portion 335 (in this example, the transistor circuit portion 335-2). Connect electrically. Further, the gate terminal of the p-type field effect transistor 336 and the gate terminal of the n-type field effect transistor 337 are electrically connected to each other, and the test circuit 130 will be described later via the signal input terminal 320 and the signal supply terminal 120. The driver 532 is electrically connected.

電源線331には、制御装置10から試験回路130の電源供給部542を介して電源電圧(VDD)が印加される。また、電源線332には、電源線331に供給される電源電圧(VDD)と異なるレベルの電圧(VSS)が印加される。なお、本例では、電源線332は接地されているので、電圧(VSS)の大きさは0Vと略等しい。A power supply voltage (V DD ) is applied to the power supply line 331 from the control device 10 via the power supply unit 542 of the test circuit 130. In addition, a voltage (V SS ) having a level different from that of the power supply voltage (V DD ) supplied to the power supply line 331 is applied to the power supply line 332. In this example, since the power supply line 332 is grounded, the magnitude of the voltage (V SS ) is substantially equal to 0V.

CMOS回路330が試験されるとき、p型電界効果トランジスタ336およびn型電界効果トランジスタ337のゲート端子に対して、試験回路130のドライバ532から試験信号が供給される。本例において、試験信号は、ハイまたはローの異なる電圧レベルの一方から他方に所定のタイミングで切り替わる信号であってよい。   When the CMOS circuit 330 is tested, a test signal is supplied from the driver 532 of the test circuit 130 to the gate terminals of the p-type field effect transistor 336 and the n-type field effect transistor 337. In this example, the test signal may be a signal that switches from one of the different voltage levels of high and low to the other at a predetermined timing.

上記試験信号が供給されることにより、p型電界効果トランジスタ336およびn型電界効果トランジスタ337は、それぞれオンまたはオフに切り替わる。これにより、後段のトランジスタ回路部335に対して、試験信号に応じた電圧レベルの信号が供給される。   By supplying the test signal, the p-type field effect transistor 336 and the n-type field effect transistor 337 are turned on or off, respectively. As a result, a signal having a voltage level corresponding to the test signal is supplied to the subsequent transistor circuit unit 335.

図4は、試験回路130の機能構成例を示すブロック図である。試験回路130は、パターン発生部522、波形成形部530、ドライバ532、特性測定部540、および、電源供給部542を有する。なお、試験回路130は、接続される半導体チップ310の入出力ピンのピン毎に、図4に示した構成を有してよい。これらの構成は、露光等の半導体プロセスにより、試験用基板110に形成されてよい。   FIG. 4 is a block diagram illustrating a functional configuration example of the test circuit 130. The test circuit 130 includes a pattern generation unit 522, a waveform shaping unit 530, a driver 532, a characteristic measurement unit 540, and a power supply unit 542. The test circuit 130 may have the configuration shown in FIG. 4 for each input / output pin of the semiconductor chip 310 to be connected. These structures may be formed on the test substrate 110 by a semiconductor process such as exposure.

パターン発生部522は、試験信号の論理パターンを生成する。本例のパターン発生部522は、試験開始前に制御装置10から与えられる論理パターンを内部のメモリに格納してよい。そして、パターン発生部522は、試験開始とともに、内部のメモリに格納された論理パターンを出力してよい。また、パターン発生部522は、予め与えられるアルゴリズムに基づいて当該論理パターンを生成してもよい。   The pattern generator 522 generates a logic pattern of the test signal. The pattern generation unit 522 of this example may store a logic pattern given from the control device 10 in an internal memory before the test is started. Then, the pattern generation unit 522 may output a logical pattern stored in an internal memory when the test is started. The pattern generator 522 may generate the logical pattern based on an algorithm given in advance.

波形成形部530は、パターン発生部522から与えられる論理パターンと、制御装置10から与えられるタイミング信号とに基づいて、試験信号の波形を成形する。例えば波形成形部530は、論理パターンの各論理値に応じた電圧を、タイミング信号のタイミングに基づいて所定のビット期間ずつ出力することで、試験信号の波形を成形してよい。   The waveform shaping unit 530 shapes the waveform of the test signal based on the logic pattern given from the pattern generation unit 522 and the timing signal given from the control device 10. For example, the waveform shaping unit 530 may shape the waveform of the test signal by outputting a voltage corresponding to each logic value of the logic pattern for each predetermined bit period based on the timing of the timing signal.

ドライバ532は、波形成形部530から与えられる波形に応じた試験信号を所定のタイミングで出力する。ドライバ532から出力される試験信号は、信号供給端子120および信号入力端子320等を介して、対応する半導体チップ310のCMOS回路330に供給される。そして、当該試験信号は、CMOS回路330におけるp型電界効果トランジスタ336およびn型電界効果トランジスタ337のゲート端子に与えられる。   The driver 532 outputs a test signal corresponding to the waveform given from the waveform shaping unit 530 at a predetermined timing. The test signal output from the driver 532 is supplied to the CMOS circuit 330 of the corresponding semiconductor chip 310 via the signal supply terminal 120, the signal input terminal 320, and the like. The test signal is applied to the gate terminals of the p-type field effect transistor 336 and the n-type field effect transistor 337 in the CMOS circuit 330.

特性測定部540は、ドライバ532が出力する電圧または電流の波形を測定する。例えば特性測定部540は、ドライバ532から半導体チップ310に供給する電流または電圧の波形が、所定の仕様を満たすか否かに基づいて、半導体チップ310の良否を判定する判定部として機能してよい。   The characteristic measurement unit 540 measures the voltage or current waveform output by the driver 532. For example, the characteristic measurement unit 540 may function as a determination unit that determines the quality of the semiconductor chip 310 based on whether the waveform of the current or voltage supplied from the driver 532 to the semiconductor chip 310 satisfies a predetermined specification. .

電源供給部542は、半導体チップ310を駆動する電源電力を供給する。本例において、電源供給部542は、制御装置10から与えられる電力に応じた電源電圧(VDD)を、半導体チップ310のCMOS回路330を駆動する電源電力として、当該CMOS回路330の電源線331に供給してよい。また、これに替えて、電源供給部542は、試験回路130のCMOS回路330を含む全ての構成要素に駆動電力を供給してもよい。The power supply unit 542 supplies power for driving the semiconductor chip 310. In this example, the power supply unit 542 uses the power supply voltage (V DD ) corresponding to the power supplied from the control device 10 as the power supply power for driving the CMOS circuit 330 of the semiconductor chip 310, and the power supply line 331 of the CMOS circuit 330. May be supplied. Alternatively, the power supply unit 542 may supply drive power to all components including the CMOS circuit 330 of the test circuit 130.

電源電流測定部550は、上記試験信号に応じてCMOS回路330のp型電界効果トランジスタ336およびn型電界効果トランジスタ337が所定の動作モードに切り替わった後の静止状態において、電源線331と電源線332の間に流れる電流、すなわち静止電流(IDDQ)を検出する。そして、電源電流測定部550は、検出した電流の値に応じたデータを制御装置10に送る。   The power supply current measuring unit 550 is connected to the power supply line 331 and the power supply line in a static state after the p-type field effect transistor 336 and the n-type field effect transistor 337 of the CMOS circuit 330 are switched to a predetermined operation mode according to the test signal. A current flowing between 332, that is, a quiescent current (IDDQ) is detected. Then, the power source current measuring unit 550 sends data corresponding to the detected current value to the control device 10.

試験回路130がこのような構成を有することにより、制御装置10の規模を低減した試験システムを実現することができる。例えば制御装置10として、汎用のパーソナルコンピュータ等を用いることができる。   When the test circuit 130 has such a configuration, a test system in which the scale of the control device 10 is reduced can be realized. For example, a general-purpose personal computer or the like can be used as the control device 10.

図5は、電源電流測定部550の機能構成例を示すブロック図である。電源電流測定部550は、電流検出部551、送信データ生成部552、および、データ送信部553を有する。   FIG. 5 is a block diagram illustrating a functional configuration example of the power supply current measuring unit 550. The power supply current measurement unit 550 includes a current detection unit 551, a transmission data generation unit 552, and a data transmission unit 553.

電流検出部551は、電源供給部542と、対応する半導体チップ310のCMOS回路330とを電気的に接続する電力供給線に接続される。電流検出部551は、CMOS回路330の350からの上記静止電流を検出する。そして、電流検出部551は、検出した静止電流の電流値に応じた値の信号を送信データ生成部552に送る。なお、電流検出部551は、検出した静止電流の電流値を所定の割合で増幅または減衰した電流を送信データ生成部552に送ってもよい。   The current detection unit 551 is connected to a power supply line that electrically connects the power supply unit 542 and the CMOS circuit 330 of the corresponding semiconductor chip 310. The current detection unit 551 detects the quiescent current from 350 of the CMOS circuit 330. Then, the current detection unit 551 sends a signal having a value corresponding to the detected current value of the quiescent current to the transmission data generation unit 552. The current detection unit 551 may send a current obtained by amplifying or attenuating the detected current value of the quiescent current to a transmission data generation unit 552.

送信データ生成部552は、電流検出部551が検出した上記静止電流の値に応じたデジタルデータを生成してデジタルデータをデータ送信部553に送る。送信データ生成部552は、一例として、電流検出部551から送られる上記静止電流の値が予め定められたレベルよりも大きい場合は、ハイの論理値に相当するデジタルデータを生成し、当該静止電流の値が予め定められたレベルよりも小さい場合は、ローの論理値に相当するデジタルデータを生成してよい。なお、これに替えて、送信データ生成部552は、電流検出部551から送られる上記静止電流の値を、その大きさに応じた多値のデジタルデータに変換してデータ送信部553に送ってもよい。   The transmission data generation unit 552 generates digital data corresponding to the value of the quiescent current detected by the current detection unit 551 and sends the digital data to the data transmission unit 553. For example, when the value of the quiescent current sent from the current detection unit 551 is larger than a predetermined level, the transmission data generation unit 552 generates digital data corresponding to a high logic value and generates the quiescent current. If the value of is less than a predetermined level, digital data corresponding to a low logic value may be generated. Instead of this, the transmission data generation unit 552 converts the value of the quiescent current sent from the current detection unit 551 into multivalued digital data corresponding to the magnitude and sends it to the data transmission unit 553. Also good.

データ送信部553は、送信データ生成部552が生成したデジタルデータを試験用ウエハユニット100の外部に送信する。データ送信部553は、一例として、送信データ生成部552から送られるデジタルデータを制御装置10に送信してよい。なお、データ送信部553は、試験用ウエハユニット100とは別個に、試験用ウエハユニット100と制御装置10との間に設けられてもよい。   The data transmission unit 553 transmits the digital data generated by the transmission data generation unit 552 to the outside of the test wafer unit 100. For example, the data transmission unit 553 may transmit the digital data sent from the transmission data generation unit 552 to the control device 10. The data transmission unit 553 may be provided between the test wafer unit 100 and the control device 10 separately from the test wafer unit 100.

以上のように、それぞれの半導体チップ310のCMOS回路330における静止時の電源電流(IDDQ)を、対応する試験回路130に設けられた電源電流測定部550で検出することができる。そして、その検出値を電源電流測定部550においてデジタルデータに変換して制御装置10に送信するので、制御装置10で検出する場合と比べて、線路ノイズの影響を受けずに微小な電源電流を検出することができる。   As described above, the power supply current (IDDQ) at rest in the CMOS circuit 330 of each semiconductor chip 310 can be detected by the power supply current measuring unit 550 provided in the corresponding test circuit 130. Then, since the detected value is converted into digital data by the power supply current measuring unit 550 and transmitted to the control device 10, a minute power supply current can be obtained without being affected by the line noise as compared with the case of detection by the control device 10. Can be detected.

図6は、本発明の他の実施形態に係る試験システム401の構成例を示す概略図である。本実施形態の試験システム401は、上記試験システム400と同様に試験対象とされる半導体ウエハ300を試験するシステムであって、制御装置10と、試験用ウエハユニット101とを備える。試験システム401において、上記試験システム400と略同じ構成については、図中において同じ参照符号を付してその説明を省略する。   FIG. 6 is a schematic diagram illustrating a configuration example of a test system 401 according to another embodiment of the present invention. The test system 401 of the present embodiment is a system for testing a semiconductor wafer 300 to be tested in the same manner as the test system 400, and includes a control device 10 and a test wafer unit 101. In the test system 401, about the same structure as the said test system 400, the same referential mark is attached | subjected in a figure and the description is abbreviate | omitted.

試験用ウエハユニット101は、試験用基板140およびタイミング発生部150を備える。試験用基板140は、上記試験用ウエハユニット100が備える試験用基板110と同様に半導体ウエハ300と対応する形状を有する半導体基板であってよく、半導体ウエハ300と対向して配置される。   The test wafer unit 101 includes a test substrate 140 and a timing generation unit 150. The test substrate 140 may be a semiconductor substrate having a shape corresponding to the semiconductor wafer 300, similar to the test substrate 110 included in the test wafer unit 100, and is disposed to face the semiconductor wafer 300.

タイミング発生部150は、試験用基板140におけるそれぞれの試験回路130が発生する試験信号間の論理値が変化するエッジタイミングを異ならせる。タイミング発生部150は、一例として、制御装置10からそれぞれの試験回路130の波形成形部530に与えられるタイミング信号のエッジタイミングを、試験回路130毎に異ならせるべく、当該エッジタイミングを所定に遅延させる。   The timing generator 150 changes the edge timing at which the logical value between test signals generated by the respective test circuits 130 on the test substrate 140 changes. As an example, the timing generation unit 150 delays the edge timing by a predetermined amount so that the edge timing of the timing signal given from the control device 10 to the waveform shaping unit 530 of each test circuit 130 is different for each test circuit 130. .

試験システム401は、このようなタイミング発生部150を備えることにより、例えばそれぞれの試験回路130で対応する半導体チップ310のCMOS回路330を試験する場合において、以下の効果を奏する。すなわち、試験回路130からCMOS回路330に与えられる試験信号に応じてトランジスタ回路部335のp型電界効果トランジスタ336またはn型電界効果トランジスタ337が切り替わるタイミングにおいて、電源線331、332には瞬間的に比較的大きな電流が流れる。   The test system 401 includes the timing generation unit 150 as described above, so that, for example, when testing the CMOS circuit 330 of the corresponding semiconductor chip 310 with each test circuit 130, the following effects can be obtained. That is, at the timing when the p-type field effect transistor 336 or the n-type field effect transistor 337 of the transistor circuit portion 335 is switched in accordance with a test signal given from the test circuit 130 to the CMOS circuit 330, the power supply lines 331 and 332 are instantaneously connected. A relatively large current flows.

このとき、電源線331、332間に電力を供給している電源供給部542側では、この電流に応じた電圧降下が生じる。したがって、上記のタイミング発生部150を備えない場合、複数の半導体チップ310におけるCMOS回路330のそれぞれにおいて、上記電流が同じタイミングで流れることがある。このため、電流容量の大きい電源を設けなければならない。   At this time, a voltage drop corresponding to this current occurs on the side of the power supply unit 542 that supplies power between the power supply lines 331 and 332. Therefore, when the timing generation unit 150 is not provided, the current may flow at the same timing in each of the CMOS circuits 330 in the plurality of semiconductor chips 310. For this reason, a power supply with a large current capacity must be provided.

これに対し、試験システム401は、上記のタイミング発生部150により、それぞれの試験回路130が発生する試験信号間の論理値が変化するエッジタイミングを異ならせることができるので、電源供給部542側に電流容量の大きい電源を設けなくてもよい。   On the other hand, the test system 401 can change the edge timing at which the logical value between the test signals generated by the respective test circuits 130 is changed by the timing generation unit 150 described above. It is not necessary to provide a power supply with a large current capacity.

図7は、試験用基板140の単位セル111−1、および、半導体ウエハ300の半導体チップ310−1の断面の一例を示す図である。以下において、試験用基板140の単位セル111−1、および、半導体ウエハ300の半導体チップ310−1を例に試験用基板140の構成を説明する。なお、単位セル111−1以外の単位セル111については、それぞれ同様の構成を有するので説明を省略する。   FIG. 7 is a diagram illustrating an example of a cross section of the unit cell 111-1 of the test substrate 140 and the semiconductor chip 310-1 of the semiconductor wafer 300. Hereinafter, the configuration of the test substrate 140 will be described by taking the unit cell 111-1 of the test substrate 140 and the semiconductor chip 310-1 of the semiconductor wafer 300 as examples. Note that the unit cells 111 other than the unit cell 111-1 have the same configuration and will not be described.

試験用基板140の単位セル111−1は、上記試験用基板110の単位セル111のそれぞれが有する構成に加えて、コンデンサ500および絶縁体層510を更に有する。コンデンサ500は、試験用基板140において、それぞれの単位セル111−1に設けられる電源供給端子121に対応して設けられる。一例として、コンデンサ500は、試験用基板140において試験回路130が形成される面の裏面、すなわち単位セル111−1の下面113側に設けられてよい。   The unit cell 111-1 of the test substrate 140 further includes a capacitor 500 and an insulator layer 510 in addition to the configuration of each of the unit cells 111 of the test substrate 110. The capacitor 500 is provided on the test substrate 140 corresponding to the power supply terminal 121 provided in each unit cell 111-1. As an example, the capacitor 500 may be provided on the back surface of the test substrate 140 on which the test circuit 130 is formed, that is, on the lower surface 113 side of the unit cell 111-1.

本例において、コンデンサ500は、半導体プロセスによって形成される。より具体的には、コンデンサ500は、単位セル111−1の下面113にエッチングにより形成した凹部に、第1電極層501、誘電体層502、および、第2電極層503を、試験用基板140の下面113と垂直な方向に順次積層することにより形成されてよい。   In this example, the capacitor 500 is formed by a semiconductor process. More specifically, the capacitor 500 includes the first electrode layer 501, the dielectric layer 502, and the second electrode layer 503 in the recess formed by etching on the lower surface 113 of the unit cell 111-1, and the test substrate 140. It may be formed by sequentially laminating in a direction perpendicular to the lower surface 113 of the substrate.

第1電極層501は、例えば銅合金等の導電部材により形成され、試験用基板140における基準電位と電気的に接続される。第1電極層501は、試験用基板140における接地配線と電気的に接続されてよい。   The first electrode layer 501 is formed of a conductive member such as a copper alloy, for example, and is electrically connected to a reference potential in the test substrate 140. The first electrode layer 501 may be electrically connected to the ground wiring in the test substrate 140.

第2電極層503は、第1電極層501と同様の導電部材により形成され、試験回路130および電源供給端子121を接続する伝送線路に対して電気的に接続される。本例において、第2電極層503は、試験回路130の電源供給部542と電気的に接続されてよい。誘電体層502は、例えば絶縁性を有する樹脂、セラミック、または雲母(マイカ)等により形成され、第1電極層501と第2電極層503との間を絶縁する。   The second electrode layer 503 is formed of a conductive member similar to the first electrode layer 501 and is electrically connected to a transmission line connecting the test circuit 130 and the power supply terminal 121. In this example, the second electrode layer 503 may be electrically connected to the power supply unit 542 of the test circuit 130. The dielectric layer 502 is formed of, for example, an insulating resin, ceramic, mica, or the like, and insulates the first electrode layer 501 and the second electrode layer 503 from each other.

絶縁体層510は、コンデンサ500における半導体チップ310−1と対向する側の面、すなわち第2電極層503の表面を覆うように設けられる。絶縁体層510は、半導体プロセスにより形成されてよい。より具体的には、絶縁体層510は、第2電極層503における試験用基板140の下面113と垂直な方向に露出する面に対して絶縁材料を積層することにより形成されてよい。   The insulator layer 510 is provided so as to cover the surface of the capacitor 500 on the side facing the semiconductor chip 310-1, that is, the surface of the second electrode layer 503. The insulator layer 510 may be formed by a semiconductor process. More specifically, the insulator layer 510 may be formed by laminating an insulating material on the surface of the second electrode layer 503 exposed in the direction perpendicular to the lower surface 113 of the test substrate 140.

本例において、絶縁体層510は、単位セル111−1において、信号供給端子120および電源供給端子121が半導体チップ310−1側に表出するように設けられる。すなわち、絶縁体層510は、単位セル111−1の下面113において、信号供給端子120および電源供給端子121よりも半導体チップ310−1側に突出しないような厚さで形成される。これにより、単位セル111−1と半導体チップ310−1とが近接してそれぞれの端子が電気的に接続したときに、コンデンサ500の第2電極層503が半導体チップ310上の回路と接触してショートするのを防ぐことができる。   In this example, the insulator layer 510 is provided so that the signal supply terminal 120 and the power supply terminal 121 are exposed to the semiconductor chip 310-1 side in the unit cell 111-1. That is, the insulator layer 510 is formed on the lower surface 113 of the unit cell 111-1 so as not to protrude from the signal supply terminal 120 and the power supply terminal 121 toward the semiconductor chip 310-1. Thereby, when the unit cell 111-1 and the semiconductor chip 310-1 are close to each other and their terminals are electrically connected, the second electrode layer 503 of the capacitor 500 comes into contact with the circuit on the semiconductor chip 310. Short circuit can be prevented.

このように、試験用基板140の単位セル111−1は、試験回路130からCMOS回路330に電源電圧(VDD)を印加するための伝送線路に一方の電極が接続され、他方の電極が基準電位に接続されるコンデンサ500を有する。これにより、例えばCMOS回路330から検出される静止電流に重畳する高周波ノイズを、CMOS回路330により近い位置でフィルタリングすることができる。Thus, in the unit cell 111-1 of the test substrate 140, one electrode is connected to the transmission line for applying the power supply voltage (V DD ) from the test circuit 130 to the CMOS circuit 330, and the other electrode is the reference. A capacitor 500 is connected to the potential. Thereby, for example, high frequency noise superimposed on a quiescent current detected from the CMOS circuit 330 can be filtered at a position closer to the CMOS circuit 330.

また、本例のように、コンデンサ500を単位セル111−1における試験回路130と反対側の面に配置することにより、コンデンサ500における電極層の面積を例えば試験回路130と同程度にまで大きくすることができる。したがって、容量の大きなコンデンサ500を単位セル111−1に設けることができるので、より広帯域の上記高周波ノイズをフィルタリングすることができる。   Further, as in the present example, the capacitor 500 is disposed on the surface of the unit cell 111-1 opposite to the test circuit 130, thereby increasing the area of the electrode layer in the capacitor 500 to, for example, the same level as the test circuit 130. be able to. Therefore, since the capacitor 500 having a large capacity can be provided in the unit cell 111-1, the broadband high-frequency noise can be filtered.

また、本例では、制御装置10および試験回路130と比べてCMOS回路330により近い位置にコンデンサ500が設けられるので、CMOS回路330における消費電流の変動を補償することができる。   Further, in this example, since the capacitor 500 is provided at a position closer to the CMOS circuit 330 than the control device 10 and the test circuit 130, fluctuations in current consumption in the CMOS circuit 330 can be compensated.

以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。   Although the invention has been described using the embodiment, the technical scope of the invention is not limited to the scope described in the embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the invention.

例えば、試験用ウエハユニット100および試験用ウエハユニット101は、半導体チップと電気的に接続する試験用ユニットの一例であり、試験用ユニットはウエハ状でない基板に形成されてもよい。例えば試験用ユニットは、1または複数の試験対象の半導体チップ310と対応して配置される、ダイ状の基板に形成されてよい。この場合、試験用ユニットは、図1から図7に関連して説明した試験用ウエハユニット100または試験用ウエハユニット101を、ダイ形状に分割することで製造できる。   For example, the test wafer unit 100 and the test wafer unit 101 are examples of a test unit that is electrically connected to a semiconductor chip, and the test unit may be formed on a non-wafer substrate. For example, the test unit may be formed on a die-shaped substrate that is arranged corresponding to one or a plurality of semiconductor chips 310 to be tested. In this case, the test unit can be manufactured by dividing the test wafer unit 100 or the test wafer unit 101 described with reference to FIGS. 1 to 7 into a die shape.

例えば、試験用ユニットは、一つの試験対象の半導体チップ310と略同一の大きさに形成されてよい。また、試験用ユニットの一つのダイと、一つの試験対象の半導体チップ310とを接続した状態で、これらのダイをフィルム等によりパッケージしてもよい。なお、半導体チップ310は、ダイ状のチップであってよい。   For example, the test unit may be formed to be approximately the same size as one semiconductor chip 310 to be tested. Further, these dies may be packaged with a film or the like in a state where one die of the test unit and one semiconductor chip 310 to be tested are connected. The semiconductor chip 310 may be a die-shaped chip.

10 制御装置、100、101 試験用ウエハユニット、110、140 試験用基板、111 単位セル、112 上面、113 下面、114、115 装置側端子、116 パターン配線、117 ビア、120 信号供給端子、121 電源供給端子、130 試験回路、150 タイミング発生部、300 半導体ウエハ、310 半導体チップ、316 パターン配線、320 信号入力端子、321 電源入力端子、330 CMOS回路、331、332 電源線、335 トランジスタ回路部、336 p型電界効果トランジスタ、337 n型電界効果トランジスタ、400、401 試験システム、522 パターン発生部、530 波形成形部、532 ドライバ、540 特性測定部、542 電源供給部、550 電源電流測定部、551 電流検出部、552 送信データ生成部、553 データ送信部、500 コンデンサ、501 第1電極層、502 誘電体層、503 第2電極層、510 絶縁体層 10 control device, 100, 101 test wafer unit, 110, 140 test substrate, 111 unit cell, 112 upper surface, 113 lower surface, 114, 115 device side terminal, 116 pattern wiring, 117 via, 120 signal supply terminal, 121 power supply Supply terminal, 130 test circuit, 150 timing generation unit, 300 semiconductor wafer, 310 semiconductor chip, 316 pattern wiring, 320 signal input terminal, 321 power input terminal, 330 CMOS circuit, 331, 332 power supply line, 335 transistor circuit unit, 336 p-type field effect transistor, 337 n-type field effect transistor, 400, 401 test system, 522 pattern generation unit, 530 waveform shaping unit, 532 driver, 540 characteristic measurement unit, 542 power supply unit, 550 power supply current measurement unit 551 current detection unit, 552 transmission data generating unit, 553 data transmission unit, 500 a capacitor, 501 a first electrode layer, 502 a dielectric layer, 503 second electrode layer, 510 an insulating layer

Claims (11)

半導体チップと電気的に接続する試験用ユニットであって、
前記半導体チップと対向して配置される試験用基板と、
前記試験用基板において、前記半導体チップの電源入力端子と電気的に接続する電源供給端子と、
前記試験用基板において、前記電源供給端子を介して前記半導体チップに供給される静止電流を検出する電流検出部と
を備える試験用ユニット。
A test unit that is electrically connected to a semiconductor chip,
A test substrate disposed to face the semiconductor chip;
In the test substrate, a power supply terminal electrically connected to a power input terminal of the semiconductor chip,
A test unit, comprising: a current detection unit that detects a quiescent current supplied to the semiconductor chip via the power supply terminal in the test substrate.
前記試験用基板に設けられ、前記電流検出部が検出した前記静止電流の値に応じたデジタルデータを生成する送信データ生成部と、
前記試験用基板に設けられ、前記送信データ生成部が生成した前記デジタルデータを、前記試験用ユニットの外部に送信するデータ送信部と
を更に備える請求項1に記載の試験用ユニット。
A transmission data generation unit that is provided on the test substrate and generates digital data according to the value of the quiescent current detected by the current detection unit;
The test unit according to claim 1, further comprising: a data transmission unit that is provided on the test substrate and transmits the digital data generated by the transmission data generation unit to the outside of the test unit.
前記送信データ生成部は、前記電流検出部が検出した前記静止電流の電流値が所定の範囲内か否かの判定結果に応じた前記デジタルデータを生成する
請求項2に記載の試験用ユニット。
The test unit according to claim 2, wherein the transmission data generation unit generates the digital data according to a determination result of whether or not a current value of the quiescent current detected by the current detection unit is within a predetermined range.
前記試験用基板に形成され、前記電源供給端子と基準電位との間に設けられるコンデンサを更に備える
請求項1に記載の試験用ユニット。
The test unit according to claim 1, further comprising a capacitor formed on the test substrate and provided between the power supply terminal and a reference potential.
前記コンデンサは、前記試験用基板において試験回路が形成される面の裏面に設けられる
請求項4に記載の試験用ユニット。
The test unit according to claim 4, wherein the capacitor is provided on a back surface of a surface on which the test circuit is formed on the test substrate.
前記コンデンサは、前記試験用基板の面と垂直な方向に順次積層された第1電極層、誘電体層、および、第2電極層を有する
請求項5に記載の試験用ユニット。
The test unit according to claim 5, wherein the capacitor includes a first electrode layer, a dielectric layer, and a second electrode layer that are sequentially stacked in a direction perpendicular to the surface of the test substrate.
前記試験用基板には、前記コンデンサを覆うように設けられ、且つ、前記電源供給端子が表出するように設けられた絶縁層が形成される
請求項6に記載の試験用ユニット。
The test unit according to claim 6, wherein an insulating layer is provided on the test substrate so as to cover the capacitor and so as to expose the power supply terminal.
前記試験用ユニットは、半導体ウエハに形成された複数の前記半導体チップと電気的に接続するウエハユニットであり、
前記試験用基板は、前記半導体ウエハに対向して配置され、
前記電源供給端子は、前記試験用基板において、それぞれの前記半導体チップに対して少なくとも1つずつ設けられ、それぞれ対応する前記半導体チップの電源入力端子と電気的に接続し、
前記電流検出部は、前記試験用基板において、それぞれの前記半導体チップに対して少なくとも1つずつ設けられ、それぞれの前記電源供給端子を介して前記半導体チップに供給される静止電流を検出する
請求項1に記載の試験用ユニット。
The test unit is a wafer unit that is electrically connected to a plurality of the semiconductor chips formed on a semiconductor wafer,
The test substrate is disposed to face the semiconductor wafer;
The power supply terminal is provided at least one for each of the semiconductor chips in the test substrate, and is electrically connected to a power input terminal of the corresponding semiconductor chip,
The current detection unit is provided at least one for each of the semiconductor chips in the test substrate, and detects a quiescent current supplied to the semiconductor chip via each of the power supply terminals. The test unit according to 1.
前記試験用基板において、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、所定の論理パターンを有する試験信号を発生する試験回路と、
それぞれの前記試験回路が発生する試験信号間における論理値が変化するエッジタイミングを異ならせるタイミング発生部と
を更に備える請求項8に記載の試験用ユニット。
In the test substrate, a test circuit that is provided at least one for each of the semiconductor chips and generates a test signal having a predetermined logic pattern;
The test unit according to claim 8, further comprising: a timing generation unit that changes an edge timing at which a logical value changes between test signals generated by the test circuits.
半導体チップを試験する試験システムであって、
前記半導体チップと電気的に接続する試験用ユニットと、
前記試験用ユニットを制御する制御装置と
を備え、
前記試験用ユニットは、
前記半導体チップと対向して配置される試験用基板と、
前記試験用基板において、前記半導体チップの電源入力端子と電気的に接続する電源供給端子と、
前記試験用基板において、前記電源供給端子を介して前記半導体チップに供給される静止電流を検出する電流検出部と
を備える試験システム。
A test system for testing semiconductor chips,
A test unit electrically connected to the semiconductor chip;
A control device for controlling the test unit,
The test unit is:
A test substrate disposed to face the semiconductor chip;
In the test substrate, a power supply terminal electrically connected to a power input terminal of the semiconductor chip,
A test system comprising: a current detection unit configured to detect a quiescent current supplied to the semiconductor chip via the power supply terminal in the test substrate.
半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、
前記半導体ウエハに形成された前記複数の半導体チップと電気的に接続する試験用ユニットと、
前記試験用ユニットを制御する制御装置と
を備え、
前記試験用ユニットは、
前記半導体ウエハと対向して配置される試験用基板と、
前記試験用基板において、前記複数の半導体チップのそれぞれに対して少なくとも一つずつ設けられ、それぞれ対応する半導体チップの電源入力端子と電気的に接続する複数の電源供給端子と、
前記試験用基板において、前記複数の半導体チップのそれぞれに対して少なくとも一つずつ設けられ、前記複数の電源供給端子のそれぞれを介して前記半導体チップに供給される静止電流を検出する複数の電流検出部と
を有する試験システム。
A test system for testing a plurality of semiconductor chips formed on a semiconductor wafer,
A test unit electrically connected to the plurality of semiconductor chips formed on the semiconductor wafer;
A control device for controlling the test unit,
The test unit is:
A test substrate disposed opposite to the semiconductor wafer;
A plurality of power supply terminals provided at least one for each of the plurality of semiconductor chips in the test substrate, and electrically connected to power input terminals of the corresponding semiconductor chips;
In the test substrate, at least one current detection unit is provided for each of the plurality of semiconductor chips, and detects a quiescent current supplied to the semiconductor chip via each of the plurality of power supply terminals. And a test system.
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