JPWO2006112045A1 - 演算処理装置 - Google Patents
演算処理装置 Download PDFInfo
- Publication number
- JPWO2006112045A1 JPWO2006112045A1 JP2006520503A JP2006520503A JPWO2006112045A1 JP WO2006112045 A1 JPWO2006112045 A1 JP WO2006112045A1 JP 2006520503 A JP2006520503 A JP 2006520503A JP 2006520503 A JP2006520503 A JP 2006520503A JP WO2006112045 A1 JPWO2006112045 A1 JP WO2006112045A1
- Authority
- JP
- Japan
- Prior art keywords
- condition flag
- instruction
- arithmetic processing
- value
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 title claims abstract description 246
- 238000012546 transfer Methods 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 38
- 238000011156 evaluation Methods 0.000 claims abstract description 5
- 238000004364 calculation method Methods 0.000 claims description 42
- 238000013500 data storage Methods 0.000 claims description 7
- 238000003672 processing method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 20
- 238000013461 design Methods 0.000 description 18
- 230000006870 function Effects 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 8
- 238000006731 degradation reaction Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000003786 synthesis reaction Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
Description
101,201,401 命令レジスタ
102,103 プロセッサ・エレメント
104,204,304,404 条件フラグ演算器
105 条件フラグ転送信号線
121,131 レジスタファイル
122,132 ALU演算器
123,133 セレクタ
124,134 条件フラグレジスタ
125,135 セレクタ
126,136 演算結果更新制御信号線
206,406 命令発行制御部
307 条件フラグマスクレジスタ
381,382 条件フラグ変換器
以下、本発明に係る実施の形態1について、図面を参照しながら説明する。
次に、本発明に係わる実施の形態2について、図面を参照しながら説明する。
命令レジスタ201は、命令発行制御部206から転送される命令を保持する。
(2)条件フラグ演算器104の代わりに、条件フラグ演算器204を備える。
条件フラグ演算器204は、演算結果を命令発行制御部206にも転送する。
(3)新たに命令発行制御部206を備える。
命令発行制御部206は、条件分岐命令を含めた命令の発行を制御する。条件フラグ演算器204から転送される演算結果に基づいて、命令を発行し、発行した命令を命令レジスタ201へ転送する。
次に、本発明に係わる実施の形態3について、図面を参照しながら説明する。
条件フラグマスクレジスタ307は、設定値を保持する。
条件フラグ変換器381,382は、セレクタ125の出力値を”0”、及び”1”のいずれかに変換する。
次に、本発明に係わる実施の形態4について、図面を参照しながら説明する。
命令レジスタ401は、命令発行制御部406から転送される命令を保持する。
(2)条件フラグ演算器304の代わりに、条件フラグ演算器404を備える。
条件フラグ演算器404は、演算結果を命令発行制御部406にも転送する。
(3)新たに命令発行制御部406を備える。
命令発行制御部406は、条件付きの分岐系の命令を含めた命令の発行を制御する。条件フラグ演算器404から転送される演算結果に基づいて、命令を発行し、発行した命令を命令レジスタ401へ転送する。
なお、プロセッサ・エレメントは、ALU演算器の代わりに、画素演算、所定の処理に特化した拡張演算器(XU演算器)等、その他の演算器を備えるとしてもよい。
以下、本発明に係る実施の形態1について、図面を参照しながら説明する。
次に、本発明に係わる実施の形態2について、図面を参照しながら説明する。
命令レジスタ201は、命令発行制御部206から転送される命令を保持する。
(2)条件フラグ演算器104の代わりに、条件フラグ演算器204を備える。
条件フラグ演算器204は、演算結果を命令発行制御部206にも転送する。
(3)新たに命令発行制御部206を備える。
命令発行制御部206は、条件分岐命令を含めた命令の発行を制御する。条件フラグ演算器204から転送される演算結果に基づいて、命令を発行し、発行した命令を命令レジスタ201へ転送する。
次に、本発明に係わる実施の形態3について、図面を参照しながら説明する。
条件フラグマスクレジスタ307は、設定値を保持する。
条件フラグ変換器381,382は、セレクタ125の出力値を”0”、及び”1”のいずれかに変換する。
次に、本発明に係わる実施の形態4について、図面を参照しながら説明する。
命令レジスタ401は、命令発行制御部406から転送される命令を保持する。
(2)条件フラグ演算器304の代わりに、条件フラグ演算器404を備える。
条件フラグ演算器404は、演算結果を命令発行制御部406にも転送する。
(3)新たに命令発行制御部406を備える。
命令発行制御部406は、条件付きの分岐系の命令を含めた命令の発行を制御する。条件フラグ演算器404から転送される演算結果に基づいて、命令を発行し、発行した命令を命令レジスタ401へ転送する。
なお、プロセッサ・エレメントは、ALU演算器の代わりに、画素演算、所定の処理に特化した拡張演算器(XU演算器)等、その他の演算器を備えるとしてもよい。
101,201,401 命令レジスタ
102,103 プロセッサ・エレメント
104,204,304,404 条件フラグ演算器
105 条件フラグ転送信号線
121,131 レジスタファイル
122,132 ALU演算器
123,133 セレクタ
124,134 条件フラグレジスタ
125,135 セレクタ
126,136 演算結果更新制御信号線
206,406 命令発行制御部
307 条件フラグマスクレジスタ
381,382 条件フラグ変換器
Claims (6)
- 1つの命令で複数のデータを並列に処理する演算処理装置であって、
命令レジスタに格納されている命令の評価結果に基づいて、共通の演算を実行する複数のプロセッサ・エレメントと、
各プロセッサ・エレメントで保持されている条件フラグに対して論理演算、及び比較演算のいずれかを実行し、実行した結果を各プロセッサ・エレメントに転送し、実行した結果に前記条件フラグを更新する条件フラグ演算器と
を備えることを特徴とする演算処理装置。 - 前記演算処理装置は、さらに、
条件フラグ演算器から転送される演算結果に基づいて、条件分岐を実行する機能を有する命令発行制御手段
を備えることを特徴とする請求項1に記載の演算処理装置。 - 前記演算処理装置は、さらに、
前記複数のプロセッサ・エレメントの個数と同じ数のビット幅を有し、各ビットが各プロセッサ・エレメントと1対1に対応する条件フラグマスクレジスタと、
前記条件フラグ演算器において実行される論理演算が論理和演算である場合には、前記条件フラグマスクレジスタのビットの値と対応するプロセッサ・エレメントからの条件フラグの値を第1の論理値に変換し、前記条件フラグ演算器において実行される論理演算が論理積演算である場合には、前記条件フラグマスクレジスタのビットの値と対応するプロセッサ・エレメントからの条件フラグの値を第2の論理値に変換する条件フラグ変換器と
を備えることを特徴とする請求項1又は2に記載の演算処理装置。 - 各プロセッサ・エレメントは、さらに、
前記条件フラグを保持する1つ以上の条件フラグレジスタと、
データを供給するデータ供給装置と、
前記データに対する演算結果を格納するデータ格納装置と、
前記データ供給装置から供給されるデータに対して所定の演算を実行し、前記データ格納装置、及び前記条件フラグレジスタへ、実行した結果を転送する演算器と、
前記条件フラグ演算器から転送される結果、及び前記演算器から転送される結果のいずれかを選択し、選択した結果を前記条件フラグレジスタへ転送する第1のセレクタと、
前記1つ以上の条件フラグレジスタから1つのレジスタの値を選択し、前記データ格納装置、及び前記条件フラグ演算器へ、選択した値を転送する第2のセレクタと
を含むことを特徴とする請求項1に記載の演算処理装置。 - 各プロセッサ・エレメントは、さらに、
前記条件フラグを保持する1つ以上の条件フラグレジスタと、
データを供給し、前記データに対する演算結果を格納するデータ記録装置と、
前記データ記録装置から供給されるデータに対して所定の演算を実行し、前記データ記録装置、及び前記条件フラグレジスタへ、実行した結果を転送する演算器と、
前記条件フラグ演算器から転送される結果、及び前記演算器から転送される結果のいずれかを選択し、選択した結果を前記条件フラグレジスタへ転送する第1のセレクタと、
前記1つ以上の条件フラグレジスタから1つのレジスタの値を選択し、前記データ記録装置、及び前記条件フラグ演算器へ、選択した値を転送する第2のセレクタと
を含むことを特徴とする請求項1に記載の演算処理装置。 - 複数のプロセッサ・エレメント、及び条件フラグ演算器を有する装置において、1つの命令で複数のデータを並列に処理する演算処理方法であって、
複数のプロセッサ・エレメントは、命令レジスタに格納されている命令の評価結果に基づいて、共通の演算を実行する演算ステップと、
条件フラグ演算器は、各プロセッサ・エレメントで保持されている条件フラグに対して論理演算、及び比較演算のいずれかを実行し、実行した結果を各プロセッサ・エレメントに転送し、実行した結果に前記条件フラグを更新する条件フラグ演算ステップと
を含むことを特徴とする演算処理方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005104107 | 2005-03-31 | ||
JP2005104107 | 2005-03-31 | ||
PCT/JP2005/015361 WO2006112045A1 (ja) | 2005-03-31 | 2005-08-24 | 演算処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006112045A1 true JPWO2006112045A1 (ja) | 2008-11-27 |
JP4277042B2 JP4277042B2 (ja) | 2009-06-10 |
Family
ID=37114796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006520503A Active JP4277042B2 (ja) | 2005-03-31 | 2005-08-24 | 演算処理装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8086830B2 (ja) |
EP (1) | EP1870803A4 (ja) |
JP (1) | JP4277042B2 (ja) |
CN (1) | CN100552622C (ja) |
WO (1) | WO2006112045A1 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4228241B2 (ja) * | 2006-12-13 | 2009-02-25 | ソニー株式会社 | 演算処理装置 |
JP5193624B2 (ja) * | 2008-02-19 | 2013-05-08 | ルネサスエレクトロニクス株式会社 | データプロセッサ |
JP5481793B2 (ja) * | 2008-03-21 | 2014-04-23 | 富士通株式会社 | 演算処理装置および同装置の制御方法 |
JP5463799B2 (ja) * | 2009-08-28 | 2014-04-09 | 株式会社リコー | Simd型マイクロプロセッサ |
US8433885B2 (en) * | 2009-09-09 | 2013-04-30 | Board Of Regents Of The University Of Texas System | Method, system and computer-accessible medium for providing a distributed predicate prediction |
CN101980147B (zh) | 2010-11-04 | 2013-11-27 | 威盛电子股份有限公司 | 多线程处理器及其指令执行与同步方法 |
US9274795B2 (en) | 2011-04-07 | 2016-03-01 | Via Technologies, Inc. | Conditional non-branch instruction prediction |
US9898291B2 (en) | 2011-04-07 | 2018-02-20 | Via Technologies, Inc. | Microprocessor with arm and X86 instruction length decoders |
US8880851B2 (en) | 2011-04-07 | 2014-11-04 | Via Technologies, Inc. | Microprocessor that performs X86 ISA and arm ISA machine language program instructions by hardware translation into microinstructions executed by common execution pipeline |
US9317288B2 (en) | 2011-04-07 | 2016-04-19 | Via Technologies, Inc. | Multi-core microprocessor that performs x86 ISA and ARM ISA machine language program instructions by hardware translation into microinstructions executed by common execution pipeline |
US9146742B2 (en) | 2011-04-07 | 2015-09-29 | Via Technologies, Inc. | Heterogeneous ISA microprocessor that preserves non-ISA-specific configuration state when reset to different ISA |
US9292470B2 (en) | 2011-04-07 | 2016-03-22 | Via Technologies, Inc. | Microprocessor that enables ARM ISA program to access 64-bit general purpose registers written by x86 ISA program |
US9336180B2 (en) | 2011-04-07 | 2016-05-10 | Via Technologies, Inc. | Microprocessor that makes 64-bit general purpose registers available in MSR address space while operating in non-64-bit mode |
US8880857B2 (en) | 2011-04-07 | 2014-11-04 | Via Technologies, Inc. | Conditional ALU instruction pre-shift-generated carry flag propagation between microinstructions in read-port limited register file microprocessor |
US9645822B2 (en) | 2011-04-07 | 2017-05-09 | Via Technologies, Inc | Conditional store instructions in an out-of-order execution microprocessor |
US8924695B2 (en) | 2011-04-07 | 2014-12-30 | Via Technologies, Inc. | Conditional ALU instruction condition satisfaction propagation between microinstructions in read-port limited register file microprocessor |
US9141389B2 (en) | 2011-04-07 | 2015-09-22 | Via Technologies, Inc. | Heterogeneous ISA microprocessor with shared hardware ISA registers |
US9378019B2 (en) | 2011-04-07 | 2016-06-28 | Via Technologies, Inc. | Conditional load instructions in an out-of-order execution microprocessor |
US9244686B2 (en) | 2011-04-07 | 2016-01-26 | Via Technologies, Inc. | Microprocessor that translates conditional load/store instructions into variable number of microinstructions |
US9032189B2 (en) * | 2011-04-07 | 2015-05-12 | Via Technologies, Inc. | Efficient conditional ALU instruction in read-port limited register file microprocessor |
US9043580B2 (en) | 2011-04-07 | 2015-05-26 | Via Technologies, Inc. | Accessing model specific registers (MSR) with different sets of distinct microinstructions for instructions of different instruction set architecture (ISA) |
US9176733B2 (en) | 2011-04-07 | 2015-11-03 | Via Technologies, Inc. | Load multiple and store multiple instructions in a microprocessor that emulates banked registers |
US9128701B2 (en) | 2011-04-07 | 2015-09-08 | Via Technologies, Inc. | Generating constant for microinstructions from modified immediate field during instruction translation |
JP5610551B2 (ja) * | 2013-02-04 | 2014-10-22 | ルネサスエレクトロニクス株式会社 | データプロセッサ |
CN103645881B (zh) * | 2013-12-13 | 2016-08-24 | 广西科技大学 | 浮点数加/减运算执行控制器 |
CN103853526B (zh) * | 2014-02-20 | 2017-02-15 | 清华大学 | 可重构处理器及可重构处理器的条件执行方法 |
WO2015123848A1 (zh) | 2014-02-20 | 2015-08-27 | 清华大学 | 可重构处理器及可重构处理器的条件执行方法 |
JP5767374B2 (ja) * | 2014-07-30 | 2015-08-19 | ルネサスエレクトロニクス株式会社 | データプロセッサ |
CN104966026A (zh) * | 2015-06-03 | 2015-10-07 | 西安科技大学 | 数学运算系统 |
JP6725482B2 (ja) * | 2017-12-05 | 2020-07-22 | 矢崎総業株式会社 | 演算装置 |
CN113065326B (zh) * | 2021-03-31 | 2024-06-21 | 北京达佳互联信息技术有限公司 | 一种文本比对方法、装置、电子设备及存储介质 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01116828A (ja) | 1987-10-30 | 1989-05-09 | Hitachi Ltd | データ演算処理装置 |
US5349671A (en) * | 1989-03-23 | 1994-09-20 | Matsushita Electric Industrial Co., Ltd. | Microprocessor system generating instruction fetch addresses at high speed |
JPH0460720A (ja) * | 1990-06-29 | 1992-02-26 | Hitachi Ltd | 条件分岐命令制御方式 |
JP2793342B2 (ja) * | 1990-08-09 | 1998-09-03 | 株式会社東芝 | 演算処理装置 |
CA2122139C (en) * | 1991-10-24 | 2000-08-29 | David Leroy Sprague | Data processing system |
JPH05189585A (ja) | 1992-01-14 | 1993-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 並列処理における条件付き演算制御回路 |
US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
US5815680A (en) * | 1993-09-27 | 1998-09-29 | Ntt Mobile Communications Network, Inc. | SIMD multiprocessor with an interconnection network to allow a datapath element to access local memories |
US5659722A (en) * | 1994-04-28 | 1997-08-19 | International Business Machines Corporation | Multiple condition code branching system in a multi-processor environment |
JP2806346B2 (ja) * | 1996-01-22 | 1998-09-30 | 日本電気株式会社 | 演算処理装置 |
JP3442225B2 (ja) | 1996-07-11 | 2003-09-02 | 株式会社日立製作所 | 演算処理装置 |
US6366999B1 (en) * | 1998-01-28 | 2002-04-02 | Bops, Inc. | Methods and apparatus to support conditional execution in a VLIW-based array processor with subword execution |
US20010049780A1 (en) * | 1998-03-27 | 2001-12-06 | Shreekant Thakkar | Method and apparatus for performing integer operations in response to a result of a floating point operation |
JP4096133B2 (ja) | 1998-04-21 | 2008-06-04 | 日本ケミコン株式会社 | 電解コンデンサ用電解液 |
JP3652518B2 (ja) | 1998-07-31 | 2005-05-25 | 株式会社リコー | Simd方式の演算器及び演算処理装置 |
JP2001265592A (ja) | 2000-03-17 | 2001-09-28 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
US20020083311A1 (en) | 2000-12-27 | 2002-06-27 | Paver Nigel C. | Method and computer program for single instruction multiple data management |
US6677869B2 (en) | 2001-02-22 | 2004-01-13 | Panasonic Communications Co., Ltd. | Arithmetic coding apparatus and image processing apparatus |
JP3851228B2 (ja) * | 2002-06-14 | 2006-11-29 | 松下電器産業株式会社 | プロセッサ、プログラム変換装置及びプログラム変換方法、並びにコンピュータプログラム |
JP2004062401A (ja) * | 2002-07-26 | 2004-02-26 | Matsushita Electric Ind Co Ltd | 演算プロセッサおよび当該演算プロセッサを用いたカメラ装置 |
JP2004334297A (ja) | 2003-04-30 | 2004-11-25 | Asahi Kasei Corp | 並列演算処理装置及び並列演算処理方法 |
-
2005
- 2005-08-24 CN CNB200580047363XA patent/CN100552622C/zh active Active
- 2005-08-24 WO PCT/JP2005/015361 patent/WO2006112045A1/ja not_active Application Discontinuation
- 2005-08-24 EP EP05774894A patent/EP1870803A4/en not_active Withdrawn
- 2005-08-24 US US11/720,899 patent/US8086830B2/en active Active
- 2005-08-24 JP JP2006520503A patent/JP4277042B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP4277042B2 (ja) | 2009-06-10 |
EP1870803A1 (en) | 2007-12-26 |
CN100552622C (zh) | 2009-10-21 |
EP1870803A4 (en) | 2008-04-30 |
WO2006112045A1 (ja) | 2006-10-26 |
CN101111818A (zh) | 2008-01-23 |
US20090228691A1 (en) | 2009-09-10 |
US8086830B2 (en) | 2011-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4277042B2 (ja) | 演算処理装置 | |
US10469397B2 (en) | Processors and methods with configurable network-based dataflow operator circuits | |
US11188330B2 (en) | Vector multiply-add instruction | |
JP3547139B2 (ja) | プロセッサ | |
US8832166B2 (en) | Floating point multiplier circuit with optimized rounding calculation | |
US8443170B2 (en) | Apparatus and method for performing SIMD multiply-accumulate operations | |
JP3442225B2 (ja) | 演算処理装置 | |
US20210216318A1 (en) | Vector Processor Architectures | |
JP6373425B2 (ja) | 複数のビットを左にシフトし、複数の1を複数の下位ビットにプルインするための命令 | |
KR100681199B1 (ko) | 코어스 그레인 어레이에서의 인터럽트 처리 방법 및 장치 | |
JP2018500656A (ja) | 1組のベクトル要素にリダクション演算を実行する方法及び装置 | |
JP2006012182A (ja) | データ処理システムとその方法 | |
JP2008530642A (ja) | 低レイテンシーの大量並列データ処理装置 | |
JP2008071130A (ja) | Simd型マイクロプロセッサ | |
JP2005525651A (ja) | 拡張可能なプロセッサアーキテクチャ中にアドバンスド命令を追加するための方法および装置 | |
US7013321B2 (en) | Methods and apparatus for performing parallel integer multiply accumulate operations | |
Wolf et al. | AMIDAR project: lessons learned in 15 years of researching adaptive processors | |
JP4002151B2 (ja) | 情報処理装置 | |
US6728741B2 (en) | Hardware assist for data block diagonal mirror image transformation | |
US6889320B1 (en) | Microprocessor with an instruction immediately next to a branch instruction for adding a constant to a program counter | |
EP1194835A2 (en) | Method and apparatus for loose register encoding within a pipelined processor | |
Gass et al. | Programmable DSPs | |
JP4444305B2 (ja) | 半導体装置 | |
JP2008090744A (ja) | プロセッサおよびオブジェクトコード生成装置 | |
US11263014B2 (en) | Sharing instruction encoding space between a coprocessor and auxiliary execution circuitry |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090210 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090309 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4277042 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140313 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |