JPWO2006101113A1 - キャッシュメモリ制御方法およびキャッシュメモリ制御装置 - Google Patents
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000000593 degrading effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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Abstract
Description
(1−2) CPU2
(1−3) キャッシュ制御部
(1−4) キャッシュメモリ
(1−5) アクセス調停制御部
(1−6) リフィル許可ウェイ設定部
(1−7) CS信号生成部
(1−8) ヒットミス制御部
(1−9) ウェイ1
(1−10) ウェイ2
(1−11) ウェイ3
(1−12) ウェイ4
(1−13) CPU1リクエスト
(1−14) CPU1ID
(1−15) CPU1アドレス
(1−16) CPU2リクエスト
(1−17) CPU2ID
(1−18) CPU2アドレス
(1−19) アクセスアドレス
(1−20) ウェイ1CS信号
(1−21) ウェイ2CS信号
(1−22) ウェイ3CS信号
(1−23) ウェイ4CS信号
(1−24) ウェイ1ヒット信号
(1−25) ウェイ2ヒット信号
(1−26) ウェイ3ヒット信号
(1−27) ウェイ4ヒット信号
(1−28) データセレクト信号
(1−29) ウェイ1データ
(1−30) ウェイ2データ
(1−31) ウェイ3データ
(1−32) ウェイ4データ
(1−33) キャッシュリードデータ
(1−34) ウェイセレクタ
(1−35) アクセス終了信号
(1−36) CPU1アクノリッジ
(1−37) CPU2アクノリッジ
(1−38) クロック
(1−39) アクセスID
(1−40) リフィル許可情報
(1−41) BCU
(1−42) IOバス
(1−43) 許可設定レジスタ1
(1−44) 許可設定レジスタ2
2−1 第1アクセスのステップ
2−2 第1のヒットミス判定のステップ
2−3 第2アクセスのステップ
2−4 第2のヒットミス判定のステップ
2−5 キャッシュリフィルのステップ
2−6 データ出力のステップ
2−7 アクセス終了のステップ
また、本実施例ではキャッシュメモリの各ウェイはCS信号が入力されるとヒットミス判定を行いデータ出力するキャッシュメモリで説明しているが、キャッシュメモリ内のタグメモリ、データメモリは、タグメモリ用のCS信号、データメモリ用のCS信号で別々にアクセス可能なキャッシュメモリでも同様の処理を実行することが可能である。
実施例2では、実施例1においての第2のアクセス時のアクセスウェイ数が異なるのみであり、アクセス開始から、第1のアクセスまでのステップ(ステップ2−1,2−2)と、第2のアクセス以降のステップ(ステップ2−4,2−5,2−6,2−7)は同じである。
ュリフィルが可と設定されたメモリ単位へのアクセスのみで)終了させるヒットミス制御部とを備えている。
ウェイ内でヒットする確率が高いために、割り当てられていないウェイのメモリを動作させることは電力が無駄に消費されることになる。
ットする確率が高いために、プログラムの全体実行から考えると全ウェイアクセス時と同等のアクセス性能で電力低下が実現可能である。
また、本実施例ではキャッシュメモリの各ウェイはCS信号が入力されるとヒットミス判定を行いデータ出力するキャッシュメモリで説明しているが、キャッシュメモリ内のタグメモリ、データメモリは、タグメモリ用のCS信号、データメモリ用のCS信号で別々にアクセス可能なキャッシュメモリでも同様の処理を実行することが可能である。
実施例2では、実施例1においての第2のアクセス時のアクセスウェイ数が異なるのみであり、アクセス開始から、第1のアクセスまでのステップ(ステップ2−1,2−2)と、第2のアクセス以降のステップ(ステップ2−4,2−5,2−6,2−7)は同じである。
(1−2) CPU2
(1−3) キャッシュ制御部
(1−4) キャッシュメモリ
(1−5) アクセス調停制御部
(1−6) リフィル許可ウェイ設定部
(1−7) CS信号生成部
(1−8) ヒットミス制御部
(1−9) ウェイ1
(1−10) ウェイ2
(1−11) ウェイ3
(1−12) ウェイ4
(1−13) CPU1リクエスト
(1−14) CPU1ID
(1−15) CPU1アドレス
(1−16) CPU2リクエスト
(1−17) CPU2ID
(1−18) CPU2アドレス
(1−19) アクセスアドレス
(1−20) ウェイ1CS信号
(1−21) ウェイ2CS信号
(1−22) ウェイ3CS信号
(1−23) ウェイ4CS信号
(1−24) ウェイ1ヒット信号
(1−25) ウェイ2ヒット信号
(1−26) ウェイ3ヒット信号
(1−27) ウェイ4ヒット信号
(1−28) データセレクト信号
(1−29) ウェイ1データ
(1−30) ウェイ2データ
(1−31) ウェイ3データ
(1−32) ウェイ4データ
(1−33) キャッシュリードデータ
(1−34) ウェイセレクタ
(1−35) アクセス終了信号
(1−36) CPU1アクノリッジ
(1−37) CPU2アクノリッジ
(1−38) クロック
(1−39) アクセスID
(1−40) リフィル許可情報
(1−41) BCU
(1−42) IOバス
(1−43) 許可設定レジスタ1
(1−44) 許可設定レジスタ2
2−1 第1アクセスのステップ
2−2 第1のヒットミス判定のステップ
2−3 第2アクセスのステップ
2−4 第2のヒットミス判定のステップ
2−5 キャッシュリフィルのステップ
2−6 データ出力のステップ
2−7 アクセス終了のステップ
Claims (9)
- 少なくとも2つのメモリ単位から構成されるキャッシュメモリについて、メモリ単位毎に予めキャッシュリフィルの可否を設定しておき、前記キャッシュメモリのうちキャッシュリフィルが可と設定されたメモリ単位について選択的にアクセスして第1のキャッシュヒットミス判定を行い、キャッシュヒット時に前記キャッシュメモリへのアクセスを終了するキャッシュメモリ制御方法。
- 前記第1のキャッシュヒットミス判定の結果、キャッシュミスであったときには、前記キャッシュメモリのうちキャッシュリフィルが否とされたメモリ単位について選択的にアクセスして第2のキャッシュヒットミス判定を行う請求項1記載のキャッシュメモリ制御方法。
- 前記第1のキャッシュヒットミス判定の結果、キャッシュミスであったときには、前記キャッシュメモリの全てのメモリ単位についてアクセスして第2のキャッシュヒットミス判定を行う請求項1記載のキャッシュメモリ制御方法。
- 前記キャッシュメモリは少なくとも2つのアクセス元からアクセスされ、前記少なくとも2つのアクセス元のそれぞれに対応してメモリ単位毎に予めキャッシュリフィルの可否を設定する請求項1記載のキャッシュメモリ制御方法。
- 少なくとも2つのメモリ単位から構成されるキャッシュメモリと、前記キャッシュメモリについてメモリ単位毎にキャッシュリフィルの可否を設定するキャッシュリフィル可否設定部と、前記キャッシュリフィル可否設定部の設定状態に応じて前記キャッシュメモリのうち前記キャッシュリフィル可否設定部によってキャッシュリフィル可と設定されたメモリ単位について選択的にアクセスを可能とするメモリ単位選択手段と、前記キャッシュリフィル可と設定されたメモリ単位について第1のキャッシュメモリヒットミス判定を行い、キャッシュヒット時に前記キャッシュメモリへのアクセスを終了させるヒットミス制御部とを備えたキャッシュメモリ制御装置。
- 前記メモリ単位選択手段は、前記ヒットミス制御部によりキャッシュミスと判定された時に、前記キャッシュメモリのうちキャッシュリフィルが否とされたメモリ単位について選択的にアクセスを可能とし、前記ヒットミス制御部は、前記キャッシュリフィルが否とされたメモリ単位について第2のキャッシュヒットミス判定を行う請求項5記載のキャッシュメモリ制御装置。
- 前記メモリ単位選択手段は、前記ヒットミス制御部によりキャッシュミスと判定された時に、前記キャッシュメモリの全てのメモリ単位についてアクセスを可能とし、前記ヒットミス制御部は、前記キャッシュメモリの全てのメモリ単位について第2のキャッシュヒットミス判定を行う請求項5記載のキャッシュメモリ制御装置。
- 前記キャッシュメモリは少なくとも2つのアクセス元からアクセスされ、前記キャッシュリフィル可否設定部は前記少なくとも2つのアクセス元のそれぞれに対応してメモリ単位毎に予めキャッシュリフィルの可否が設定されている請求項5記載のキャッシュメモリ制御装置。
- 前記キャッシュリフィル可否設定部はメモリ単位毎のキャッシュリフィルの可否を設定するレジスタを有し、ソフトウェアで前記レジスタの値が変更可能な請求項5記載のキャッシュメモリ制御装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005081544 | 2005-03-22 | ||
JP2005081544 | 2005-03-22 | ||
PCT/JP2006/305676 WO2006101113A1 (ja) | 2005-03-22 | 2006-03-22 | キャッシュメモリ制御方法およびキャッシュメモリ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP4080527B2 JP4080527B2 (ja) | 2008-04-23 |
JPWO2006101113A1 true JPWO2006101113A1 (ja) | 2008-09-04 |
Family
ID=37023773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007509291A Active JP4080527B2 (ja) | 2005-03-22 | 2006-03-22 | キャッシュメモリ制御方法およびキャッシュメモリ制御装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7636812B2 (ja) |
EP (1) | EP1862906A4 (ja) |
JP (1) | JP4080527B2 (ja) |
CN (1) | CN101107599B (ja) |
WO (1) | WO2006101113A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4635063B2 (ja) * | 2008-03-11 | 2011-02-16 | 株式会社東芝 | キャッシュメモリ制御回路及びプロセッサ |
US8589629B2 (en) * | 2009-03-27 | 2013-11-19 | Advanced Micro Devices, Inc. | Method for way allocation and way locking in a cache |
US8244982B2 (en) * | 2009-08-21 | 2012-08-14 | Empire Technology Development Llc | Allocating processor cores with cache memory associativity |
JP6012263B2 (ja) * | 2011-06-09 | 2016-10-25 | 株式会社半導体エネルギー研究所 | 半導体記憶装置 |
US9753858B2 (en) | 2011-11-30 | 2017-09-05 | Advanced Micro Devices, Inc. | DRAM cache with tags and data jointly stored in physical rows |
US8984368B2 (en) | 2012-10-11 | 2015-03-17 | Advanced Micro Devices, Inc. | High reliability memory controller |
US9400544B2 (en) | 2013-04-02 | 2016-07-26 | Apple Inc. | Advanced fine-grained cache power management |
US8984227B2 (en) * | 2013-04-02 | 2015-03-17 | Apple Inc. | Advanced coarse-grained cache power management |
US9396122B2 (en) | 2013-04-19 | 2016-07-19 | Apple Inc. | Cache allocation scheme optimized for browsing applications |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5875464A (en) * | 1991-12-10 | 1999-02-23 | International Business Machines Corporation | Computer system with private and shared partitions in cache |
JPH08263370A (ja) * | 1995-03-27 | 1996-10-11 | Toshiba Microelectron Corp | キャッシュメモリシステム |
JPH0950401A (ja) * | 1995-08-09 | 1997-02-18 | Toshiba Corp | キャッシュメモリ及びそれを備えた情報処理装置 |
JP3348367B2 (ja) | 1995-12-06 | 2002-11-20 | 富士通株式会社 | 多重アクセス方法および多重アクセスキャッシュメモリ装置 |
US6351788B1 (en) * | 1996-10-30 | 2002-02-26 | Hitachi, Ltd. | Data processor and data processing system |
JPH11139216A (ja) | 1997-11-12 | 1999-05-25 | Primo Hanbai Kk | 車載用機器のホルダー装置 |
GB9727485D0 (en) * | 1997-12-30 | 1998-02-25 | Sgs Thomson Microelectronics | Processing a data stream |
JP2000099399A (ja) | 1998-09-19 | 2000-04-07 | Apriori Micro Systems:Kk | ウェイ予測型キャッシュメモリとそのアクセス方法 |
KR100351504B1 (ko) * | 2000-06-05 | 2002-09-05 | 삼성전자 주식회사 | 캐쉬 메모리, 그의 전력 소비 절감 방법 그리고 캐쉬메모리를 구비하는 데이터 처리 시스템 |
JP2002342163A (ja) | 2001-05-15 | 2002-11-29 | Fujitsu Ltd | マルチスレッドプロセッサ用キャッシュ制御方式 |
US6823426B2 (en) * | 2001-12-20 | 2004-11-23 | Intel Corporation | System and method of data replacement in cache ways |
US7055004B2 (en) * | 2003-09-04 | 2006-05-30 | International Business Machines Corporation | Pseudo-LRU for a locking cache |
US7516275B2 (en) * | 2006-04-25 | 2009-04-07 | International Business Machines Corporation | Pseudo-LRU virtual counter for a locking cache |
-
2006
- 2006-03-22 US US11/720,751 patent/US7636812B2/en active Active
- 2006-03-22 JP JP2007509291A patent/JP4080527B2/ja active Active
- 2006-03-22 EP EP06729643A patent/EP1862906A4/en not_active Withdrawn
- 2006-03-22 CN CN200680002425XA patent/CN101107599B/zh active Active
- 2006-03-22 WO PCT/JP2006/305676 patent/WO2006101113A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
CN101107599B (zh) | 2011-09-21 |
EP1862906A4 (en) | 2009-01-07 |
WO2006101113A1 (ja) | 2006-09-28 |
EP1862906A1 (en) | 2007-12-05 |
JP4080527B2 (ja) | 2008-04-23 |
US20090235028A1 (en) | 2009-09-17 |
CN101107599A (zh) | 2008-01-16 |
US7636812B2 (en) | 2009-12-22 |
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