JPWO2006095890A1 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
ｐ型シリコン基板１にシリコン酸化膜３を介してゲート電極６を設け、ゲート電極６を挟むシリコン基板１の表面領域内にソース・ドレイン領域となるｎ型拡散層が形成されているメモリセル２０は、シリコン酸化膜３内にトラップサイト５となる不純物が含まれている。不純物にはＡｌ、Ａｕ、Ｔｉなどの金属が用いられる。ゲート絶縁膜はシリコン酸化膜３と他の絶縁膜４とによって形成されていてもよい。トラップサイト５は他の絶縁膜４側にドープされていてもよい。また、シリコン酸化膜３と絶縁膜４との界面を中心としてドープされていてもよい。このようにして、保持特性のよい不揮発性メモリを提供する。A memory cell 20 in which a gate electrode 6 is provided on a p-type silicon substrate 1 via a silicon oxide film 3 and an n-type diffusion layer serving as a source / drain region is formed in a surface region of the silicon substrate 1 sandwiching the gate electrode 6. The silicon oxide film 3 contains impurities that become trap sites 5. A metal such as Al, Au, or Ti is used as the impurity. The gate insulating film may be formed of the silicon oxide film 3 and another insulating film 4. The trap site 5 may be doped on the other insulating film 4 side. Further, it may be doped around the interface between the silicon oxide film 3 and the insulating film 4. In this way, a nonvolatile memory with good retention characteristics is provided.
Description
本発明は、不揮発性のメモリセルを有する半導体装置およびその製造方法に関し、特にフラッシュメモリに代表される電気的に消去が可能な不揮発性半導体記憶装置とその製造方法に関するものである。 The present invention relates to a semiconductor device having nonvolatile memory cells and a method for manufacturing the same, and more particularly to an electrically erasable nonvolatile semiconductor memory device represented by a flash memory and a method for manufacturing the same.
不揮発性半導体記憶装置としては、様々な方式のものが実用化されているが、なお電気的に一括消去を行うフラッシュＥＥＰＲＯＭ（ｆｌａｓｈ ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）が主流となっている。
フラッシュＥＥＰＲＯＭのセル構造は、いくつかの種類が発表されているが、浮遊ゲート上に制御ゲート電極を重ねたスタック型が一般的である。浮遊ゲートを有する構造のメモリセルでは、浮遊ゲートの周囲のゲート絶縁膜が一箇所でも欠陥が発生すると浮遊ゲートに注入された電荷がすべて失われてしまうためメモリとして機能しなくなるという重大な問題点がある。
そして、この問題点はゲート絶縁膜の薄膜化によって近年一段と深刻化している。この問題点を克服するものとして、電荷をＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造の窒化膜のトラップに蓄積する方法（ＳＯＮＯＳメモリ）と、浮遊ゲートに代えてシリコン微粒子を用いる方法（ナノクリスタルメモリ）が提案されている。
これらのメモリでは、一箇所の酸化膜欠陥から大量の電荷が漏れるという欠点がないばかりでなく、電荷を局所的に蓄積できることから少量の注入電荷で大きくしきい値を変化させることができる、多値化が容易であるなどの利点があるので、活発に研究・開発が続けられており、多くの報告・提案がなされている（例えば、Ｔ．Ｏｇｕｒａ，ｅｔ ａｌ．，Ｅｍｂｅｄｄｅｄ Ｔｗｉｎ ＭＯＮＯＳ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ ｗｉｔｈ ４ｎｓ ａｎｄ １５ｎｓ Ｆａｓｔ Ａｃｃｅｓｓ Ｔｉｍｅｓ ２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（非特許文献１）、特開２００１−０１５６１３号公報（特許文献１参照）。
シリコン窒化膜のトラップに電荷を蓄積するＯＮＯメモリでは、シリコン窒化膜の深い準位に形成されるトラップに電荷を蓄積することを予定している。窒化シリコンのコンダクションバンドは酸化シリコンのコンダクションバンド端から１．１ｅＶの浅いところに存在し、この準位にも電荷が蓄積される。そして、この準位に蓄積された電荷は容易に引き抜かれてしまうため、しきい値が簡単に変化してしまうという問題が起こる。
また、一定以上の電荷を蓄積するためには窒化膜の薄膜化には限界があり、例えば５ｎｍ以上の膜厚に形成する必要があるので効果的にＥＯＴ（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ；等価酸化膜厚）を薄くできないという問題点があった。
さらに、トンネル酸化膜と窒化膜との界面に欠陥（準位）が形成されてしまうため、この準位を伝って蓄積電荷が漏れてしまう問題も発生する。すなわち、長期の保持特性を期待することができない。
一方、微粒子シリコンに電荷を蓄積するナノクリスタルメモリでは、シリコン微粒子の粒径のばらつきが大きいため、特性のばらつきが大きくなるという問題がある。また、一微粒子に一個の電子が注入されると次の電子の注入される確率が低くなるため、大量の電子の蓄積が困難であるという問題もある。さらに、微粒子形成膜上に電極間絶縁膜を形成しなければならないため、高品質の絶縁膜が得られにくく信頼性の低下が問題となっている。Various types of nonvolatile semiconductor memory devices have been put into practical use, but flash EEPROM (flash electrically erasable and programmable ready only memory) that performs batch erase electrically is the mainstream.
Several types of flash EEPROM cell structures have been announced, but a stack type in which a control gate electrode is stacked on a floating gate is generally used. In a memory cell having a structure having a floating gate, if a gate insulating film around the floating gate has a defect, all of the charge injected into the floating gate is lost, so that it does not function as a memory. There is.
This problem has become more serious in recent years due to the thinning of the gate insulating film. In order to overcome this problem, a method of storing charges in a trap of a nitride film having an ONO (silicon oxide film / silicon nitride film / silicon oxide film) structure (SONOS memory), and silicon fine particles are used in place of the floating gate. A method (nanocrystal memory) has been proposed.
These memories not only have the disadvantage that a large amount of charge leaks from a single oxide film defect, but also can store the charge locally, so that the threshold can be changed greatly with a small amount of injected charge. Since there is an advantage such as easy pricing, research and development has been actively conducted, and many reports and proposals have been made (for example, T. Ogura, et al., Embedded Twin MONOS Flash Memories with. 4 ns and 15 ns Fast Access Times 2003 Symposium on VLSI Circuits Digest of Technical Papers (Non-patent Document 1), Japanese Patent Laid-Open No. 2001-015613 (see Patent Document 1).
In an ONO memory that accumulates charges in a trap of a silicon nitride film, it is planned to accumulate charges in a trap formed in a deep level of the silicon nitride film. The conduction band of silicon nitride exists at a shallow depth of 1.1 eV from the end of the conduction band of silicon oxide, and charges are also accumulated at this level. Then, since the charges accumulated at this level are easily extracted, there arises a problem that the threshold value easily changes.
In addition, there is a limit to thinning the nitride film in order to accumulate charges above a certain level. For example, it is necessary to form a nitride film having a thickness of 5 nm or more. Therefore, EOT (equivalent oxide thickness) is effective. There was a problem that could not be thinned.
Furthermore, since defects (levels) are formed at the interface between the tunnel oxide film and the nitride film, there also arises a problem that accumulated charges leak through this level. That is, long-term retention characteristics cannot be expected.
On the other hand, in the nanocrystal memory that accumulates electric charges in fine particle silicon, there is a problem that the variation in characteristics becomes large because the particle size variation of silicon fine particles is large. In addition, when one electron is injected into one fine particle, the probability of the injection of the next electron is lowered, which causes a problem that it is difficult to store a large amount of electrons. Furthermore, since an interelectrode insulating film must be formed on the fine particle forming film, it is difficult to obtain a high-quality insulating film, resulting in a problem of reduced reliability.
本発明の技術的課題は上述した従来技術の問題点を解決することであって、その目的は、第１に、電子蓄積層に電子を捕獲する浅い準位が形成されないようにすることであり、第２に、ＥＯＴの十分に薄膜化されたゲート絶縁膜を実現できるようにすることであり、第３に、十分な電荷を蓄積することができかつ蓄積した電荷が失われにくい信頼性の高い不揮発性メモリを提供できるようにすることである。 The technical problem of the present invention is to solve the above-mentioned problems of the prior art, and its purpose is firstly to prevent the formation of shallow levels for trapping electrons in the electron storage layer. Secondly, it is possible to realize a gate insulating film with a sufficiently thin EOT, and thirdly, it is possible to accumulate a sufficient amount of charge and to prevent the accumulated charge from being lost. It is to provide a high nonvolatile memory.
本発明の一態様によれば、基板上にゲート絶縁膜を介して形成された第１のゲート電極と、基板表面領域に形成されたソース・ドレイン領域とを有する不揮発性のメモリセルを備える半導体装置において、前記ゲート絶縁膜にはトラップサイトとなる金属を含む不純物が添加されたトラップサイト含有層が含まれることを特徴とする半導体装置が得られる。
ここで、本発明の前記態様における半導体装置において、前記ゲート絶縁膜は、一部又は全部にシリコン酸化膜を有することが好ましい。
また、本発明の前記態様における半導体装置において、前記メモリセルは複数個形成されていることが好ましい。
また、本発明のもう一つの態様によれば、前記半導体装置において、前記基板の一領域上に前記メモリセルが形成されており、更に、前記基板の他の領域上にロジック回路が形成されていることを特徴とする半導体装置が得られる。
ここで、本発明の前記態様における半導体装置において、前記メモリセルは複数個形成されていることが好ましい。
また、本発明のさらにもう一つの態様によれば、不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、絶縁膜を堆積する工程と、トラップサイトとなる不純物を堆積する工程と、を有していることを特徴とする半導体装置の製造方法が得られる。
ここで、本発明の前記態様における半導体装置の製造方法において、更に、シリコン基板表面を熱酸化する工程を有することが好ましい。
また、本発明の前記態様における半導体装置の製造方法において、前記メモリセルは複数個形成されることが好ましい。
また、本発明の別の一つの態様によれば、不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、シリコン基板表面を熱酸化する工程と、形成された熱酸化膜中にイオン注入法によりトラップサイトとなる不純物を導入する工程と、を有することを特徴とする半導体装置の製造方法が得られる。ここで、本発明の前記態様における半導体装置の製造方法において、前記メモリセルは複数個形成されることが好ましい。
また、本発明の別のもう一つの態様によれば、不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、シリコン基板表面を熱酸化する工程と、形成された熱酸化膜上にトラップサイトとなる不純物を含む転写膜を堆積する工程と、熱処理を行ないトラップサイトとなる不純物を熱酸化膜に拡散する工程と、転写膜を選択的に除去する工程と、熱酸化膜上に絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法が得られる。ここで、本発明の前記態様における半導体装置の製造方法において、前記メモリセルは複数個形成されることが好ましい。
さらに、本発明の別のさらにもう一つの態様によれば、不揮発性のメモリセルを有する半導体装置の製造方法であって、メモリセルのゲート絶縁膜の製造工程が、シリコン基板表面を熱酸化する工程と、気相法にて絶縁膜を形成する工程と、を有しており、前記気相法にて絶縁膜を形成する工程においては途中ないし初期の一定期間トラップサイトとなる不純物またはその化合物ガスを供給しつつ膜形成を行うことを特徴とする半導体装置の製造方法が得られる。ここで、本発明の前記態様における半導体装置の製造方法において、前記メモリセルは複数個形成されていることが好ましい。According to one aspect of the present invention, a semiconductor including a nonvolatile memory cell having a first gate electrode formed on a substrate with a gate insulating film interposed therebetween and source / drain regions formed in a substrate surface region. In the device, a semiconductor device is obtained in which the gate insulating film includes a trap site-containing layer to which an impurity including a metal to be a trap site is added.
Here, in the semiconductor device according to the aspect of the present invention, it is preferable that the gate insulating film has a silicon oxide film partly or entirely.
In the semiconductor device according to the aspect of the present invention, it is preferable that a plurality of the memory cells are formed.
According to another aspect of the present invention, in the semiconductor device, the memory cell is formed on one region of the substrate, and a logic circuit is formed on another region of the substrate. Thus, a semiconductor device can be obtained.
Here, in the semiconductor device according to the aspect of the present invention, it is preferable that a plurality of the memory cells are formed.
According to still another aspect of the present invention, there is provided a method for manufacturing a semiconductor device having a nonvolatile memory cell, wherein the manufacturing process of a gate insulating film of the memory cell includes a process of depositing an insulating film, a trap And a step of depositing impurities to be sites.
Here, it is preferable that the method for manufacturing a semiconductor device according to the aspect of the present invention further includes a step of thermally oxidizing the surface of the silicon substrate.
In the method for manufacturing a semiconductor device according to the aspect of the present invention, it is preferable that a plurality of the memory cells are formed.
According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device having a non-volatile memory cell, wherein the step of manufacturing the gate insulating film of the memory cell includes a step of thermally oxidizing the surface of the silicon substrate. And a step of introducing an impurity to be a trap site into the formed thermal oxide film by an ion implantation method. Here, in the method of manufacturing a semiconductor device according to the aspect of the present invention, it is preferable that a plurality of the memory cells are formed.
According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device having a nonvolatile memory cell, wherein the step of manufacturing the gate insulating film of the memory cell includes thermally oxidizing the silicon substrate surface. And a step of depositing a transfer film containing impurities serving as trap sites on the formed thermal oxide film, a step of performing heat treatment to diffuse the impurities serving as trap sites into the thermal oxide film, and selectively removing the transfer film And a step of forming an insulating film on the thermal oxide film. Thus, a method for manufacturing a semiconductor device is obtained. Here, in the method of manufacturing a semiconductor device according to the aspect of the present invention, it is preferable that a plurality of the memory cells are formed.
Furthermore, according to yet another aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a nonvolatile memory cell, wherein the manufacturing process of the gate insulating film of the memory cell thermally oxidizes the silicon substrate surface. And a step of forming an insulating film by a vapor phase method. In the step of forming the insulating film by the vapor phase method, an impurity or a compound thereof that becomes a trap site during a certain period of time or in the initial stage A method for manufacturing a semiconductor device, in which a film is formed while supplying a gas, can be obtained. Here, in the method of manufacturing a semiconductor device according to the aspect of the present invention, it is preferable that a plurality of the memory cells are formed.
本発明の半導体装置の不揮発性メモリにおいては、シリコン酸化膜に含まれる金属などの不純物によって導入されるトラップサイトによって電荷が蓄積される。そのためシリコン窒化膜の場合のように浅い準位が形成されることがなくなりかつ界面欠陥を介して蓄積電荷が失われることがなくなり、保持特性を改善することができる。また、トラップサイトがシリコン酸化膜の中に作り込まれるため、電荷捕獲層となる絶縁膜によって膜厚が使われることがなくなり、ＥＯＴの薄膜化が可能になる。そして、この構造の不揮発性メモリを作成するために追加される工程は、熱酸化膜上に薄く金属を付着するだけでよいので、容易に低コストで製造することができる。また、通常のＭＯＳ型半導体装置との製造工程との差が少ないので、ロジック回路との混載を容易に実現することができる。 In the nonvolatile memory of the semiconductor device of the present invention, charges are accumulated by trap sites introduced by impurities such as metals contained in the silicon oxide film. Therefore, as in the case of the silicon nitride film, a shallow level is not formed, and accumulated charge is not lost through the interface defect, so that the retention characteristic can be improved. Further, since the trap site is formed in the silicon oxide film, the film thickness is not used by the insulating film serving as the charge trapping layer, and the EOT can be thinned. The process added to create the non-volatile memory having this structure is only required to deposit a thin metal on the thermal oxide film, so that it can be easily manufactured at low cost. In addition, since there is little difference from the manufacturing process of a normal MOS type semiconductor device, it is possible to easily realize the mixed mounting with a logic circuit.
図１Ａは本発明の第１の実施例によるメモリセルの断面図である。
図１Ｂは本発明の第１の実施例の一変形例によるメモリセルの断面図である。
図１Ｃは本発明の第１の実施例のもう一つの変形例によるメモリセルの断面図である。
図１Ｄは本発明の第１の実施例のさらにもう一つの変形例によるメモリセルの断面図である。
図２は本発明の第２の実施例によるメモリセルの断面図である。
図３は本発明の第３の実施例によるメモリセルの断面図である。
図４は本発明の第４の実施例によるメモリセルの断面図である。
図５は本発明の第５の実施例によるメモリセルの断面図である。
図６は本発明の第６の実施例によるメモリセルの断面図である。
図７は本発明の第７の実施例によるメモリセルの断面図である。
図８は本発明の第８の実施例による半導体装置の製造方法を示す流れ図である。
図９は本発明の第９の実施例による半導体装置の製造方法を示す流れ図である。
図１０は本発明の第１０の実施例による半導体装置の製造方法を示す流れ図である。
図１１は本発明の第１１の実施例による半導体装置の製造方法を示す流れ図である。
図１２は本発明の第１２の実施例による半導体装置の製造方法を示す流れ図である。
図１３は本発明の第１３の実施例による半導体装置の製造方法を示す流れ図である。
図１４Ａは本発明の第１４の実施例による半導体装置の製造方法を示す流れ図である。
図１４Ｂは本発明の第１４の実施例の変形例による半導体装置の製造方法を示す流れ図である。
図１５Ａは本発明の第１５の実施例よるメモリセルの併合ゲート絶縁膜の形成方法を示す工程順の断面図である。
図１５Ｂは本発明の第１５の実施例よるメモリセルの併合ゲート絶縁膜の形成方法を示す工程順の断面図である。
図１５Ｃは本発明の第１５の実施例よるメモリセルの併合ゲート絶縁膜の形成方法を示す工程順の断面図である。
図１６Ａは本発明の第１６の実施例によるメモリセルの併合ゲート絶縁膜の第２の形成方法を示す工程順の断面図である。
図１６Ｂは本発明の第１６の実施例によるメモリセルの併合ゲート絶縁膜の第２の形成方法を示す工程順の断面図である。
図１６Ｃは本発明の第１６の実施例によるメモリセルの併合ゲート絶縁膜の第２の形成方法を示す工程順の断面図である。
図１６Ｄは本発明の第１６の実施例によるメモリセルの併合ゲート絶縁膜の第２の形成方法を示す工程順の断面図である。
図１６Ｅは本発明の第１６の実施例によるメモリセルの併合ゲート絶縁膜の第２の形成方法を示す工程順の断面図である。
図１７は本発明の具体例１の測定結果である電荷密度を示すグラフ。
図１８は本発明の具体例２のＣＶ特性図（Ｔｉ）である。
図１９は本発明の具体例２の書き込み特性図（Ｔｉ）である。
図２０は本発明の具体例２の保持特性図（Ｔｉ）である。
図２１は本発明の具体例２の書き込み特性図（Ａｌ）である。
図２２は本発明の具体例２の書き込み特性図（Ａｕ）である。FIG. 1A is a cross-sectional view of a memory cell according to a first embodiment of the present invention.
FIG. 1B is a cross-sectional view of a memory cell according to a modification of the first embodiment of the present invention.
FIG. 1C is a cross-sectional view of a memory cell according to another modification of the first embodiment of the present invention.
FIG. 1D is a cross-sectional view of a memory cell according to still another modification of the first embodiment of the present invention.
FIG. 2 is a cross-sectional view of a memory cell according to a second embodiment of the present invention.
FIG. 3 is a cross-sectional view of a memory cell according to a third embodiment of the present invention.
FIG. 4 is a cross-sectional view of a memory cell according to a fourth embodiment of the present invention.
FIG. 5 is a cross-sectional view of a memory cell according to a fifth embodiment of the present invention.
FIG. 6 is a cross-sectional view of a memory cell according to a sixth embodiment of the present invention.
FIG. 7 is a cross-sectional view of a memory cell according to a seventh embodiment of the present invention.
FIG. 8 is a flowchart showing a method of manufacturing a semiconductor device according to the eighth embodiment of the present invention.
FIG. 9 is a flowchart showing a method of manufacturing a semiconductor device according to the ninth embodiment of the present invention.
FIG. 10 is a flowchart showing a method of manufacturing a semiconductor device according to the tenth embodiment of the present invention.
FIG. 11 is a flowchart showing a method of manufacturing a semiconductor device according to the eleventh embodiment of the present invention.
FIG. 12 is a flowchart showing a method of manufacturing a semiconductor device according to the twelfth embodiment of the present invention.
FIG. 13 is a flowchart showing a method of manufacturing a semiconductor device according to the thirteenth embodiment of the present invention.
FIG. 14A is a flowchart showing a method of manufacturing a semiconductor device according to the fourteenth embodiment of the present invention.
FIG. 14B is a flowchart showing a method for manufacturing a semiconductor device according to a modification of the fourteenth embodiment of the present invention.
FIG. 15A is a cross-sectional view in order of steps showing a method for forming a merged gate insulating film of a memory cell according to a fifteenth embodiment of the present invention.
FIG. 15B is a cross-sectional view in order of steps showing a method for forming a merged gate insulating film of a memory cell according to a fifteenth embodiment of the present invention.
FIG. 15C is a cross-sectional view in order of steps showing a method for forming a merged gate insulating film of a memory cell according to a fifteenth embodiment of the present invention.
FIG. 16A is a cross-sectional view in order of steps showing a second method of forming a merged gate insulating film of a memory cell according to a sixteenth embodiment of the present invention.
FIG. 16B is a cross-sectional view in order of the steps showing a second method of forming the merged gate insulating film of the memory cell according to the sixteenth embodiment of the invention.
FIG. 16C is a cross-sectional view in order of steps showing the second method of forming the merged gate insulating film of the memory cell according to the sixteenth embodiment of the present invention.
FIG. 16D is a cross-sectional view in order of the steps showing the second method of forming the merged gate insulating film of the memory cell according to the sixteenth embodiment of the present invention.
FIG. 16E is a cross-sectional view in order of the steps showing a second formation method of the merged gate insulating film of the memory cell according to the sixteenth embodiment of the present invention.
FIG. 17 is a graph showing charge density as a measurement result of Example 1 of the present invention.
FIG. 18 is a CV characteristic diagram (Ti) of Example 2 of the present invention.
FIG. 19 is a write characteristic diagram (Ti) of Example 2 of the present invention.
FIG. 20 is a retention characteristic diagram (Ti) of Example 2 of the present invention.
FIG. 21 is a write characteristic diagram (Al) of Example 2 of the present invention.
FIG. 22 is a write characteristic diagram (Au) of Example 2 of the present invention.
次に、本発明を添付した図面を参照しながら、詳細に説明する。
図１Ａを参照すると、第１の実施例によるメモリセル２０は、ｐ型シリコン基板１にソース・ドレイン領域となるｎ型拡散層２が形成され、その間にゲート絶縁膜となるシリコン酸化膜３が形成されている。シリコン酸化膜３には、トラップサイト５が形成されている。このシリコン酸化膜３上に、ポリシリコン、ポリサイド、シリサイド、高融点金属などによって第１のゲート電極が形成されている。
トラップサイト５は、チャネルに発生するＣＨＥ（ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ）や高電界印加によって発生するＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流などにより電子が注入される欠陥である。その欠陥はシリコン酸化膜３に添加された不純物である金属によって導入されるものである。
本発明において、シリコン酸化膜に添加される金属は特に限定はされないが、シリコン酸化膜中での拡散係数が低くかつシリコン酸化膜において深い準位を形成できることである。この条件を満たす金属として、Ｍｇと、元素の周期表において３Ａ族（３族）から６Ｂ族（１６族）（（ ）内は、ＩＵＰＡＣ無機化学命名法改訂版（１９８９）による）までに含まれる金属（すなわち、１Ａ族（１族）とＭｇ以外の２Ａ族（２族）の金属を除く金属）が挙げられる。これらの金属には、Ｓｉ，Ｇｅ，Ｓｅ，Ｔｅ等の半導体は含まれず、また、Ｂ，Ｃ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ，Ｐｏ等の半金属は含まれる。特に好ましい金属材料は、Ａｌ、Ａｕ、Ｃｏ、Ｃｒ、Ｃｕ、Ｆｅ、Ｉｒ、Ｌａ、Ｍｇ、Ｍｎ、Ｎｉ、Ｒｕ、Ｓｎ、Ｔａ、Ｔｉ、Ｔｌ、Ｚｎ、Ｗである。これらの金属の複数種が含まれていてもよい。また、純金属であっても酸化金属や窒化金属あるいは金属シリケートなどの化合物として含まれていてもよい。
トラップサイト５が存在している箇所より上の酸化膜の膜厚を１０ｎｍとしたとき、しきい値を１Ｖ変化させるに必要な電子密度は２×１０１２／ｃｍ２程度である。通常、ビット識別に必要なしきい値変化は数Ｖであるので、書き込み時に１×１０１３／ｃｍ２程度の密度に電子が注入されれば十分である。この密度は、酸化膜に添加される不純物に対応すると考えられるので、シリコン酸化膜に添加される不純物（金属）の密度は１×１０１３／ｃｍ２以下であってよい。
トラップサイトは離散的に酸化膜中に存在するものであるので、本発明に係るメモリセルは、ＯＮＯメモリの場合のように膜厚のある電荷蓄積層を有していない。しかし、トラップサイトが集中的に存在している層（以下、トラップ含有層と記す）は存在している。トラップ含有層から基板までの酸化膜（トンネル酸化膜とする）の膜厚とトラップ含有層からゲート電極までの酸化膜（トップ酸化膜とする）の膜厚は電荷保持のため一定以上の厚さが必要であるので、ゲート絶縁膜の膜厚を薄くするにはトラップ含有層を極力薄くすることが好ましい。不純物（金属）は、例えばスパッタ法などにより酸化膜上に付着されその後の熱処理により拡散して酸化膜に取り込まれるものである。したがって、不純物は当初単原子層ないし数原子層程度の膜厚に形成されるが熱処理後には一定の広がりを持つ。その広がり範囲（層厚）は１ｎｍ程度と見込まれせいぜい３ｎｍである。したがって、トンネル酸化膜とトップ酸化膜とがそれぞれ１０ｎｍであるとすると、トラップ含有層の膜厚はゲート絶縁膜の膜厚の３／２０以下ということになる。
図１Ｂを参照すると、第１の実施例の一変形例によるメモリセル２０は、トラップサイト５を含むシリコン酸化膜３上にシリコン酸化膜以外の絶縁膜４を堆積したものである。絶縁膜４の材料としては、酸窒化シリコン、窒化シリコン、ＰＳＧ（リンガラス）、ＢＰＳＧ（ボロンリンガラス）などのシリコン系絶縁材料を用いることができ、またＢＳＴ（チタン酸バリウム・ストロンチウム）、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム等の高誘電率材料を用いることができる外複合膜を用いることもできる。また、組成が、例えば、ＳｉＯ２→ＳｉＯＮ→Ｓｉ３Ｎ４→ＳｉＯＮ→ＳｉＯ２と徐々に変化する絶縁膜であってもよい。
図１Ｃに示す第１の実施例のもう一つの変形例によるメモリセル２０では、トラップサイト５はシリコン酸化膜３には含まれておらず、絶縁膜４側に含まれている。
また、図１Ｄに示す第１の実施例のさらにもう一つの変形例では、トラップサイト５はシリコン酸化膜３と絶縁膜４との界面に形成されている。この例の場合、シリコン酸化膜３と絶縁膜４との界面に形成される界面準位が少ない材料を選択することが好ましい。
図２を参照すると、本発明の第２の実施例によるメモリセル２１においては、トラップサイトを含むゲート絶縁膜は図１Ａに示されるゲート絶縁膜の全体がシリコン酸化膜で形成されたものについてのみ説明するが、図１Ｂ〜図１Ｄに示されるものであってもよい。このことは以下の実施の形態についても同様である。
第２の実施例によるメモリセル２１においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３とトラップサイトが意図的に導入されてはいないゲート絶縁膜７とに跨って形成されている。シリコン酸化膜３はソース・ドレイン領域の一方寄りに、ゲート絶縁膜７は他方寄りに形成されている。
図３を参照すると、本発明の第３の実施例によるメモリセル２２においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３とトラップサイトが意図的には導入されてはいないゲート絶縁膜７とに跨って形成されている。シリコン酸化膜３はチャネル領域上の中央部に、ゲート絶縁膜７はソースおよびドレイン領域寄りに夫々形成されている。
図４を参照すると、本発明の第４の実施例によるメモリセル２３においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３とトラップサイトが意図的には導入されてはいないゲート絶縁膜７とに跨って形成されている。シリコン酸化膜３はソースおよびドレイン領域寄りに、ゲート絶縁膜７はチャネル領域上の中央部に夫々形成されている。
図５を参照すると、本発明の第５の実施例によるメモリセル２５においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３上に形成され、第２のゲート電極８は、トラップサイトが意図的には導入されてはいないゲート絶縁膜７上形成されている。
この第５の実施例による構造の一変形例として、第１のゲート電極６と第２のゲート電極８との間の基板表面にソース・ドレイン領域となるｎ型拡散層を形成するようにしてもよい。
図６を参照すると、本発明の第６の実施例によるメモリセル２５においては、第１のゲート電極６は、トラップサイト５を内部に有するシリコン酸化膜３上に形成され、第２のゲート電極８は、トラップサイトが意図的には導入されてはいないゲート絶縁膜７上形成されている。そして、第２のゲート電極８は、その一部が第１のゲート電極６上に載り上げるように形成されている。
図７を参照すると、本発明の第７の実施例によるメモリセル２６においては、第２のゲート電極８は、トラップサイトが意図的には導入されてはいないゲート絶縁膜７上形成されている。第１のゲート電極８の両サイドに、第１のゲート電極６がトラップサイト５を内部に有するシリコン酸化膜３上に側壁膜形状に形成されている。
第１のゲート電極６と第２のゲート電極８との間の絶縁膜もトラップサイトを内部に有するシリコン酸化膜であってもよい。また、第１のゲート電極６下の基板表面領域内に低不純物濃度領域が形成されていてもよい。
上記の各実施例によるメモリセルは、マトリクス状に配置されてメモリアレイを構成する。このメモリアレイはロジック回路またはロジック回路および他のメモリ（ＤＲＡＭやＳＲＡＭなど）と混載されていてもよく、また不揮発性メモリ専用ＩＣに用いることもできる。
本発明に係るメモリセルは、電気的にバイトないしワード単位で消去可能なＥＥＰＲＯＭ用に用いることもできまたフラッシュメモリ用に用いることもできる。ＥＥＰＲＯＭとしては、シリアルアクセス型、パラレルアクセス型のいずれであってもよく、またフラッシュメモリの場合、ＮＯＲ型、ＮＡＮＤ型、ＤＩ（ｄｉｖｉｄｅｄ ｂｉｔｌｉｎｅ）ＮＯＲ型、ＡＮＤ型のいずれのメモリのセルとしても用いることができる。
本発明に係るメモリセルは、多値のセルとして用いることができる。多値化は、トラップに注入される電荷量を変えることによって行うことができ、また電荷の注入される局在位置を変えることによって多値化することもできる。
本発明に係るメモリセルに対する書き込みは、チャネルにホットエレクトロンを発生させてこれをトラップサイトに捕獲させることによって行うことができる。あるいは、基板ないし拡散層から電子注入を行って書き込むこともできる。消去は、基板または拡散層へ電子を引き抜くことによって行ってもよいし、ホールを基板側から注入して行ってもよい。
次に、本発明の半導体装置の製造方法の具体例について説明する。本発明のメモリセルはゲート絶縁膜に特徴があり、その他のゲート電極の形成工程、拡散層の形成工程は、従来の方法と変わらないので、以下ゲート絶縁膜の形成方法についてのみ説明するが、その他の工程は一般的に用いられている手法と同様であるものと理解されたい。
図８を参照すると、第８の実施例による製造方法では、まず、熱酸化を行って膜厚５〜１５ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ１１）。この工程は、ＭＯＳトランジスタの製造工程で通常行っている工程と同じである。
次に、シリコン酸化膜上に液相法あるいは気相法を用いて金属を付着させる（ステップＳ１２）。液相法では、金属を酸などに溶解した溶液をスピン法、スプレイ法、ディッピング法などにより塗布することによって金属を酸化膜上に付着させる。溶液として無電解めっき用の活性化剤（キャタリスト）や無電解めっき液を用いることもできる。さらに、活性化剤で活性化した後めっき液と接触させて金属を堆積することもできる。気相法としては、金属含有ガスの吸着、蒸着法、イオンプレーティング法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。
その後、必要に応じて中和処理、洗浄を行った後、熱処理を行う（ステップＳ１３）。これにより、金属は拡散しシリコン酸化膜に取り込まれ、トラップサイトとなる。この熱処理により酸化されやすい金属は酸化される。
続いて、ＣＶＤ法やスパッタ法を用いてシリコン酸化膜などの絶縁膜を堆積する（ステップＳ１４）。堆積する絶縁膜の膜厚は、シリコン酸化膜の場合で５〜１５ｎｍである。
図９を参照すると、本発明の第９の実施例による製造方法では、まず、熱酸化を行って膜厚２〜１５ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ２１）。
次に、シリカガラスをスピンコート法にて塗布した後に熱処理を行う等の方法により熱酸化膜上に低密度の絶縁膜を形成する（ステップＳ２２）。
次に、低密度絶縁膜上に第８の実施例で述べた方法を用いて金属を付着させる（ステップＳ２３）。
次に、熱処理を行って付着させた金属不純物を低密度絶縁膜内に取り込む（ステップＳ２４）。
続いて、ＣＶＤ法やスパッタ法を用いてシリコン酸化膜などの絶縁膜を堆積する（ステップＳ２５）。
図８及び図９に示した本発明の第８及び第９の実施例による製造方法では、ステップＳ１３（ステップＳ２４）で熱処理を行った後に絶縁膜を堆積していたが、この順序は逆にしてもよい。図示されたとおりの製造方法によると、トラップサイトは主として熱酸化膜中（第８の実施例の場合）あるいは低密度絶縁膜中（第９の実施例の場合）に形成されるが、絶縁膜堆積後に熱処理を行うようにすると、トラップサイトは、熱酸化膜あるいは低密度絶縁膜と堆積絶縁膜との界面を中心としてその両側に分布するように形成されることになる。
図１０を参照すると、本発明の第１０の実施例による製造方法では、まず、熱酸化を行って基板上に膜厚２〜１５ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ３１）。
次に、気相法にて絶縁膜を堆積する（ステップＳ３２）。
絶縁膜を所定の膜厚にまで成長させた後、絶縁膜の成長を続けながらチェンバ内に金属化合物ガスを流しあるいは金属を蒸発させて絶縁膜中に金属を取り込みながら膜成長を続ける（ステップＳ３３）。
ステップＳ３２の処理が所定の時間に達したら、あるいは金属含有絶縁膜の膜厚が所定の厚さに達したら金属の供給を停止して絶縁膜の成長を続ける（ステップＳ３４）。
その後、熱処理を行って金属を絶縁膜内に取り込む（ステップＳ３４）。
図１１を参照すると、本発明の第１１の実施例による製造方法は、図１０に示される第９の実施例と相違する点は、ステップＳ３２の絶縁膜の堆積が省略されて、熱酸化膜の形成工程の後直ちに不純物（金属）含有絶縁膜を形成している点である。この不純物含有絶縁膜の形成工程に続けて不純物を有しない絶縁膜の堆積と熱処理を行う。
図１２を参照すると、本発明の第１２の実施例による製造方法では、まず、熱酸化を行って基板上に膜厚２〜１５ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ４１）。
次に、熱酸化膜上にシリコンまたはシリコン化合物と金属とを堆積する（ステップＳ４２）。
金属は単一種であっても複数種であっても良い。また、金属化合物であってもよい。ステップＳ４２の方法としては以下のものがある。
（ａ）金属を含むシリコンターゲットを用い、スパッタ法にして金属含有シリコン膜を形成する。
（ｂ）ＣＶＤ法で金属（または金属化合物）含有シリコン（または酸化シリコン）を成長させる。
（ｃ）シラノール〔Ｓｉ（ＯＨ）４〕などのシリコン化合物と水酸化アルミニウムなどの金属化合物とが溶解した溶液を塗布する。
次に、熱処理を行って金属（または金属化合物）含有シリコン酸化膜を形成する（ステップＳ４３）。
続いて、ＣＶＤ法またはスパッタ法などにより絶縁膜を堆積する（ステップＳ４４）。ステップＳ４３とステップＳ４４とは順序が逆であってもよい。
図１３を参照する本発明の第１３の実施例による製造方法では、まず、熱酸化を行って基板上に膜厚１０〜３０ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ５１）。
第１３の実施例においては、ゲート絶縁膜の全体を熱酸化により形成する。あるいは、ステップＳ５１にて所定の膜厚にまで熱酸化を行い、ステップＳ５２にてＣＶＤ法などにより膜形成を行って所定の膜厚のゲート絶縁膜を得る。
次に、基板表面に達しない深さにゲート絶縁膜中に金属のイオン注入を行う（ステップＳ５３）。
続いて、熱処理を行ってゲート絶縁膜中に金属不純物を取り込む（ステップＳ５４）。
図１４Ａを参照すると、本発明の第１４の実施の形態による製造方法では、まず、熱酸化を行って基板上に膜厚１０〜３０ｎｍの緻密なシリコン酸化膜を形成する（ステップＳ６１）。
次に、熱拡散法などにより、熱酸化膜中にトラップサイト形成用不純物を拡散する（ステップＳ６２）。
次いで、その上に絶縁膜を堆積する（ステップＳ６３）。その後、必要に応じて熱処理を行う（ステップＳ６４）。
上記ステップＳ６２の不純物拡散の方法に固相法を用いた場合、図１４Ｂの変形例に示すように、ステップＳ６１の工程の終了後に、トラップサイト形成用不純物を含有する転写膜を熱酸化膜上に形成する（ステップＳ６２ａ）。
次に、熱処理を行って転写膜中の不純物を熱酸化膜中に拡散させる（ステップＳ６２ｂ）。
次いで、転写膜を除去し（ステップＳ６２ｃ）、ステップＳ６３以降の工程を実施する。
上記方法において、熱酸化膜に拡散されたトラップサイト形成用不純物の濃度が高すぎる場合には、不純物濃度の高い層をウエットエッチング等により除去して、理想的な不純物トラップレベルにしてもよい。
次に、図２〜図４に示されるような、第１のゲート電極の下にトラップサイトを有するゲート絶縁膜とトラップサイトを有しないゲート絶縁膜とが備えられている構造（以下、併合ゲート絶縁膜）を形成する方法について説明する。
図１５を参照すると、本発明の第１５の実施例による併合ゲート絶縁膜の形成方法では、図８〜図１３に示されるいずれかの方法を用いて図１５Ａに示すように、内部にトラップサイト５を含むシリコン酸化膜３を形成する。なお、ゲート絶縁膜はシリコン酸化膜に限定されないが、ここでは、ゲート絶縁膜はシリコン酸化膜により形成されているものとする。
次に、図１５Ｂに示すように、フォトリソグラフィ法と湿式エッチング法などを用いてシリコン酸化膜３の一部をエッチング除去する。
図１５Ｃに示すように、再度熱酸化を行って熱酸化膜からなるゲート絶縁膜７を形成する。
図１６Ａ乃至Ｅを参照すると、本発明の第１６の実施例による併合ゲート絶縁膜の形成方法では、図１６Ａに示すように、熱酸化を行ってｐ型シリコン基板１上にシリコン酸化膜３を形成する。次に、図１６Ｂに示すように、フォトリソグラフィ法を用いて、意図的に導入されたトラップサイトを有しないゲート絶縁膜の形成領域上を覆うようにフォトレジストマスク９を形成する〕。次に、図８のステップＳ１２、図１０のステップＳ３３、図１２のステップＳ４２などの方法を用いて、図１６Ｃに示すように、シリコン酸化膜３およびフォトレジストマスク９上に金属原子１０または金属を含む材料を堆積させる。図１６Ｄに示すように、フォトレジストマスク９を除去した後、熱処理を行って金属をシリコン酸化膜中へ拡散させてシリコン酸化膜３中にトラップサイトを形成する。その後、図１６Ｅに示すように、シリコン酸化膜３上にＣＶＤ法などにより絶縁膜４を形成する。図１６Ｄに示す工程での熱処理は絶縁膜４を堆積した後であってもよい。
また、ゲート電極である多結晶シリコンをマスクに不純物の添加される領域と添加されない領域を形成してもよいことは言うまでもない。
次に、本発明の具体例について説明する。
（例１）
例１では、本発明の有効性を確認するための予備的な実験である。乾式法により８５０℃にてシリコン基板上に膜厚１０ｎｍのシリコン酸化膜を形成した。表１の金属溶液を用意して、各溶液を酸化膜上に付着させた。
（例２）
熱酸化によりシリコン基板上に７ｎｍの膜厚のシリコン酸化膜を形成し、その上にスパッタ法により、Ｔｉ、Ａｌ、Ａｕをそれぞれ０．７ｎｍの膜厚に成膜し、さらにその上にＣＶＤ法によりシリコン酸化膜を１０ｎｍの膜厚にて成膜した。そして、熱処理を行って金属を拡散させて３種類の試料を作成し、各試料についてＥＯＴを測定した。その結果を表２に示す。
Ｔｉを拡散させた試料についてのＣＶ特性の測定結果を図１８に示す。また、Ｔｉを拡散させた試料についての、ゲートに８Ｖを印加し、ソース−ドレイン間にそれぞれ５Ｖ、６Ｖ、７Ｖを印加した場合の書き込み特性を図１９に示す。また、Ｔｉを拡散させた試料についての１５０℃での保持特性（しきい値の経時変化）をＯＮＯメモリの保持特性と共に図２０に示す。ＯＮＯメモリでは１０年（３．２×１０８秒）の保持特性は得られていないが、実施例２のものでは十分にクリアしている。
酸化されやすい金属の典型例であるＡｌと酸化されにくい金属の典型例であるＡｕを拡散させた試料についての、ゲートに８Ｖを印加し、ソース−ドレイン間にそれぞれ５Ｖ、６Ｖ、７Ｖを印加した場合の書き込み特性をそれぞれ図２１と図２２に示す。図２１と図２２から分かるように、リバースリード（ドレイン側に正電圧印加）とフォワードリード（ソース側に正電圧印加）とでしきい値が異なっており、ホットエレクトロンを用いた書き込みでは局所的に電子注入が行われたことが分かる。
（例３）
熱酸化によりシリコン基板上に８ｎｍの膜厚のシリコン酸化膜を形成し、その上に５％Ａｌ含有Ｓｉターゲットを用いてスパッタ法により、Ａｌ含有Ｓｉ膜を１ｎｍの膜厚に成膜し、さらにその上にＣＶＤ法によりシリコン酸化膜を８ｎｍの膜厚に成膜した後、酸化性雰囲気中で８２０℃、１分間の熱処理を行った。本方法を用いても、不揮発性メモリとして適する電子トラップを実現することができた。Next, the present invention will be described in detail with reference to the accompanying drawings.
Referring to FIG. 1A, in a memory cell 20 according to the first embodiment, an n-type diffusion layer 2 serving as a source / drain region is formed on a p-type silicon substrate 1, and a silicon oxide film 3 serving as a gate insulating film is formed therebetween. Is formed. Trap sites 5 are formed in the silicon oxide film 3. On the silicon oxide film 3, a first gate electrode is formed of polysilicon, polycide, silicide, refractory metal, or the like.
The trap site 5 is a defect in which electrons are injected by CHE (channel hot electron) generated in the channel, FN (Fowler-Nordheim) current generated by application of a high electric field, or the like. The defect is introduced by a metal which is an impurity added to the silicon oxide film 3.
In the present invention, the metal added to the silicon oxide film is not particularly limited, but the diffusion coefficient in the silicon oxide film is low and a deep level can be formed in the silicon oxide film. As metals satisfying this condition, Mg is included in Group 3A (Group 3) to Group 6B (Group 16) in the periodic table of elements (in parentheses are from IUPAC inorganic chemical nomenclature revised edition (1989)). Metal (that is, metal excluding Group 1A (Group 1) and Group 2A (Group 2) metal other than Mg). These metals do not include semiconductors such as Si, Ge, Se, and Te, and include semimetals such as B, C, P, As, Sb, Bi, and Po. Particularly preferred metal materials are Al, Au, Co, Cr, Cu, Fe, Ir, La, Mg, Mn, Ni, Ru, Sn, Ta, Ti, Tl, Zn, and W. Multiple types of these metals may be included. Moreover, even if it is a pure metal, it may be contained as compounds, such as a metal oxide, a metal nitride, or a metal silicate.
When the thickness of the oxide film above the portion where the trap site 5 exists is 10 nm, the electron density required to change the threshold value by 1 V is about 2 × 10 12 / cm 2 . Usually, since the threshold change necessary for bit identification is several volts, it is sufficient that electrons are injected at a density of about 1 × 10 13 / cm 2 at the time of writing. Since this density is considered to correspond to the impurity added to the oxide film, the density of the impurity (metal) added to the silicon oxide film may be 1 × 10 13 / cm 2 or less.
Since the trap sites are discretely present in the oxide film, the memory cell according to the present invention does not have a thick charge storage layer as in the case of the ONO memory. However, a layer in which trap sites are concentrated (hereinafter referred to as a trap-containing layer) exists. The film thickness of the oxide film (referred to as tunnel oxide film) from the trap-containing layer to the substrate and the film thickness of the oxide film (referred to as top oxide film) from the trap-containing layer to the gate electrode are more than a certain thickness in order to retain the charge. Therefore, it is preferable to make the trap-containing layer as thin as possible in order to reduce the thickness of the gate insulating film. Impurities (metals) are deposited on the oxide film by, for example, a sputtering method, diffused by subsequent heat treatment, and taken into the oxide film. Therefore, the impurity is initially formed to a thickness of about a single atomic layer to several atomic layers, but has a certain spread after the heat treatment. The spread range (layer thickness) is expected to be about 1 nm and is at most 3 nm. Therefore, if the tunnel oxide film and the top oxide film are each 10 nm, the thickness of the trap-containing layer is 3/20 or less of the thickness of the gate insulating film.
Referring to FIG. 1B, a memory cell 20 according to a modification of the first embodiment is obtained by depositing an insulating film 4 other than a silicon oxide film on a silicon oxide film 3 including a trap site 5. As the material of the insulating film 4, silicon-based insulating materials such as silicon oxynitride, silicon nitride, PSG (phosphorus glass), and BPSG (boron phosphorus glass) can be used, and BST (barium titanate / strontium), oxidation An outer composite film that can use a high dielectric constant material such as tantalum, zirconium oxide, hafnium oxide, and aluminum oxide can also be used. In addition, an insulating film whose composition gradually changes, for example, SiO 2 → SiON → Si 3 N 4 → SiON → SiO 2 may be used.
In the memory cell 20 according to another modification of the first embodiment shown in FIG. 1C, the trap site 5 is not included in the silicon oxide film 3 but is included in the insulating film 4 side.
Moreover, in yet another modification of the first embodiment shown in FIG. 1D, the trap site 5 is formed at the interface between the silicon oxide film 3 and the insulating film 4. In the case of this example, it is preferable to select a material having a low interface state formed at the interface between the silicon oxide film 3 and the insulating film 4.
Referring to FIG. 2, in the memory cell 21 according to the second embodiment of the present invention, the gate insulating film including the trap site is only the gate insulating film shown in FIG. 1A that is entirely formed of a silicon oxide film. Although described, the one shown in FIGS. 1B to 1D may be used. The same applies to the following embodiments.
In the memory cell 21 according to the second embodiment, the first gate electrode 6 straddles the silicon oxide film 3 having the trap site 5 inside and the gate insulating film 7 in which the trap site is not intentionally introduced. Is formed. The silicon oxide film 3 is formed closer to one of the source / drain regions, and the gate insulating film 7 is formed closer to the other.
Referring to FIG. 3, in the memory cell 22 according to the third embodiment of the present invention, the first gate electrode 6 is intentionally introduced with the silicon oxide film 3 having the trap site 5 therein and the trap site. It is formed across the gate insulating film 7 which is not. The silicon oxide film 3 is formed at the center on the channel region, and the gate insulating film 7 is formed near the source and drain regions.
Referring to FIG. 4, in the memory cell 23 according to the fourth embodiment of the present invention, the first gate electrode 6 is intentionally introduced with the silicon oxide film 3 having the trap site 5 therein and the trap site. It is formed across the gate insulating film 7 which is not. The silicon oxide film 3 is formed near the source and drain regions, and the gate insulating film 7 is formed in the central portion on the channel region.
Referring to FIG. 5, in the memory cell 25 according to the fifth embodiment of the present invention, the first gate electrode 6 is formed on the silicon oxide film 3 having the trap site 5 therein, and the second gate electrode 8 is formed on the gate insulating film 7 where no trap site is intentionally introduced.
As a modification of the structure according to the fifth embodiment, an n-type diffusion layer serving as a source / drain region is formed on the substrate surface between the first gate electrode 6 and the second gate electrode 8. Also good.
Referring to FIG. 6, in the memory cell 25 according to the sixth embodiment of the present invention, the first gate electrode 6 is formed on the silicon oxide film 3 having the trap site 5 therein, and the second gate electrode 8 is formed on the gate insulating film 7 where no trap site is intentionally introduced. The second gate electrode 8 is formed so that a part thereof is placed on the first gate electrode 6.
Referring to FIG. 7, in the memory cell 26 according to the seventh embodiment of the present invention, the second gate electrode 8 is formed on the gate insulating film 7 where no trap site is intentionally introduced. . On both sides of the first gate electrode 8, the first gate electrode 6 is formed in a sidewall film shape on the silicon oxide film 3 having the trap site 5 inside.
The insulating film between the first gate electrode 6 and the second gate electrode 8 may also be a silicon oxide film having trap sites inside. A low impurity concentration region may be formed in the substrate surface region under the first gate electrode 6.
The memory cells according to the above embodiments are arranged in a matrix to form a memory array. This memory array may be mixed with a logic circuit or a logic circuit and other memories (DRAM, SRAM, etc.), and can also be used for a non-volatile memory IC.
The memory cell according to the present invention can be used for an EEPROM that can be electrically erased in units of bytes or words, and can also be used for a flash memory. The EEPROM may be either a serial access type or a parallel access type. In the case of a flash memory, the EEPROM is used as a memory cell of any of NOR type, NAND type, DI (divided bitline) NOR type, and AND type. be able to.
The memory cell according to the present invention can be used as a multi-value cell. Multi-leveling can be performed by changing the amount of charge injected into the trap, or multi-leveling can be performed by changing the localized position where charge is injected.
Writing to the memory cell according to the present invention can be performed by generating hot electrons in the channel and capturing them in the trap site. Alternatively, writing can be performed by injecting electrons from a substrate or a diffusion layer. Erasing may be performed by extracting electrons to the substrate or the diffusion layer, or may be performed by injecting holes from the substrate side.
Next, a specific example of the method for manufacturing a semiconductor device of the present invention will be described. The memory cell of the present invention is characterized by a gate insulating film, and other gate electrode forming steps and diffusion layer forming steps are not different from conventional methods, so only the gate insulating film forming method will be described below. It should be understood that other processes are the same as those generally used.
Referring to FIG. 8, in the manufacturing method according to the eighth embodiment, first, thermal oxidation is performed to form a dense silicon oxide film having a thickness of 5 to 15 nm (step S11). This process is the same as the process normally performed in the manufacturing process of the MOS transistor.
Next, a metal is deposited on the silicon oxide film by using a liquid phase method or a vapor phase method (step S12). In the liquid phase method, a metal is deposited on an oxide film by applying a solution in which the metal is dissolved in an acid or the like by a spin method, a spray method, a dipping method, or the like. An activator (catalyst) for electroless plating or an electroless plating solution can also be used as the solution. Furthermore, after activating with an activating agent, the metal can be deposited by contacting with a plating solution. As the gas phase method, adsorption of metal-containing gas, vapor deposition method, ion plating method, sputtering method, CVD (chemical vapor deposition) method, MBE (molecular beam deposition) method, ALD (atomic layer deposition) method, etc. are used. Can do.
Then, after performing neutralization treatment and washing as necessary, heat treatment is performed (step S13). As a result, the metal diffuses and is taken into the silicon oxide film to become a trap site. The metal that is easily oxidized by this heat treatment is oxidized.
Subsequently, an insulating film such as a silicon oxide film is deposited using a CVD method or a sputtering method (step S14). The thickness of the insulating film to be deposited is 5 to 15 nm in the case of a silicon oxide film.
Referring to FIG. 9, in the manufacturing method according to the ninth embodiment of the present invention, first, thermal oxidation is performed to form a dense silicon oxide film having a thickness of 2 to 15 nm (step S21).
Next, a low-density insulating film is formed on the thermal oxide film by a method such as applying silica glass by spin coating followed by heat treatment (step S22).
Next, a metal is deposited on the low density insulating film using the method described in the eighth embodiment (step S23).
Next, metal impurities deposited by heat treatment are taken into the low density insulating film (step S24).
Subsequently, an insulating film such as a silicon oxide film is deposited using a CVD method or a sputtering method (step S25).
In the manufacturing methods according to the eighth and ninth embodiments of the present invention shown in FIGS. 8 and 9, the insulating film is deposited after the heat treatment in step S13 (step S24), but this order is reversed. May be. According to the manufacturing method as shown, the trap site is mainly formed in the thermal oxide film (in the case of the eighth embodiment) or in the low density insulating film (in the case of the ninth embodiment). When heat treatment is performed after the deposition, the trap sites are formed so as to be distributed on both sides of the interface between the thermal oxide film or the low-density insulating film and the deposited insulating film.
Referring to FIG. 10, in the manufacturing method according to the tenth embodiment of the present invention, first, thermal oxidation is performed to form a dense silicon oxide film having a thickness of 2 to 15 nm on the substrate (step S31).
Next, an insulating film is deposited by a vapor phase method (step S32).
After the insulating film is grown to a predetermined film thickness, the film growth is continued while flowing the metal compound gas into the chamber while continuing to grow the insulating film or by evaporating the metal and taking the metal into the insulating film (step S33). ).
When the processing of step S32 reaches a predetermined time or when the thickness of the metal-containing insulating film reaches a predetermined thickness, the supply of metal is stopped and the growth of the insulating film is continued (step S34).
Thereafter, heat treatment is performed to take the metal into the insulating film (step S34).
Referring to FIG. 11, the manufacturing method according to the eleventh embodiment of the present invention is different from the ninth embodiment shown in FIG. 10 in that the deposition of the insulating film in step S32 is omitted and the thermal oxide film is formed. An impurity (metal) -containing insulating film is formed immediately after the forming step. Subsequent to the step of forming the impurity-containing insulating film, an insulating film having no impurities is deposited and heat-treated.
Referring to FIG. 12, in the manufacturing method according to the twelfth embodiment of the present invention, first, thermal oxidation is performed to form a dense silicon oxide film having a film thickness of 2 to 15 nm on the substrate (step S41).
Next, silicon or a silicon compound and a metal are deposited on the thermal oxide film (step S42).
The metal may be a single species or a plurality of species. Moreover, a metal compound may be sufficient. The method of step S42 includes the following.
(A) A metal-containing silicon film is formed by sputtering using a silicon target containing metal.
(B) A metal (or metal compound) -containing silicon (or silicon oxide) is grown by a CVD method.
(C) A solution in which a silicon compound such as silanol [Si (OH) 4 ] and a metal compound such as aluminum hydroxide are dissolved is applied.
Next, heat treatment is performed to form a metal (or metal compound) -containing silicon oxide film (step S43).
Subsequently, an insulating film is deposited by CVD or sputtering (step S44). Step S43 and step S44 may be reversed in order.
In the manufacturing method according to the thirteenth embodiment of the present invention with reference to FIG. 13, first, thermal oxidation is performed to form a dense silicon oxide film having a thickness of 10 to 30 nm on the substrate (step S51).
In the thirteenth embodiment, the entire gate insulating film is formed by thermal oxidation. Alternatively, thermal oxidation is performed to a predetermined film thickness in step S51, and film formation is performed by a CVD method or the like in step S52 to obtain a gate insulating film having a predetermined film thickness.
Next, metal ions are implanted into the gate insulating film to a depth that does not reach the substrate surface (step S53).
Subsequently, heat treatment is performed to incorporate metal impurities into the gate insulating film (step S54).
Referring to FIG. 14A, in the manufacturing method according to the fourteenth embodiment of the present invention, first, thermal oxidation is performed to form a dense silicon oxide film having a thickness of 10 to 30 nm on the substrate (step S61).
Next, trap site forming impurities are diffused in the thermal oxide film by a thermal diffusion method or the like (step S62).
Next, an insulating film is deposited thereon (step S63). Thereafter, heat treatment is performed as necessary (step S64).
When the solid phase method is used as the impurity diffusion method in step S62, as shown in the modification of FIG. 14B, after the step S61 is completed, the transfer film containing the trap site forming impurity is formed on the thermal oxide film. (Step S62a).
Next, heat treatment is performed to diffuse impurities in the transfer film into the thermal oxide film (step S62b).
Next, the transfer film is removed (step S62c), and the processes after step S63 are performed.
In the above method, when the concentration of the trap site forming impurity diffused in the thermal oxide film is too high, the layer having a high impurity concentration may be removed by wet etching or the like to obtain an ideal impurity trap level.
Next, as shown in FIGS. 2 to 4, a structure including a gate insulating film having a trap site and a gate insulating film not having a trap site under the first gate electrode (hereinafter referred to as a merged gate). A method for forming the insulating film will be described.
Referring to FIG. 15, in the method of forming a merged gate insulating film according to the fifteenth embodiment of the present invention, as shown in FIG. 15A using any of the methods shown in FIGS. A silicon oxide film 3 including 5 is formed. Note that the gate insulating film is not limited to the silicon oxide film, but here the gate insulating film is formed of a silicon oxide film.
Next, as shown in FIG. 15B, a part of the silicon oxide film 3 is removed by etching using a photolithography method and a wet etching method.
As shown in FIG. 15C, thermal oxidation is performed again to form a gate insulating film 7 made of a thermal oxide film.
Referring to FIGS. 16A to 16E, in the method for forming a merged gate insulating film according to the sixteenth embodiment of the present invention, as shown in FIG. 16A, thermal oxidation is performed to form a silicon oxide film 3 on the p-type silicon substrate 1. Form. Next, as shown in FIG. 16B, a photoresist mask 9 is formed so as to cover the formation region of the gate insulating film having no intentionally introduced trap sites by using a photolithography method. Next, using a method such as step S12 in FIG. 8, step S33 in FIG. 10, step S42 in FIG. 12, or the like, as shown in FIG. 16C, metal atoms 10 or metal on the silicon oxide film 3 and the photoresist mask 9 are formed. A material containing is deposited. As shown in FIG. 16D, after the photoresist mask 9 is removed, heat treatment is performed to diffuse the metal into the silicon oxide film, thereby forming trap sites in the silicon oxide film 3. Thereafter, as shown in FIG. 16E, an insulating film 4 is formed on the silicon oxide film 3 by a CVD method or the like. The heat treatment in the step shown in FIG. 16D may be after the insulating film 4 is deposited.
Needless to say, a region to which impurities are added and a region to which impurities are not added may be formed using polycrystalline silicon as a gate electrode as a mask.
Next, specific examples of the present invention will be described.
(Example 1)
Example 1 is a preliminary experiment for confirming the effectiveness of the present invention. A silicon oxide film having a thickness of 10 nm was formed on a silicon substrate at 850 ° C. by a dry method. The metal solutions shown in Table 1 were prepared, and each solution was deposited on the oxide film.
(Example 2)
A silicon oxide film having a thickness of 7 nm is formed on the silicon substrate by thermal oxidation, and Ti, Al, and Au are respectively formed to a thickness of 0.7 nm by sputtering on the silicon substrate, and a CVD method is further formed thereon. Thus, a silicon oxide film was formed to a thickness of 10 nm. And heat processing was performed, the metal was diffused, three types of samples were created, and EOT was measured about each sample. The results are shown in Table 2.
The measurement result of the CV characteristic about the sample which diffused Ti is shown in FIG. In addition, FIG. 19 shows writing characteristics in the case where 8 V is applied to the gate and 5 V, 6 V, and 7 V are applied between the source and the drain of the sample in which Ti is diffused, respectively. In addition, FIG. 20 shows retention characteristics at 150 ° C. (threshold change with time) of the sample in which Ti is diffused together with retention characteristics of the ONO memory. In the ONO memory, retention characteristics of 10 years (3.2 × 10 8 seconds) are not obtained, but those of Example 2 are sufficiently cleared.
8V was applied to the gate and 5V, 6V, and 7V were applied between the source and drain, respectively, for a sample in which Al, which is a typical example of a metal that is easily oxidized, and Au, which is a typical example of a metal that is not easily oxidized, was diffused. The write characteristics are shown in FIGS. 21 and 22, respectively. As can be seen from FIG. 21 and FIG. 22, the threshold value is different between the reverse read (positive voltage applied to the drain side) and the forward read (positive voltage applied to the source side), and local writing is performed using hot electrons. It can be seen that electron injection was performed.
(Example 3)
A silicon oxide film having a thickness of 8 nm is formed on the silicon substrate by thermal oxidation, and an Al-containing Si film is formed to a thickness of 1 nm by sputtering using a 5% Al-containing Si target. A silicon oxide film having a thickness of 8 nm was formed thereon by CVD, followed by heat treatment at 820 ° C. for 1 minute in an oxidizing atmosphere. Even with this method, an electron trap suitable as a nonvolatile memory could be realized.
以上の説明の通り、本発明の半導体装置及びその製造方法は、フラッシュメモリ等の不揮発性半導体記憶装置に適用される。 As described above, the semiconductor device and the manufacturing method thereof according to the present invention are applied to a nonvolatile semiconductor memory device such as a flash memory.
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Also Published As
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