JP5835771B2 - Logic circuit - Google Patents
Logic circuit Download PDFInfo
- Publication number
- JP5835771B2 JP5835771B2 JP2011232085A JP2011232085A JP5835771B2 JP 5835771 B2 JP5835771 B2 JP 5835771B2 JP 2011232085 A JP2011232085 A JP 2011232085A JP 2011232085 A JP2011232085 A JP 2011232085A JP 5835771 B2 JP5835771 B2 JP 5835771B2
- Authority
- JP
- Japan
- Prior art keywords
- charge storage
- logic circuit
- layer
- fet
- circuit according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
本発明は、入力電圧のレベルに応じた電圧を生成する論理回路に関する。 The present invention relates to a logic circuit that generates a voltage corresponding to a level of an input voltage.
従来から、論理演算を行う電気回路として論理回路が広く用いられている。この論理回路の代表例としては、P型のFETとN型のFETとを組み合わせて構成されたCMOS(Complementary Metal Oxide Semiconductor)論理ゲートが知られている(例えば、下記非特許文献1参照)。
Conventionally, logic circuits are widely used as electric circuits for performing logic operations. A typical example of this logic circuit is a CMOS (Complementary Metal Oxide Semiconductor) logic gate configured by combining a P-type FET and an N-type FET (for example, see Non-Patent
しかしながら、上述した従来のCMOS構造では、P型FETとN型FETとが組み合わされており、2種のチャネル材料によって構成される必要があるため、製造プロセスが複雑化する傾向があった。また、P型FETとN型FETとでは一般に電流密度が異なるために等しい電流が得られるように素子サイズを変えてレイアウトする必要があるために、設計やレイアウトが複雑になる傾向にもあった。さらに、P型FETとN型FETとが共存しているので、ラッチアップ現象や、電流値を均一にするために一方の素子面積を大きくすることによる素子容量の増大に起因した回路動作速度の制限等が懸念され、論理回路全体での安定動作に限界が生じていた。加えて、従来型のP型FET或いはN型FETのみで構成する論理ゲートは、常時回路に電流が流れるために消費電力が大きくなる傾向にもあった。 However, in the above-described conventional CMOS structure, a P-type FET and an N-type FET are combined, and it is necessary to be constituted by two kinds of channel materials, so that the manufacturing process tends to be complicated. Further, since the current density is different between the P-type FET and the N-type FET, it is necessary to change the element size so that the same current can be obtained, so that the design and layout tend to be complicated. . Further, since the P-type FET and the N-type FET coexist, the circuit operation speed due to the latch-up phenomenon and the increase in the element capacitance due to the increase in one element area in order to make the current value uniform. There are concerns about restrictions, and there is a limit to the stable operation of the entire logic circuit. In addition, logic gates composed only of conventional P-type FETs or N-type FETs tend to increase power consumption because current always flows through the circuit.
そこで、本発明は、かかる課題に鑑みて為されたものであり、安定した高速動作を低消費電力で実現しつつ、製造工程及び設計工程も簡素化することが可能な論理回路を提供することを目的とする。 Therefore, the present invention has been made in view of such problems, and provides a logic circuit capable of simplifying the manufacturing process and the design process while realizing stable high-speed operation with low power consumption. With the goal.
上記課題を解決するため、本発明の論理回路は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第1及び第2の電界効果トランジスタを備える論理回路であって、第1及び第2の電界効果トランジスタのうちの少なくとも1つは、ゲート端子が接続されるゲート電極膜と、半導体材料からなるチャネル層と、ゲート電極膜とチャネル層との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層と、を有する。 In order to solve the above problems, a logic circuit according to the present invention includes a first field effect transistor and a second field effect transistor that are connected in series between a bias power source and a ground and an input voltage is applied to each gate terminal. In the circuit, at least one of the first and second field effect transistors includes a gate electrode film to which a gate terminal is connected, a channel layer made of a semiconductor material, and between the gate electrode film and the channel layer. And a charge storage layer including a charge storage structure for storing and discharging charges.
このような論理回路によれば、論理回路を構成する2つの電界効果トランジスタのうちの少なくとも1つはゲート電極膜とチャネル層との間に電荷を蓄積及び放出する電荷蓄積構造を備えているので、入力信号に対してスイッチング動作が逆である2つの電界効果トランジスタを、P型及びN型のトランジスタのどちらでも実現することができる。その結果、P型FET又はN型FETのみで回路を構成できるので、論理回路全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらに、電荷蓄積構造を備える電界効果トランジスタを採用することで消費電力を低減することもできる。 According to such a logic circuit, at least one of the two field effect transistors constituting the logic circuit has a charge storage structure for storing and discharging charges between the gate electrode film and the channel layer. The two field effect transistors whose switching operations are reversed with respect to the input signal can be realized by either P-type or N-type transistors. As a result, since the circuit can be configured with only the P-type FET or the N-type FET, stable operation of the entire logic circuit is possible, and the manufacturing process and design process can be simplified. Furthermore, power consumption can be reduced by employing a field effect transistor having a charge storage structure.
ここで、電荷蓄積層においては、電荷蓄積構造が、チャネル層或いはゲート電極膜との間で電荷を蓄積及び放出可能に構成されている、ことが好適である。さらに、電荷蓄積層においては、電荷蓄積構造が、チャネル層或いはゲート電極膜側に片寄って配置されている、ことが好適である。さらに、電荷蓄積層においては、電荷蓄積構造が、電荷に対する特性が異なる2層によって挟まれて配置されている、ことが好適である。かかる構成を採れば、P型FET及びN型FETのいずれを使用した場合でも、入力信号に対するスイッチング動作を任意に設定することができる。 Here, in the charge storage layer, it is preferable that the charge storage structure is configured to be able to store and release charges between the channel layer and the gate electrode film. Further, in the charge storage layer, it is preferable that the charge storage structure is arranged so as to be offset toward the channel layer or the gate electrode film side. Further, in the charge storage layer, it is preferable that the charge storage structure is disposed between two layers having different charge characteristics. With such a configuration, it is possible to arbitrarily set the switching operation for the input signal regardless of which of the P-type FET and the N-type FET is used.
また、第1及び第2の電界効果トランジスタはN型トランジスタである、ことが好適である。この場合、N型FETのみで回路を構成できるので、論理回路全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらには、移動度の高いキャリアを用いることで、更なる高速動作を実現することができる。 The first and second field effect transistors are preferably N-type transistors. In this case, since the circuit can be configured with only the N-type FET, stable operation of the entire logic circuit is possible, and the manufacturing process and the design process can be simplified. Furthermore, further high-speed operation can be realized by using a carrier with high mobility.
また、第1及び第2の電界効果トランジスタはP型トランジスタである、ことも好適である。この場合、P型FETのみで回路を構成できるので、論理回路全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。 It is also preferable that the first and second field effect transistors are P-type transistors. In this case, since the circuit can be configured with only the P-type FET, stable operation of the entire logic circuit is possible, and the manufacturing process and the design process can be simplified.
また、バイアス電源、グラウンド、及びゲート端子の少なくとも1つには、雑音源が接続されている、ことも好適である。かかる雑音源を備えれば、意図的に雑音を導入することで、出力振幅が十分大きくでき消費電力を低減できる。 It is also preferable that a noise source is connected to at least one of the bias power supply, the ground, and the gate terminal. If such a noise source is provided, by intentionally introducing noise, the output amplitude can be sufficiently increased and the power consumption can be reduced.
電荷蓄積構造は、電荷蓄積層中における導電材料層によって構成されている、ことが好適である。また、電荷蓄積構造は、電荷蓄積層中における欠陥によって生成されていてもよいし、電荷蓄積層中における組成比のずれによって生成されていてもよいし、電荷蓄積層中における微小材料によって生成されていてもよいし、電荷蓄積層中における不純物原子或いは不純物分子によって構成されていてもよい。 The charge storage structure is preferably constituted by a conductive material layer in the charge storage layer. The charge storage structure may be generated by a defect in the charge storage layer, may be generated by a composition ratio shift in the charge storage layer, or may be generated by a minute material in the charge storage layer. It may be configured by impurity atoms or impurity molecules in the charge storage layer.
本発明による論理回路によれば、安定した高速動作を低消費電力で実現しつつ、製造工程及び設計プロセスも簡素化することができる。 According to the logic circuit of the present invention, a stable high-speed operation can be realized with low power consumption, and a manufacturing process and a design process can be simplified.
以下、図面を参照しつつ本発明の論理回路の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。 Hereinafter, preferred embodiments of a logic circuit of the present invention will be described in detail with reference to the drawings. In the description of the drawings, the same or corresponding parts are denoted by the same reference numerals, and redundant description is omitted.
図1は、本発明の好適な一実施形態にかかる論理回路1の回路図である。同図に示す論理回路1は、入力電圧のレベルに応じた2種類の出力電圧を生成するためのアナログ回路であり、2つの電界効果トランジスタ(FET:Field Effect Transistor)2A,2Bが、バイアス電圧源とグラウンドとの間で直列に接続されて構成されている。すなわち、FET2Aのドレイン端子(電流端子)がバイアス電圧源に接続され、FET2Aのソース端子(電流端子)がFET2Bのドレイン端子に接続され、FET2Bのソース端子はグラウンドに接続されている。さらに、FET2A及びFET2Bのゲート端子(制御端子)が共通に入力端子3に接続されると共に、FET2Aのソース端子及びFET2Bのドレイン端子は共通に出力端子4に接続されている。この入力端子3からFET2A及びFET2Bのゲート端子に入力電圧が印加され、出力端子4から出力電圧が出力される。
FIG. 1 is a circuit diagram of a
FET2Bは、N型(Nチャンネル)トランジスタであり、具体的には、チャネル材料としてGaAs等を含むMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、MESFET(MetalSemiconductor Field Effect Transistor)、及びHEMT(High Electron MobilityTransistor)等のキャリアとして電子を利用するFETである。このFET2Bは、入力端子3からゲート端子にハイレベルの入力電圧が与えられるとオンになり、入力端子3からゲート端子にローレベルの入力電圧が与えられるとオフになる特性を有する。図2には、FET2Bにおいて、ドレイン−ソース間の電圧を0.1Vに設定した際のゲート電圧VGに対するドレイン−ソース間電流であるドレイン電流IDSの特性の一例を示している。このように、入力電圧として0.5Vのハイレベルの電圧を印加するとドレイン電流IDSが流れ、FET2Bがオン状態となる。一方で、入力電圧として0Vのローレベルの電圧を印加するとドレイン電流IDSはほとんど流れず、FET2Bがオフ状態となる。
The
FET2Aは、ゲート端子が接続されるゲート電極膜と電子走行層であるチャネル層との間に電荷蓄積層を含み、この電荷蓄積層において電荷を蓄積及び放出可能に構成されたN型FETである。図3は、FET2Aの構造を示す半導体基板の垂直方向に沿った断面図である。同図に示すように、FET2Aは、GaAs基板10上に、下部障壁層11、チャネル層12、スペーサ層13、局所ドーピング層14、上部障壁層15、電荷蓄積層16、及びゲート電極膜17がこの順で積層されて構成されている。
The
下部障壁層11は、例えば、アンドープの半導体材料であるAlGaAsによって膜厚100nmで形成されており、FET2Aのサブスレッショルド特性を高める機能を有する。チャネル層12は、電子が走行する領域である電子走行層であり、例えば、アンドープの半導体材料であるGaAsによって膜厚20nmで形成されている。スペーサ層13は、例えば、アンドープのAlGaAsによって膜厚12nmで形成されており、局所ドーピング層14にドープしたSiのチャネルへの拡散を抑え、移動度を高めるための層である。局所ドーピング層14は、SiでデルタドープされたAlGaAs層であり、チャネルにキャリアを発生させるための層である。上部障壁層15は、アンドープのAlGaAsによって膜厚50nmで形成されており、ゲート容量の誘電体層としての役割、ゲートリーク電流を抑える役割を有する。
The
図4を参照しながら、チャネル層12とゲート電極膜17との間に配置された電荷蓄積層16の構造の一例について詳述する。電荷蓄積層16は、2層のワイドギャップ層18a,18bの間に、金属薄膜、ポリシリコン膜、狭バンドギャップ半導体膜等の導電材料によって電荷蓄積構造を構成する電荷トラップ層(導電材料層)19を挟んだような構造を有する。このワイドギャップ層18a,18bは、Siチャネルの場合はSiO2、Al2O3、SiN、SiNO、SiON等、GaAs系化合物半導体チャネルの場合はAlAs等の絶縁材料によって形成される。なお、電荷トラップ層19は、ワイドギャップ層18bの膜厚がワイドギャップ層18aの膜厚よりも厚く形成されることによって、ゲート電極膜17からチャネル層12に片寄って配置されている。このように、電荷トラップ層19を配置することで、電荷蓄積層16では、ゲート電圧に応じてチャネル層12と電荷トラップ層19との間で電子を移動させることにより、電荷をチャネル層12との間で充電(蓄積)及び放電(放出)させることができる。
An example of the structure of the
また、電荷蓄積層16としては、図5に示すように、1層のワイドギャップ層中に欠陥や原子組成比(ストイキオメトリ)のずれを複数あるいは単数形成させることによって電荷蓄積構造である電荷トラップ20を点在させた構造を採用してもよい。この場合も、複数又は単数の電荷トラップ20はゲート電極膜17からチャネル層12に片寄って配置される。例えば、このような欠陥の製法の一例としては、化学気相堆積法によって水素を含む原料ガスを用いSiNを成膜する方法が挙げられる。この方法によれば、膜中にSi−HやN−H結合が不可避的に含有され、この水素が脱離することでSiやNの未結合手が生成され、この未結合手が電荷トラップとして機能する。
Further, as shown in FIG. 5, the
また、電荷蓄積層16としては、図6に示すように、必ずしも電荷蓄積構造がゲート電極膜17からチャネル層12に片寄って配置される構造には限定されず、キャリアをトンネルさせる確率であるキャリア遷移率が異なる2層のワイドギャップ層21a,21bの間に電荷トラップ層19が挟まれたような構造が採用されてもよい。例えば、キャリア遷移率の小さいワイドギャップ層21b、及びキャリア遷移率の大きいワイドギャップ層21aの材料の組み合わせとして、SiO2とSiN、Al2O3とSiN、SiO2とSiON、AlAsとAlGaAsの組み合わせが挙げられる。このようなワイドギャップ層21a,21bとしては、キャリアを熱的励起、電界放出させる際のキャリア生成率の異なる材料を採用してもよい。この場合、チャネル層12側のワイドギャップ層21aのキャリア遷移率或いはキャリア生成率が、ゲート電極膜17側のワイドギャップ層21bのキャリア遷移率或いはキャリア生成率よりも大きくなるように設定される。
In addition, as shown in FIG. 6, the
さらに、電荷蓄積層16としては、図7に示すように、1層のワイドギャップ層中に半導体材料等の微小材料を複数形成させることによって電荷蓄積構造である電荷トラップ22を点在させた構造を採用してもよい。このような微小材料による電荷トラップの生成方法としては、Si系の場合は、高周波プラズマCVD法によりSiドットを形成し、その後SiO2を堆積する方法や、GaAs系の場合は、結晶成長法によってGaAsやAlGaAs上にInAsを僅かに成長させて結晶格子定数の違いによりInAsを凝集させてドットを形成し、それに引き続いてGaAs或いはAlGaAsを障壁層として成長させる方法が挙げられる。さらに、1層のワイドギャップ層中に不純物原子や不純物分子をドープすることによって電荷蓄積構造である電荷トラップ22を点在させた構造を採用してもよい。この場合も、複数の電荷トラップ22は、ゲート電極膜17からチャネル層12に片寄って配置される。
Further, as shown in FIG. 7, the
図8には、上述した構造を有するFET2Aにおいて、ドレイン−ソース間の電圧を0.1Vに設定した際のゲート電圧VGに対するドレイン電流IDSの特性の一例を示している。このように、FET2Aは、電荷蓄積可能なゲート構造を有することで伝達特性としてヒステリシスを描く双安定系を実現している。詳細には、入力電圧としてローレベルの電圧が与えられると、電荷蓄積層16に充電されている電荷がチャネル層12に向けて放電されて伝達特性が第1の系S1に切り替えられる。この状態で入力電圧としてローレベルの所定電圧(例えば、0V)が印加されると、ドレイン電流IDSが流れ、FET2Aがオン状態となる。一方で、入力電圧としてハイレベルの電圧が与えられると、チャネル層12から電荷蓄積層16に電荷が充電されて伝達特性が第2の系S2に切り替えられる。この状態で入力電圧としてハイレベルの所定電圧(例えば、0.5V)が印加されると、ドレイン電流IDSが小さくなり、FET2Aがオフ状態となる。この結果から、FET2Aは、N型FETであるが、ゲート入力電圧に対するスイッチング動作に関しては従来のP型FETと同様な動作を実現する。
FIG. 8 shows an example of the characteristics of the drain current IDS with respect to the gate voltage VG when the drain-source voltage is set to 0.1 V in the
次に、図9及び図10を参照しながら、FET2A,2Bによって構成される論理回路1の動作について説明する。図9(a)には、入力端子3にハイレベルの電圧が入力された場合の状態を示している。この場合は、FET2Aの電荷蓄積層16に電荷(電子)が蓄積されることによりFET2Aがオフ状態に切り替えられると同時に、FET2Bはオン状態に切り替えられる。その結果、出力端子4にはグラウンド電位“0V”が出力される。図9(b)には、入力端子3にローレベルの電圧が入力された場合の状態を示している。この場合は、FET2Aの電荷蓄積層16から電荷(電子)が放出されることによりFET2Aがオン状態に切り替えられると同時に、FET2Bはオフ状態に切り替えられる。その結果、出力端子4にはバイアス電圧源の電位VDDが出力される。
Next, the operation of the
また、図10には、バイアス電圧VDDを0.5Vに設定した際の論理回路1における入力電圧及び出力電圧のタイミングチャートを示している。入力電圧VINとして、ローレベルが0Vで、ハイレベルが0.5Vのパルス信号を入力した場合、入力信号と同期した出力レベルを有するパルス状の出力電圧VOUTが生成される。ただし、雑音を含まない入力電圧の場合はFET2Aの伝達特性の系が完全に切り替えられないために、出力電圧VOUTのローレベルが下がりきらずに出力振幅が大きくとれないことになる。これに対して、雑音成分を含む入力電圧VINの場合には、FET2Aのヒステリシス特性を利用した確率共鳴現象が発生し、雑音が電荷蓄積層16における電荷充放電の緩和を抑制するために、出力電圧VOUTのローレベルが0V近くまで下がる結果、十分に出力振幅を大きくできる。このことから、論理回路1で利用する入力電圧としては雑音を含むパルス電圧であることが好ましいことがわかる。このような雑音は、入力端子3、及びFET2A,2Bのゲート端子に雑音源を接続することによって意図的に付加されてもよいし、電源や抵抗素子等により自然発生した雑音が利用されてもよい。このような雑音源としては、SiN膜を絶縁ゲートに挿入したSi MOSFET等が利用できる。また、このような雑音源は、バイアス電圧源(すなわち、FET2Aのドレイン端子側)又はグラウンド(すなわち、FET2Bのソース端子側)に接続されてもよい。これによっても、FET2Aのヒステリシス特性を利用した確率共鳴現象を発生させることができる。
FIG. 10 shows a timing chart of the input voltage and the output voltage in the
以上説明した論理回路1によれば、論理回路1を構成する2つのFET2A,2BのうちのFET2Aは、ゲート電極膜17とチャネル層12との間に電荷を蓄積及び放出する電荷蓄積層16を備えているので、入力信号に対してスイッチング動作が逆である2つのFETを、N型のトランジスタのみで実現することができる。その結果、ラッチアップ現象等の懸念が無くなり論理回路1全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらに、電荷蓄積構造を備えるFETを採用することで消費電力を低減することもできる。また、FET2A,2Bは共にN型トランジスタであるので、移動度の高いキャリアを用いることで、更なる高速動作を実現することができる。
According to the
ここで、電荷蓄積層16においては、電荷蓄積構造がチャネル層12側に片寄って配置されているので、N型のFET2Bに対して入力信号に対するスイッチング動作を逆に設定することができる。
Here, in the
さらに、論理回路1では、入力電圧として雑音を含むパルス電圧を利用しているので、入力に雑音を含むことで出力電圧VOUTの出力振幅を大きくとることができ、更なる低消費電力化及び安定動作を実現することができる。
Furthermore, since the
なお、論理回路1では、図11に示すような入力電圧VINを利用することも可能である。すなわち、入力信号としてパルス電圧の立ち上がりタイミング及び立ち下がりタイミングにプリパルスが付加された信号を利用した場合は、プリパルスが発生したタイミングでFET2Aの伝達特性の系を完全に切り替えることができるので、出力電圧VOUTのレベルを0VとVDDとの間で切り替えることが可能になる。このようなプリパルスを入力電圧に付加する方法としては、配線間の容量結合や配線の自己インダクタンスによって変位電流を引き起こす方法が選択できる。ただし、電荷蓄積層16における電荷蓄積効果にはリテンションタイムと呼ばれる有限の電荷保持時間が存在するため、電荷の充電/放電後に徐々に電荷が放電/充電されてヒステリシスが小さくなり、出力電圧VOUTの波形に歪が発生する傾向にある。これに対して、図10に示すように、入力電圧に雑音が付加された場合は、電荷蓄積層16における電荷の蓄積状態及び消去状態に対して雑音誘起安定(Noise-Induced Stabilization)現象が引き起こされて波形の歪が生じにくいため、より好ましい。
In the
なお、本発明は、前述した実施形態に限定されるものではない。 In addition, this invention is not limited to embodiment mentioned above.
例えば、論理回路に含まれる2つのFETの両方が電荷蓄積層を有するものであってもよい。図12には、本発明の変形例に係る論理回路101の構成を示している。論理回路101の論理回路1との相違点は、FET2Bに替えてFET2Cを備える点である。このFET2Cは、基本構造はFET2Aとほぼ同一であり、電荷蓄積層が電荷をゲート電極膜17との間で充電及び放電させる機能を有する点が異なる。図13には、FET2Cの電荷蓄積層116の構造を示している。電荷蓄積層116において、電荷トラップ層19は、ゲート電極膜17側のワイドギャップ層118bの膜厚がチャネル層12側のワイドギャップ層118aの膜厚よりも薄く形成されることによって、チャネル層12からゲート電極膜17に片寄って配置されている。このように、電荷トラップ層19を配置することで、電荷蓄積層116では、ゲート電圧に応じてゲート電極膜17と電荷トラップ層19との間で電子を移動させることにより、電荷をゲートとの間で充電(蓄積)及び放電(放出)させることができる。この場合、電荷蓄積層116としては、図5〜7に示した電荷蓄積構造と同様な構造であってもよい。このような論理回路101によっても、2つのFET2A、2Bが入力電圧に対して逆のスイッチング動作を行うように構成され、論理回路を実現できる。
For example, both of two FETs included in the logic circuit may have a charge storage layer. FIG. 12 shows a configuration of a
また、図14に示すように、2つのP型のFETによって論理回路を構成してもよい。同図に示す論理回路201は、バイアス電圧源とグラウンドとの間にFET2DとFET2Eとが直列に接続されて構成される。FET2Dは、P型(Pチャンネル)のMOSFET、MESFET、及びHEMT等のキャリアとしてイオンを利用するFETである。また、FET2Eは、電荷蓄積層においてチャネル層との間で電荷を蓄積及び放出可能に構成されたP型FETであり、基本構造はFET2Aと同様である。このような論理回路101によっても、2つのFET2D、2Eが入力電圧に対して逆のスイッチング動作を行うように構成され、論理回路を実現できる。また、2つのFETが共にP型のトランジスタであるので、ラッチアップ現象等の懸念が無くなり論理回路1全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらに、電荷蓄積構造を備えるFETを採用することで消費電力を低減することもできる。
Further, as shown in FIG. 14, a logic circuit may be constituted by two P-type FETs. The
さらに、図15に示すように、2つのP型のFETによって論理回路を構成してもよい。論理回路301の論理回路201との相違点は、FET2Dに替えてFET2Fを備える点である。このFET2Fは、基本構造はFET2Dとほぼ同一であり、電荷蓄積層が電荷をゲート電極膜との間で充電及び放電させる機能を有する点が異なる。この場合、電荷蓄積層としては、図13、及び図5〜7に示した電荷蓄積構造と同様な構造であってもよい。このような論理回路301によっても、2つのFET2F、2Eが入力電圧に対して逆のスイッチング動作を行うように構成され、論理回路を実現できる。
Further, as shown in FIG. 15, a logic circuit may be constituted by two P-type FETs. The difference between the
1,101,201,301…論理回路、2A,2B,2C,2D,2E,2F…FET、3…入力端子、4…出力端子、12…チャネル層、16,116…電荷蓄積層、17…ゲート電極膜、19…電荷トラップ層(電荷蓄積構造、導電材料層)、20、22…電荷トラップ(電荷蓄積構造)。 1, 101, 201, 301 ... logic circuit, 2A, 2B, 2C, 2D, 2E, 2F ... FET, 3 ... input terminal, 4 ... output terminal, 12 ... channel layer, 16, 116 ... charge storage layer, 17 ... Gate electrode film, 19 ... charge trap layer (charge storage structure, conductive material layer), 20, 22 ... charge trap (charge storage structure).
Claims (11)
前記第1及び第2の電界効果トランジスタのうちの少なくとも1つは、
前記ゲート端子が接続されるゲート電極膜と、
半導体材料からなるチャネル層と、
前記ゲート電極膜と前記チャネル層との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層と、
を有し、
前記バイアス電源、前記グラウンド、及び前記ゲート端子の少なくとも1つには、雑音源が接続されている、
ことを特徴とする論理回路。 A logic circuit comprising first and second field effect transistors connected in series between a bias power supply and ground and having an input voltage applied to each gate terminal,
At least one of the first and second field effect transistors is:
A gate electrode film to which the gate terminal is connected;
A channel layer made of a semiconductor material;
A charge storage layer disposed between the gate electrode film and the channel layer and including a charge storage structure for storing and discharging charges;
I have a,
A noise source is connected to at least one of the bias power source, the ground, and the gate terminal.
A logic circuit characterized by that.
前記電荷蓄積構造が、前記チャネル層或いは前記ゲート電極膜との間で電荷を蓄積及び放出可能に構成されている、
ことを特徴とする請求項1記載の論理回路。 In the charge storage layer,
The charge storage structure is configured to be capable of storing and discharging charges with the channel layer or the gate electrode film.
The logic circuit according to claim 1.
前記電荷蓄積構造が、前記チャネル層或いは前記ゲート電極膜側に片寄って配置されている、
ことを特徴とする請求項2記載の論理回路。 In the charge storage layer,
The charge storage structure is arranged to be offset toward the channel layer or the gate electrode film side;
The logic circuit according to claim 2.
前記電荷蓄積構造が、電荷に対する特性が異なる2層によって挟まれて配置されている、
ことを特徴とする請求項2記載の論理回路。 In the charge storage layer,
The charge storage structure is disposed between two layers having different charge characteristics,
The logic circuit according to claim 2.
ことを特徴とする請求項1〜4のいずれか1項に記載の論理回路。 The first and second field effect transistors are N-type transistors,
The logic circuit according to claim 1, wherein the logic circuit is any one of the above.
ことを特徴とする請求項1〜4のいずれか1項に記載の論理回路。 The first and second field effect transistors are P-type transistors,
The logic circuit according to claim 1, wherein the logic circuit is any one of the above.
ことを特徴とする請求項1〜6のいずれか1項に記載の論理回路。 The charge storage structure is constituted by a conductive material layer in the charge storage layer.
The logic circuit according to any one of claims 1 to 6 , wherein:
ことを特徴とする請求項1〜6のいずれか1項に記載の論理回路。 The charge storage structure is generated by a defect in the charge storage layer;
The logic circuit according to any one of claims 1 to 6 , wherein:
ことを特徴とする請求項1〜6のいずれか1項に記載の論理回路。 The charge storage structure is generated by a composition ratio shift in the charge storage layer.
The logic circuit according to any one of claims 1 to 6 , wherein:
ことを特徴とする請求項1〜6のいずれか1項に記載の論理回路。 The charge storage structure is generated by a minute material in the charge storage layer.
The logic circuit according to any one of claims 1 to 6 , wherein:
ことを特徴とする請求項1〜6のいずれか1項に記載の論理回路。 The charge storage structure is constituted by impurity atoms or impurity molecules in the charge storage layer.
The logic circuit according to any one of claims 1 to 6 , wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011232085A JP5835771B2 (en) | 2011-10-21 | 2011-10-21 | Logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011232085A JP5835771B2 (en) | 2011-10-21 | 2011-10-21 | Logic circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013089916A JP2013089916A (en) | 2013-05-13 |
JP5835771B2 true JP5835771B2 (en) | 2015-12-24 |
Family
ID=48533502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011232085A Expired - Fee Related JP5835771B2 (en) | 2011-10-21 | 2011-10-21 | Logic circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5835771B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6843375B2 (en) * | 2016-08-19 | 2021-03-17 | 国立大学法人群馬大学 | Organic field effect transistor |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3765995B2 (en) * | 1996-04-11 | 2006-04-12 | 松下電器産業株式会社 | Semiconductor memory device, manufacturing method thereof, and driving method thereof |
JP3727449B2 (en) * | 1997-09-30 | 2005-12-14 | シャープ株式会社 | Method for producing semiconductor nanocrystal |
JP4049988B2 (en) * | 2000-11-24 | 2008-02-20 | 株式会社東芝 | Logic circuit |
WO2006095890A1 (en) * | 2005-03-07 | 2006-09-14 | Nec Corporation | Semiconductor device and method for manufacturing same |
JP4916437B2 (en) * | 2005-03-31 | 2012-04-11 | スパンション エルエルシー | Semiconductor device |
JP5050364B2 (en) * | 2006-02-13 | 2012-10-17 | サンケン電気株式会社 | Field effect semiconductor device and manufacturing method thereof |
JP5071764B2 (en) * | 2006-11-07 | 2012-11-14 | 独立行政法人産業技術総合研究所 | Semiconductor integrated circuit |
US7791172B2 (en) * | 2007-03-19 | 2010-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
JP5336872B2 (en) * | 2009-02-06 | 2013-11-06 | 株式会社東芝 | Nonvolatile semiconductor memory device and manufacturing method thereof |
-
2011
- 2011-10-21 JP JP2011232085A patent/JP5835771B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013089916A (en) | 2013-05-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9401435B2 (en) | Reconfigurable electronic devices and operation method thereof | |
KR101529575B1 (en) | Transistor, inverter comprising the same and methods of manufacturing transistor and inverter | |
JP5424274B2 (en) | Complementary logic gate device | |
US8004043B2 (en) | Logic circuits using carbon nanotube transistors | |
US8148718B2 (en) | Low voltage transistors | |
US8125247B2 (en) | Complementary spin transistor logic circuit | |
Wu et al. | Reconfigurable black phosphorus vertical tunneling field-effect transistor with record high on-currents | |
CN104051515A (en) | Semiconductor device | |
EP2129620A1 (en) | Nanowire circuit architecture | |
JP2011014789A (en) | Nitride-based semiconductor field effect transistor | |
US20220406936A1 (en) | Semiconductor device | |
Yang et al. | A novel planar architecture for heterojunction TFETs with improved performance and its digital application as an inverter | |
JP5701015B2 (en) | Driving method of semiconductor device | |
JP5835771B2 (en) | Logic circuit | |
JP5594753B2 (en) | Transistor and semiconductor device | |
JP5299752B2 (en) | Semiconductor device | |
Jeong et al. | Abruptly-switching MoS₂-channel atomic-threshold-switching field-effect transistor with AgTi/HfO₂-based threshold switching device | |
US7312510B2 (en) | Device using ambipolar transport in SB-MOSFET and method for operating the same | |
US20120032264A1 (en) | High density semiconductor latch | |
JP2011124268A (en) | Semiconductor device | |
US20230050475A1 (en) | Wide-Bandgap Semiconductor Bipolar Charge-Trapping Non-Volatile Memory with Single Insulating Layer and A Fabrication Method Thereof | |
KR101420967B1 (en) | Inverter used for light emitting element driving circuit and method for manufacturing the same | |
Simhadri et al. | Double‐gate line‐tunneling field‐effect transistor devices for superior analog performance | |
Lin | Two-Dimensional Negative Capacitance-FETs with Ferroelectric HfZrO2 | |
Zhang et al. | Reduction of gate-induced drain leakage current of polycrystalline silicon thin-film transistor by drain bias sweeping |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140811 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150514 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150707 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150901 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151020 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151028 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5835771 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |