JPWO2006003940A1 - Semiconductor device and manufacturing method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 325
- 238000004519 manufacturing process Methods 0.000 title claims description 89
- 230000004888 barrier function Effects 0.000 claims abstract description 668
- 239000003990 capacitor Substances 0.000 claims abstract description 184
- 239000001257 hydrogen Substances 0.000 claims abstract description 134
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 134
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 131
- 238000009792 diffusion process Methods 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 238000000034 method Methods 0.000 claims description 155
- 238000010438 heat treatment Methods 0.000 claims description 65
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical group O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 64
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 33
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 32
- 239000012298 atmosphere Substances 0.000 claims description 30
- 239000010936 titanium Substances 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 229910020684 PbZr Inorganic materials 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 2
- 229910001873 dinitrogen Inorganic materials 0.000 claims 2
- 238000005498 polishing Methods 0.000 claims 2
- 238000009413 insulation Methods 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 365
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 332
- 239000011229 interlayer Substances 0.000 description 125
- 239000010410 layer Substances 0.000 description 120
- 229910052751 metal Inorganic materials 0.000 description 118
- 239000002184 metal Substances 0.000 description 118
- 239000004020 conductor Substances 0.000 description 98
- 230000002950 deficient Effects 0.000 description 71
- 230000008569 process Effects 0.000 description 68
- 230000002093 peripheral effect Effects 0.000 description 39
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 38
- 230000006870 function Effects 0.000 description 36
- 239000007789 gas Substances 0.000 description 31
- 229920002120 photoresistant polymer Polymers 0.000 description 30
- 238000000576 coating method Methods 0.000 description 25
- 239000011248 coating agent Substances 0.000 description 24
- 238000000206 photolithography Methods 0.000 description 21
- 238000004544 sputter deposition Methods 0.000 description 21
- 238000012360 testing method Methods 0.000 description 21
- 238000005229 chemical vapour deposition Methods 0.000 description 20
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 20
- 229910052721 tungsten Inorganic materials 0.000 description 20
- 239000010937 tungsten Substances 0.000 description 20
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 19
- 239000001301 oxygen Substances 0.000 description 19
- 229910052760 oxygen Inorganic materials 0.000 description 19
- 230000007547 defect Effects 0.000 description 18
- 229920001721 polyimide Polymers 0.000 description 18
- 239000009719 polyimide resin Substances 0.000 description 17
- 230000006866 deterioration Effects 0.000 description 16
- 229910016570 AlCu Inorganic materials 0.000 description 15
- 229910045601 alloy Inorganic materials 0.000 description 15
- 239000000956 alloy Substances 0.000 description 15
- 238000001312 dry etching Methods 0.000 description 15
- 238000003917 TEM image Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 11
- 238000010030 laminating Methods 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000004528 spin coating Methods 0.000 description 7
- 239000002344 surface layer Substances 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 230000002542 deteriorative effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 6
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 5
- 230000003796 beauty Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000003795 desorption Methods 0.000 description 3
- 230000005621 ferroelectricity Effects 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- -1 hydrogen ions Chemical class 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229920000412 polyarylene Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- JFWLFXVBLPDVDZ-UHFFFAOYSA-N [Ru]=O.[Sr] Chemical compound [Ru]=O.[Sr] JFWLFXVBLPDVDZ-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229960001730 nitrous oxide Drugs 0.000 description 1
- 235000013842 nitrous oxide Nutrition 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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Abstract
半導体基板１０上に形成され、下部電極３６と、下部電極３６上に形成された強誘電体膜３８と、強誘電体膜３８上に形成された上部電極４０とを有する強誘電体キャパシタ４２と、半導体基板１０上及び前記強誘電体キャパシタ４２上に形成され、表面が平坦化されたシリコン酸化膜６０と、シリコン酸化膜６０上にシリコン酸化膜６１を介して形成され、水素又は水分の拡散を防止する平坦なバリア膜６２と、バリア膜６２上に形成され、表面が平坦化されたシリコン酸化膜７４と、シリコン酸化膜７４上にシリコン酸化膜７６を介して形成され、水素又は水分の拡散を防止する平坦なバリア膜７８とを有している。A ferroelectric capacitor 42 formed on the semiconductor substrate 10, having a lower electrode 36, a ferroelectric film 38 formed on the lower electrode 36, and an upper electrode 40 formed on the ferroelectric film 38; A silicon oxide film 60 formed on the semiconductor substrate 10 and on the ferroelectric capacitor 42 and having a flat surface, and a silicon oxide film 61 formed on the silicon oxide film 60 via a silicon oxide film 61. Diffusion of hydrogen or moisture Is formed on the barrier film 62, the surface of which is planarized, and the silicon oxide film 74 is formed on the silicon oxide film 74 with the silicon oxide film 76 interposed therebetween. And a flat barrier film 78 for preventing diffusion.
Description
本発明は、半導体装置及びその製造方法に係り、特に強誘電体キャパシタを有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a ferroelectric capacitor and a manufacturing method thereof.
近時、キャパシタの誘電体膜として強誘電体膜を用いることが注目されている。このような強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、高速動作が可能である、低消費電力である、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。 Recently, the use of a ferroelectric film as a dielectric film of a capacitor has attracted attention. Ferroelectric random access memory (FeRAM) using such a ferroelectric capacitor has features such as high-speed operation, low power consumption, and excellent write / read durability. It is a non-volatile memory having further development in the future.
しかしながら、強誘電体キャパシタは、外部からの水素ガスや水分により容易にその特性が劣化するという性質を有している。具体的には、Ｐｔ膜よりなる下部電極と、ＰＺＴ膜よりなる強誘電体膜と、Ｐｔ膜よりなる上部電極とが順次積層されてなる標準的なＦｅＲＡＭの強誘電体キャパシタの場合、水素分圧４０Ｐａ（０．３Ｔｏｒｒ）程度の雰囲気にて２００℃程度の温度に基板を加熱すると、ＰｂＺｒ１−ＸＴｉＸＯ３膜（ＰＺＴ膜）の強誘電性はほぼ失われてしまうことが知られている。また、強誘電体キャパシタが水分を吸着した状態、或いは水分が強誘電体キャパシタの近傍に存在する状態にて熱処理を行うと、強誘電体キャパシタの強誘電体膜の強誘電性は、著しく劣化してしまうことが知られている。However, the ferroelectric capacitor has a property that its characteristics are easily deteriorated by hydrogen gas or moisture from the outside. Specifically, in the case of a standard FeRAM ferroelectric capacitor in which a lower electrode made of a Pt film, a ferroelectric film made of a PZT film, and an upper electrode made of a Pt film are sequentially stacked, It is known that the ferroelectricity of the PbZr 1-X Ti X O 3 film (PZT film) is almost lost when the substrate is heated to a temperature of about 200 ° C. in an atmosphere of a pressure of about 40 Pa (0.3 Torr). ing. In addition, when the heat treatment is performed in a state where the ferroelectric capacitor has adsorbed moisture or in the state where moisture is present in the vicinity of the ferroelectric capacitor, the ferroelectricity of the ferroelectric film of the ferroelectric capacitor is significantly deteriorated. It is known to end up.
このような強誘電体キャパシタの性質のため、ＦｅＲＡＭの製造工程においては、強誘電体膜を形成した後のプロセスとして、可能な限り、水分の発生が少なく、且つ低温のプロセスが選択されている。また、層間絶縁膜を成膜するプロセスには、例えば、水素の発生量の比較的少ない原料ガスを用いたＣＶＤ（Chemical Vapor Deposition）法等による成膜プロセスが選択されている。 Due to the properties of the ferroelectric capacitor, in the manufacturing process of the FeRAM, as low as possible, a low-temperature process is selected as a process after forming the ferroelectric film. . As a process for forming an interlayer insulating film, for example, a film forming process by a CVD (Chemical Vapor Deposition) method using a source gas with a relatively small amount of hydrogen generation is selected.
さらには、水素や水分による強誘電体膜の劣化を防止する技術として、強誘電体キャパシタを覆うように酸化アルミニウム膜を形成する技術や、強誘電体キャパシタ上に形成された層間絶縁膜上に酸化アルミニウム膜を形成する技術が提案されている。酸化アルミニウム膜は、水素や水分の拡散を防止する機能を有している。このため、提案されている技術によれば、水素や水分が強誘電体膜に達するのを防止することができ、水素や水分による強誘電体膜の劣化を防止することが可能となる。このような技術は、例えば特許文献１〜７に記載されている。
上述のように、強誘電体キャパシタは外部からの水素ガスや水分により容易にその特性が劣化するという性質を有している。このため、従来のＦｅＲＡＭは、加速寿命試験の一つであるＰＴＨＳ（Pressure Temperature Humidity Stress）試験について良好な試験結果を得ることが困難であった。 As described above, the ferroelectric capacitor has a property that its characteristics are easily deteriorated by hydrogen gas or moisture from the outside. For this reason, it has been difficult for conventional FeRAMs to obtain good test results for the PTHS (Pressure Temperature Humidity Stress) test, which is one of accelerated life tests.
通常、ＰＴＨＳ試験は、ＪＥＤＥＣ（Joint Electron Device Engineering Council）規格等に基づき、例えば温度１３５℃、湿度８５％の条件下で行われている。このようなＰＴＨＳ試験では、ＦｅＲＡＭの水素に対する耐性や耐湿性が充分に確保されていないと、強誘電体キャパシタが劣化し、不良が発生してしまう。 Usually, the PTHS test is performed under conditions of, for example, a temperature of 135 ° C. and a humidity of 85% based on JEDEC (Joint Electron Device Engineering Council) standard. In such a PTHS test, if the resistance and moisture resistance of FeRAM are not sufficiently ensured, the ferroelectric capacitor deteriorates and a defect occurs.
これまでに、水素や水分による強誘電体膜の劣化を防止する技術が提案されてはいるものの、強誘電体キャパシタを有するＦｅＲＡＭ等の半導体装置のＰＴＨＳ特性を向上し、ＰＴＨＳ試験について量産認定レベルを充分に上回るような良好な試験結果を得ることを可能とするには、これまでの技術は充分なものではなかった。 Although technologies to prevent deterioration of the ferroelectric film due to hydrogen or moisture have been proposed so far, the PTHS characteristics of semiconductor devices such as FeRAM having a ferroelectric capacitor have been improved, and the mass production certification level for PTHS testing. In the past, the technology has not been sufficient to make it possible to obtain good test results well above the above.
本発明の目的は、水素ガスに対する耐性及び耐湿性に優れ、強誘電体キャパシタの特性の劣化を充分に抑制し、ＰＴＨＳ特性を向上しうる半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device that is excellent in resistance to hydrogen gas and moisture resistance, sufficiently suppresses deterioration of characteristics of a ferroelectric capacitor, and can improve PTHS characteristics, and a manufacturing method thereof.
本発明の一観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦化された第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜とを有する半導体装置が提供される。 According to one aspect of the present invention, a strong electrode formed on a semiconductor substrate and having a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film. A dielectric capacitor, a first insulating film formed on the semiconductor substrate and the ferroelectric capacitor, and having a planarized surface, and formed on the first insulating film, to diffuse hydrogen or moisture. A flat first barrier film to be prevented, a second insulating film formed on the first barrier film and having a planarized surface, and formed on the second insulating film, are formed of hydrogen or moisture. A semiconductor device having a flat second barrier film for preventing diffusion is provided.
また、本発明の他の観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦化された第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜とを有するメモリセル部と、ボンディッグパッドが形成されたパッド部とを有し、前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記メモリセル部及び前記パッド部にわたって形成されている半導体装置が提供される。 According to another aspect of the present invention, a lower electrode formed on a semiconductor substrate, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film, A ferroelectric capacitor comprising: a first insulating film formed on the semiconductor substrate and on the ferroelectric capacitor and having a planarized surface; and formed on the first insulating film; A flat first barrier film for preventing diffusion of silicon, a second insulating film formed on the first barrier film, the surface of which is flattened, and a second insulating film formed on the second insulating film. Or a memory cell portion having a flat second barrier film for preventing diffusion of moisture, and a pad portion on which a bond pad is formed, the first barrier film and the second barrier film being At least one of the memory cell portion and the pad portion The semiconductor device is provided which is formed me.
また、本発明の更に他の観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦化された第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜とを有するチップ領域と、前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部とを有し、前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記チップ領域及び前記スクライブ部にわたって形成されている半導体装置が提供される。 According to still another aspect of the present invention, a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film are formed on a semiconductor substrate. A ferroelectric capacitor comprising: a first insulating film formed on the semiconductor substrate and on the ferroelectric capacitor and having a planarized surface; and formed on the first insulating film, A flat first barrier film for preventing moisture diffusion, a second insulating film formed on the first barrier film and having a flat surface, and formed on the second insulating film; A chip region having a flat second barrier film for preventing diffusion of hydrogen or moisture; and a scribe portion provided adjacent to the chip region on the semiconductor substrate, the first barrier film At least one of the second barrier film and the chip. The semiconductor device is provided which is formed over the region and the scribe portion.
また、本発明の更に他の観点によれば、半導体基板上に、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタを形成する工程と、前記半導体基板上及び前記強誘電体キャパシタ上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜の表面を平坦化する工程と、前記第１の絶縁膜上に、水素又は水分の拡散を防止する平坦な第１のバリア膜を形成する工程と、前記第１のバリア膜上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜の表面を平坦化する工程と、前記第２の絶縁膜上に、水素又は水分の拡散を防止する平坦な第２のバリア膜を形成する工程とを有する半導体装置の製造方法が提供される。 According to still another aspect of the present invention, a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film are formed on a semiconductor substrate. Forming a ferroelectric capacitor having: a step of forming a first insulating film on the semiconductor substrate and on the ferroelectric capacitor; a step of planarizing a surface of the first insulating film; Forming a flat first barrier film for preventing diffusion of hydrogen or moisture on the first insulating film; forming a second insulating film on the first barrier film; Manufacturing a semiconductor device, comprising: planarizing a surface of the second insulating film; and forming a flat second barrier film for preventing diffusion of hydrogen or moisture on the second insulating film. A method is provided.
なお、本願明細書において、「基板上」、「強誘電体キャパシタ上」、「絶縁膜上」、「配線層上」等の記載における「上」は、基板等の「直上」のみならず、「上方」をも含むものとする。 In the present specification, “on” in the description of “on the substrate”, “on the ferroelectric capacitor”, “on the insulating film”, “on the wiring layer”, etc. is not only “directly above” the substrate, “Upper” is also included.
本発明によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタを有する半導体装置において、半導体基板上及び強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、第１の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、第１のバリア膜上に形成され、表面が平坦化された第２の絶縁膜と、第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜とが形成されているので、水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタの強誘電体膜に達するのを確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタの電気的特性の劣化を確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を大幅に向上することができる。 According to the present invention, a ferroelectric capacitor is formed on a semiconductor substrate and includes a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film. A first insulating film formed on a semiconductor substrate and a ferroelectric capacitor and having a planarized surface, and a flat surface that is formed on the first insulating film and prevents diffusion of hydrogen or moisture. A first barrier film, a second insulating film formed on the first barrier film and having a planarized surface, and a flat film formed on the second insulating film to prevent diffusion of hydrogen or moisture. Since the second barrier film is formed, hydrogen and moisture can be reliably blocked, and hydrogen and moisture can be reliably prevented from reaching the ferroelectric film of the ferroelectric capacitor. Thereby, it is possible to reliably prevent the deterioration of the electrical characteristics of the ferroelectric capacitor due to hydrogen and moisture, and to greatly improve the PTHS characteristics of the semiconductor device having the ferroelectric capacitor.
１０…半導体基板
１２…素子分離領域
１４ａ、１４ｂ…ウェル
１６…ゲート絶縁膜
１８…ゲート電極
１９…絶縁膜
２０…サイドウォール絶縁膜
２２…ソース／ドレイン拡散層
２４…トランジスタ
２５…ＳｉＯＮ膜
２６…シリコン酸化膜
２７…層間絶縁膜
３４…シリコン酸化膜
３６…下部電極
３６ａ…酸化アルミニウム膜
３６ｂ…Ｐｔ膜
３８…強誘電体膜
４０…上部電極
４０ａ…ＩｒＯＸ膜
４０ｂ…ＩｒＯＹ膜
４２…強誘電体キャパシタ
４４…バリア膜
４６…バリア膜
４８…シリコン酸化膜
４９…層間絶縁膜
５０ａ、５０ｂ…コンタクトホール
５２ａ、５２ｂ…コンタクトホール
５４ａ、５４ｂ…導体プラグ
５６…第１金属配線層
５６ａ、５６ｂ、５６ｃ…配線
５８…バリア膜
６０…シリコン酸化膜
６１…シリコン酸化膜
６２…バリア膜
６４…シリコン酸化膜
６６…層間絶縁膜
６８…コンタクトホール
７０…導体プラグ
７２…第２金属配線層
７２ａ、７２ｂ…配線
７４…シリコン酸化膜
７６…シリコン酸化膜
７８…バリア膜
８０…シリコン酸化膜
８２…層間絶縁膜
８４ａ、８４ｂ…コンタクトホール
８６ａ、８６ｂ…導体プラグ
８８…第３金属配線層
８８ａ、８８ｂ…配線
９０…シリコン酸化膜
９２…シリコン窒化膜
９３…積層膜
９４…ポリイミド樹脂膜
９６、９６ａ、９６ａ…開口部
９８…フォトレジスト膜
１００…フォトレジスト膜
１０２…フォトレジスト膜
１０４…ＳｉＯＮ膜
１０６…フォトレジスト膜
１０８…開口部
１１０…欠陥部分
１１２…シリコン酸化膜
１１４…バリア膜
１１６…バリア膜
１１８…シリコン酸化膜
１２０ａ、１２０ｂ…コンタクトホール
１２２…ＳｉＯＮ膜
２１０…半導体基板
２１２…素子分離領域
２１４ａ、２１４ｂ…ウェル
２１６…ゲート絶縁膜
２１８…ゲート電極
２１９…シリコン酸化膜
２２０…サイドウォール絶縁膜
２２２…ソース／ドレイン拡散層
２２４…トランジスタ
２２５…ＳｉＯＮ膜
２２６…シリコン酸化膜
２２７…層間絶縁膜
２２８…バリア膜
２３０ａ、２３０ｂ…コンタクトホール
２３２ａ、２３２ｂ…導体プラグ
２３４…Ｉｒ膜
２３６…下部電極
２３８…強誘電体膜
２４０…上部電極
２４２…強誘電体キャパシタ
２４４…ＳｉＯＮ膜
２４６…バリア膜
２４８…シリコン酸化膜
２５０…バリア膜
２５２…シリコン酸化膜
２５３…層間絶縁膜
２５４ａ、２５４ｂ…コンタクトホール
２５６ａ、２５６ｂ…導体プラグ
２５８ａ、２５８ｂ…配線
２６０、２６０ａ、２６０ｂ…シリコン酸化膜
２６２…バリア膜
２６４…シリコン酸化膜
２６５…層間絶縁膜
２６８…コンタクトホール
２７０…導体プラグ
２７２…配線
２７４…シリコン酸化膜
２７６…バリア膜
２７８…シリコン酸化膜
２８０ａ、２８０ｂ…配線溝
２８２ａ、２８２ｂ…Ｃｕ配線
２８４…層間絶縁膜
２８５…配線溝
２８６…Ｃｕ配線
２８８…シリコン酸化膜
２８９…コンタクトホール
２９０…導体プラグ
２９２…ボンディングパッド
２９４…シリコン酸化膜
２９６…シリコン窒化膜
２９８…ポリイミド樹脂膜
２９９、２９９ａ、２９９ｂ…開口部
３００…ショット
３０２…ＦｅＲＡＭチップ領域
３０４…スクライブ部
３０６…ＦｅＲＡＭセル部
３０８…ＦｅＲＡＭの周辺回路部
３１０…ロジック回路部
３１２…ロジック回路の周辺回路部
３１４…パッド部
３１６…スクライブ部・パッド部間境界部
３１８…パッド部・回路部間境界部
３２０…回路部・回路部間境界部
３２２…耐湿リング
３２４…層間絶縁膜
３２６…配線層
３２８…バリア膜
３３０…層間絶縁膜
３３２…コンタクトホール
３３４…導体プラグ
３３６…配線層
３３８…導体プラグの欠損
４００…層間絶縁膜
４０２…下部電極
４０４…強誘電体膜
４０６…上部電極
４０８…強誘電体キャパシタ
４１０…ＳＯＧ膜
４１２…配線
４１４…酸化アルミニウム膜
４１６…層間絶縁膜
４１８…バリア膜
４２０…フォトレジスト膜
４２２ａ、４２２ｂ…コンタクトホール
４２４…金属膜
４２６…フォトレジスト膜
４２８ａ、４２８ｂ…配線
４３０…導体プラグ
４３２…層間絶縁膜
４３４…配線
４３６…層間絶縁膜
４３８…バリア膜
４４０…バリア膜
４４２…Ａｌ配線
４４４…導体プラグ
４４６…コンタクトホールDESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate 12 ... Element isolation region 14a, 14b ... Well 16 ... Gate insulating film 18 ... Gate electrode 19 ... Insulating film 20 ... Side wall insulating film 22 ... Source / drain diffused layer 24 ... Transistor 25 ... SiON film 26 ... Silicon Oxide film 27 ... Interlayer insulating film 34 ... Silicon oxide film 36 ... Lower electrode 36a ... Aluminum oxide film 36b ... Pt film 38 ... Ferroelectric film 40 ... Upper electrode 40a ... IrO X film 40b ... IrO Y film 42 ... Ferroelectric substance Capacitor 44 ... Barrier film 46 ... Barrier film 48 ... Silicon oxide film 49 ... Interlayer insulating films 50a, 50b ... Contact holes 52a, 52b ... Contact holes 54a, 54b ... Conductor plug 56 ... First metal wiring layers 56a, 56b, 56c ... Wiring 58 ... barrier film 60 ... silicon oxide film 61 ... silicon oxide film 62 ... barrier film 64 Silicon oxide film 66 ... interlayer insulating film 68 ... contact hole 70 ... conductor plug 72 ... second metal wiring layers 72a, 72b ... wiring 74 ... silicon oxide film 76 ... silicon oxide film 78 ... barrier film 80 ... silicon oxide film 82 ... interlayer Insulating films 84a, 84b ... contact holes 86a, 86b ... conductive plug 88 ... third metal wiring layers 88a, 88b ... wiring 90 ... silicon oxide film 92 ... silicon nitride film 93 ... laminated film 94 ... polyimide resin films 96, 96a, 96a ... Opening 98 ... Photoresist film 100 ... Photoresist film 102 ... Photoresist film 104 ... SiON film 106 ... Photoresist film 108 ... Opening part 110 ... Defect portion 112 ... Silicon oxide film 114 ... Barrier film 116 ... Barrier film 118 ... Silicon oxide films 120a, 120b ... contact holes 122 ... SiO N film 210 ... Semiconductor substrate 212 ... Element isolation regions 214a and 214b ... Well 216 ... Gate insulating film 218 ... Gate electrode 219 ... Silicon oxide film 220 ... Side wall insulating film 222 ... Source / drain diffusion layer 224 ... Transistor 225 ... SiON film 226 ... Silicon oxide film 227 ... Interlayer insulating film 228 ... Barrier films 230a, 230b ... Contact holes 232a, 232b ... Conductor plug 234 ... Ir film 236 ... Lower electrode 238 ... Ferroelectric film 240 ... Upper electrode 242 ... Ferroelectric capacitor 244... SiON film 246... Barrier film 248... Silicon oxide film 250... Barrier film 252... Silicon oxide film 253... Recon oxide film 262 ... Barrier film 264 ... Silicon oxide film 265 ... Interlayer insulating film 268 ... Contact hole 270 ... Conductor plug 272 ... Wiring 274 ... Silicon oxide film 276 ... Barrier film 278 ... Silicon oxide films 280a, 280b ... Wiring trench 282a, 282b ... Cu wiring 284 ... interlayer insulating film 285 ... wiring trench 286 ... Cu wiring 288 ... silicon oxide film 289 ... contact hole 290 ... conductor plug 292 ... bonding pad 294 ... silicon oxide film 296 ... silicon nitride film 298 ... polyimide resin film 299 299a, 299b ... opening 300 ... shot 302 ... FeRAM chip region 304 ... scribe part 306 ... FeRAM cell part 308 ... FeRAM peripheral circuit part 310 ... logic circuit part 312 ... logic circuit peripheral circuit part 314 ... pad part 16 ... scribe part / pad part boundary part 318 ... pad part / circuit part boundary part 320 ... circuit part / circuit part boundary part 322 ... moisture resistant ring 324 ... interlayer insulating film 326 ... wiring layer 328 ... barrier film 330 ... interlayer Insulating film 332 ... contact hole 334 ... conductor plug 336 ... wiring layer 338 ... conductor plug defect 400 ... interlayer insulating film 402 ... lower electrode 404 ... ferroelectric film 406 ... upper electrode 408 ... ferroelectric capacitor 410 ... SOG film 412 ... Wiring 414 ... Aluminum oxide film 416 ... Interlayer insulating film 418 ... Barrier film 420 ... Photoresist film 422a, 422b ... Contact hole 424 ... Metal film 426 ... Photoresist film 428a, 428b ... Wiring 430 ... Conductor plug 432 ... Interlayer insulating film 434 ... wiring 436 ... interlayer insulating film 438 ... barrier film 440 ... barrier film 4 42 ... Al wiring 444 ... Conductor plug 446 ... Contact hole
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図３９を用いて説明する。[First Embodiment]
The semiconductor device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS.
（半導体装置）
まず、本実施形態による半導体装置について図１乃至図２３を用いて説明する。(Semiconductor device)
First, the semiconductor device according to the present embodiment will be explained with reference to FIGS.
はじめに、本実施形態による半導体装置のチップ構成について図１及び図２を用いて説明する。図１は本実施形態による半導体装置のチップ構成を示す平面図、図２は本実施形態による半導体装置のチップ表層のエリア構成を示す平面図である。図１（ｂ）は１ショットにおけるＦｅＲＡＭチップ領域を示した平面図であり、図１（ａ）は図１（ｂ）におけるＦｅＲＡＭチップ領域を拡大して示した平面図である。図２（ａ）は図１（ａ）のＸ−Ｘ′線に沿ったチップ表層のエリア構成を示す平面図であり、図２（ｂ）は図１（ａ）のＹ−Ｙ′線に沿ったチップ表層のエリア構成を示す平面図である。 First, the chip configuration of the semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 1 is a plan view showing the chip configuration of the semiconductor device according to the present embodiment. FIG. 2 is a plan view showing the area configuration of the chip surface layer of the semiconductor device according to the present embodiment. FIG. 1B is a plan view showing the FeRAM chip area in one shot, and FIG. 1A is an enlarged plan view showing the FeRAM chip area in FIG. 1B. 2A is a plan view showing the area configuration of the chip surface layer along the line XX ′ in FIG. 1A, and FIG. 2B is the line YY ′ in FIG. It is a top view which shows the area structure of the chip | tip surface layer along.
図１に示すように、半導体基板１０には、ショット３００毎に、複数のＦｅＲＡＭチップ領域３０２が形成されている。隣接するＦｅＲＡＭチップ領域３０２間には、各ＦｅＲＡＭチップ領域３０２をＦｅＲＡＭチップに個片化するための切断領域であるスクライブ部３０４が設けられている。 As shown in FIG. 1, a plurality of FeRAM chip regions 302 are formed in the semiconductor substrate 10 for each shot 300. Between adjacent FeRAM chip areas 302, a scribe section 304, which is a cutting area for separating each FeRAM chip area 302 into FeRAM chips, is provided.
ＦｅＲＡＭチップ領域３０２には、ＦｅＲＡＭセルが形成されたＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路が形成された周辺回路部３０８、ロジック回路が形成されたロジック回路部３１０、及びロジック回路の周辺回路が形成された周辺回路部３１２がそれぞれ設けられている。また、ＦｅＲＡＭチップ領域３０２の周縁部には、チップ回路と外部回路とを接続するためのボンディングパッドが形成されたパッド部３１４が設けられている。なお、パッド部３１４は、ＦｅＲＡＭのパッケージの種類等に応じて、四角形状のＦｅＲＡＭチップ領域３０２周縁部のすべての辺にわたって形成されていてもよいし、対向する一組の辺にのみ形成されていてもよい。 In the FeRAM chip region 302, an FeRAM cell portion 306 in which FeRAM cells are formed, a peripheral circuit portion 308 in which FeRAM peripheral circuits are formed, a logic circuit portion 310 in which logic circuits are formed, and a peripheral circuit for logic circuits are formed. Peripheral circuit portions 312 are provided. Further, a pad portion 314 in which a bonding pad for connecting the chip circuit and an external circuit is formed is provided at the peripheral portion of the FeRAM chip region 302. Note that the pad portion 314 may be formed over all sides of the peripheral portion of the square FeRAM chip region 302 according to the type of FeRAM package or the like, or formed only on a pair of opposing sides. May be.
図１（ａ）におけるＸ−Ｘ′線に沿ったチップ表層のエリア構成は、図２（ａ）に示すように、Ｘ側からＸ′側に向かって順に、スクライブ部３０４、スクライブ部・パッド部間境界部３１６、パッド部３１４、パッド部・回路部間境界部３１８、ＦｅＲＡＭセル部３０６、回路部・回路部間境界部３２０、ロジック回路部３１０、パッド部・回路部間境界部３１８、パッド部３１４、スクライブ部・パッド部間境界部３１６、スクライブ部３０４となっている。 As shown in FIG. 2A, the area structure of the chip surface layer along the line XX ′ in FIG. 1A is formed in order from the X side toward the X ′ side, the scribe unit 304, the scribe unit / pad. Inter-part boundary 316, pad part 314, pad part / circuit part boundary part 318, FeRAM cell part 306, circuit part / circuit part boundary part 320, logic circuit part 310, pad part / circuit part boundary part 318, A pad part 314, a scribe part / pad part boundary part 316, and a scribe part 304 are formed.
図１（ａ）におけるＹ−Ｙ′線に沿ったチップ表層のエリア構成は、図２（ｂ）に示すように、Ｙ側からＹ′側に向かって順に、スクライブ部３０４、スクライブ部・パッド部間境界部３１６、パッド部３１４、パッド部・回路部間境界部３１８、ＦｅＲＡＭセル部３０６、回路部・回路部間境界部３２０、ＦｅＲＡＭの周辺回路部３０８、回路部・回路部間境界部３２０、ロジック回路の周辺回路部３１２、パッド部・回路部間境界部３１８、パッド部３１４、スクライブ部・パッド部間境界部３１６、スクライブ部３０４となっている。 As shown in FIG. 2B, the area structure of the chip surface layer along the line YY ′ in FIG. 1A is formed in order from the Y side toward the Y ′ side, the scribe part 304, the scribe part / pad. Inter-part boundary 316, pad part 314, pad part / circuit part boundary part 318, FeRAM cell part 306, circuit part / circuit part boundary part 320, FeRAM peripheral circuit part 308, circuit part / circuit part boundary part 320, a peripheral circuit portion 312 of the logic circuit, a pad portion / circuit portion boundary portion 318, a pad portion 314, a scribe portion / pad portion boundary portion 316, and a scribe portion 304.
次に、本実施形態による半導体装置の構造について図３乃至図６を用いて説明する。図３及び図４は、本実施形態による半導体装置の構造を示す断面図、図５及び図６は本実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図である。なお、図４では、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたる断面構造をそのまま示しているが、図３では、便宜上、ＦｅＲＡＭチップ領域３０２を構成するＦｅＲＡＭチップ部３０６、周辺回路部３０８、パッド部３１４をまとめて簡略化した断面構造を示している。 Next, the structure of the semiconductor device according to the present embodiment will be explained with reference to FIGS. 3 and 4 are cross-sectional views showing the structure of the semiconductor device according to the present embodiment, and FIGS. 5 and 6 are plan views showing ranges in which the barrier film is formed in the semiconductor device according to the present embodiment. 4 shows the cross-sectional structure of the FeRAM chip region 302 and the scribe part 304 as they are. In FIG. 3, for convenience, the FeRAM chip part 306, the peripheral circuit part 308, and the pad part 314 constituting the FeRAM chip area 302 are shown. The cross-sectional structure simplified is shown.
図３に示すように、例えばシリコンよりなる半導体基板１０上には、素子領域を画定する素子分離領域１２が形成されている。素子分離領域１２が形成された半導体基板１０内には、ウェル１４ａ、１４ｂが形成されている。 As shown in FIG. 3, an element isolation region 12 that defines an element region is formed on a semiconductor substrate 10 made of, for example, silicon. Wells 14a and 14b are formed in the semiconductor substrate 10 in which the element isolation region 12 is formed.
ウェル１４ａ、１４ｂが形成された半導体基板１０上には、ゲート絶縁膜１６を介してゲート電極（ゲート配線）１８が形成されている。ゲート電極１８は、例えば、ポリシリコン膜上に、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。ゲート電極１８上には、シリコン酸化膜よりなる絶縁膜１９が形成されている。ゲート電極１８及び絶縁膜１９の側壁部分には、サイドウォール絶縁膜２０が形成されている。 On the semiconductor substrate 10 in which the wells 14a and 14b are formed, a gate electrode (gate wiring) 18 is formed via a gate insulating film 16. For example, the gate electrode 18 has a polycide structure in which a metal silicide film such as a tungsten silicide film is stacked on a polysilicon film. An insulating film 19 made of a silicon oxide film is formed on the gate electrode 18. A sidewall insulating film 20 is formed on the side walls of the gate electrode 18 and the insulating film 19.
サイドウォール絶縁膜２０が形成されたゲート電極１８の両側には、ソース／ドレイン拡散層２２が形成されている。こうして、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２４が構成されている。トランジスタ２４のゲート長は、例えば０．３５μｍ、或いは例えば０．１１〜０．１８μｍに設定されている。 Source / drain diffusion layers 22 are formed on both sides of the gate electrode 18 on which the sidewall insulating film 20 is formed. Thus, the transistor 24 having the gate electrode 18 and the source / drain diffusion layer 22 is formed. The gate length of the transistor 24 is set to, for example, 0.35 μm, or 0.11 to 0.18 μm, for example.
トランジスタ２４が形成された半導体基板１０上には、例えば膜厚２００ｎｍのＳｉＯＮ膜２５と、例えば膜厚６００ｎｍのシリコン酸化膜２６とが順次積層されている。こうして、ＳｉＯＮ膜２５とシリコン酸化膜２６とを順次積層してなる層間絶縁膜２７が形成されている。層間絶縁膜２７の表面は平坦化されている。 On the semiconductor substrate 10 on which the transistor 24 is formed, a SiON film 25 having a thickness of 200 nm and a silicon oxide film 26 having a thickness of 600 nm, for example, are sequentially stacked. Thus, an interlayer insulating film 27 is formed by sequentially laminating the SiON film 25 and the silicon oxide film 26. The surface of the interlayer insulating film 27 is planarized.
層間絶縁膜２７上には、例えば膜厚１００ｎｍのシリコン酸化膜３４が形成されている。平坦化された層間絶縁膜２７上にシリコン酸化膜３４が形成されているため、シリコン酸化膜３４は平坦となっている。 On the interlayer insulating film 27, a silicon oxide film 34 of, eg, a 100 nm-thickness is formed. Since the silicon oxide film 34 is formed on the planarized interlayer insulating film 27, the silicon oxide film 34 is flat.
シリコン酸化膜３４上には、強誘電体キャパシタ４２の下部電極３６が形成されている。下部電極３６は、例えば、膜厚２０〜５０ｎｍの酸化アルミニウム膜３６ａと膜厚１００〜２００ｎｍのＰｔ膜３６ｂとを順次積層してなる積層膜により構成されている。ここでは、Ｐｔ膜３６ｂの膜厚は、１６５ｎｍに設定されている。 A lower electrode 36 of the ferroelectric capacitor 42 is formed on the silicon oxide film 34. The lower electrode 36 is constituted by, for example, a laminated film in which an aluminum oxide film 36a having a thickness of 20 to 50 nm and a Pt film 36b having a thickness of 100 to 200 nm are sequentially laminated. Here, the film thickness of the Pt film 36b is set to 165 nm.
下部電極３６上には、強誘電体キャパシタ４２の強誘電体膜３８が形成されている。強誘電体膜３８としては、例えば膜厚１００〜２５０ｎｍのＰｂＺｒ１−ＸＴｉＸＯ３膜（ＰＺＴ膜）が用いられている。ここでは、強誘電体膜３８には、膜厚１５０ｎｍのＰＺＴ膜が用いられている。A ferroelectric film 38 of the ferroelectric capacitor 42 is formed on the lower electrode 36. As the ferroelectric film 38, for example, a PbZr 1-X Ti X O 3 film (PZT film) having a film thickness of 100 to 250 nm is used. Here, a PZT film having a thickness of 150 nm is used for the ferroelectric film 38.
強誘電体膜３８上には、強誘電体キャパシタ４２の上部電極４０が形成されている。上部電極４０は、例えば膜厚２５〜７５ｎｍのＩｒＯＸ膜４０ａと、膜厚１５０〜２５０ｎｍのＩｒＯＹ膜４０ｂとを順次積層してなる積層膜により構成されている。ここでは、ＩｒＯＸ膜４０ａの膜厚は５０ｎｍに設定され、ＩｒＯＹ膜４０ｂの膜厚は２００ｎｍに設定されている。なお、ＩｒＯＹ膜４０ｂの酸素の組成比Ｙは、ＩｒＯＸ膜４０ａの酸素の組成比Ｘより高く設定されている。On the ferroelectric film 38, the upper electrode 40 of the ferroelectric capacitor 42 is formed. The upper electrode 40 is composed of a laminated film in which, for example, an IrO X film 40a having a thickness of 25 to 75 nm and an IrO Y film 40b having a thickness of 150 to 250 nm are sequentially laminated. Here, the film thickness of the IrO X film 40a is set to 50 nm, and the film thickness of the IrO Y film 40b is set to 200 nm. The oxygen composition ratio Y of the IrO Y film 40b is set higher than the oxygen composition ratio X of the IrO X film 40a.
こうして、下部電極３６と強誘電体膜３８と上部電極４０とからなる強誘電体キャパシタ４２が構成されている。 Thus, a ferroelectric capacitor 42 including the lower electrode 36, the ferroelectric film 38, and the upper electrode 40 is formed.
強誘電体膜３８上及び上部電極４０上には、強誘電体膜３８及び上部電極４０の上面及び側面を覆うようにバリア膜４４が形成されている。バリア膜４４としては、例えば２０〜１００ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）膜が用いられている。A barrier film 44 is formed on the ferroelectric film 38 and the upper electrode 40 so as to cover the upper and side surfaces of the ferroelectric film 38 and the upper electrode 40. As the barrier film 44, for example, an aluminum oxide (Al 2 O 3 ) film of 20 to 100 nm is used.
バリア膜４４は、水素及び水分の拡散を防止する機能を有する膜である。強誘電体キャパシタ４２の強誘電体膜３８に水素や水分が達すると、強誘電体膜３８を構成する金属酸化物が水素や水分により還元されてしまい、強誘電体キャパシタ４２の電気特性が劣化してしまう。強誘電体膜３８及び上部電極４０の上面及び側面を覆うようにバリア膜４４を形成することにより、強誘電体膜３８に水素及び水分が達するのが抑制されるため、強誘電体キャパシタ４２の電気的特性の劣化を抑制することが可能となる。 The barrier film 44 is a film having a function of preventing diffusion of hydrogen and moisture. When hydrogen or moisture reaches the ferroelectric film 38 of the ferroelectric capacitor 42, the metal oxide constituting the ferroelectric film 38 is reduced by hydrogen or moisture, and the electrical characteristics of the ferroelectric capacitor 42 deteriorate. Resulting in. By forming the barrier film 44 so as to cover the upper surface and the side surfaces of the ferroelectric film 38 and the upper electrode 40, it is possible to suppress hydrogen and moisture from reaching the ferroelectric film 38. It becomes possible to suppress deterioration of electrical characteristics.
バリア膜４４により覆われた強誘電体キャパシタ４２上及びシリコン酸化膜３４上には、バリア膜４６が形成されている。バリア膜４６としては、例えば膜厚２０〜１００ｎｍの酸化アルミニウム膜が用いられている。 A barrier film 46 is formed on the ferroelectric capacitor 42 and the silicon oxide film 34 covered with the barrier film 44. As the barrier film 46, for example, an aluminum oxide film having a thickness of 20 to 100 nm is used.
バリア膜４６は、バリア膜４４と同様に、水素及び水分の拡散を防止する機能を有する膜である。 Similar to the barrier film 44, the barrier film 46 is a film having a function of preventing diffusion of hydrogen and moisture.
バリア膜４６上には、例えば膜厚１５００ｎｍのシリコン酸化膜４８が形成されている。シリコン酸化膜４８の表面は、平坦化されている。シリコン酸化膜４８は、例えばＣＶＤ法、ＭＯＣＶＤ法等の気相成長法により形成されたものである。 On the barrier film 46, for example, a silicon oxide film 48 having a thickness of 1500 nm is formed. The surface of the silicon oxide film 48 is planarized. The silicon oxide film 48 is formed by a vapor phase growth method such as a CVD method or an MOCVD method.
シリコン酸化膜３４、バリア膜４６、及びシリコン酸化膜４８により層間絶縁膜４９が構成されている。 The silicon oxide film 34, the barrier film 46, and the silicon oxide film 48 constitute an interlayer insulating film 49.
シリコン酸化膜４８、バリア膜４６、シリコン酸化膜３４、及び層間絶縁膜２７には、ソース／ドレイン拡散層２２に達するコンタクトホール５０ａ、５０ｂがそれぞれ形成されている。また、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４には、上部電極４０に達するコンタクトホール５２ａが形成されている。また、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４には、下部電極３６に達するコンタクトホール５２ｂが形成されている。 Contact holes 50 a and 50 b reaching the source / drain diffusion layers 22 are formed in the silicon oxide film 48, the barrier film 46, the silicon oxide film 34, and the interlayer insulating film 27, respectively. Further, a contact hole 52 a reaching the upper electrode 40 is formed in the silicon oxide film 48, the barrier film 46, and the barrier film 44. A contact hole 52 b reaching the lower electrode 36 is formed in the silicon oxide film 48, the barrier film 46, and the barrier film 44.
コンタクトホール５０ａ、５０ｂ内には、例えば膜厚２０ｎｍのＴｉ膜と、例えば膜厚５０ｎｍのＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。バリアメタル膜のうちＴｉ膜はコンタクト抵抗を低減するために形成され、ＴｉＮ膜は導体プラグ材料のタングステンの拡散を防止するために形成されている。後述するコンタクトホールのそれぞれに形成されるバリアメタル膜についても、同様の目的で形成されている。 In the contact holes 50a and 50b, a barrier metal film (not shown) is formed by sequentially stacking, for example, a Ti film with a thickness of 20 nm and a TiN film with a thickness of 50 nm, for example. Of the barrier metal film, the Ti film is formed in order to reduce contact resistance, and the TiN film is formed in order to prevent diffusion of tungsten as the conductor plug material. The barrier metal film formed in each contact hole described later is also formed for the same purpose.
バリアメタル膜が形成されたコンタクトホール５０ａ、５０ｂ内には、タングステンよりなる導体プラグ５４ａ、５４ｂがそれぞれ埋め込まれている。 Conductor plugs 54a and 54b made of tungsten are buried in the contact holes 50a and 50b in which the barrier metal film is formed.
シリコン酸化膜４８上及びコンタクトホール５２ａ内には、導体プラグ５４ａと上部電極４０とに電気的に接続された配線５６ａが形成されている。また、シリコン酸化膜４８上及びコンタクトホール５２ｂ内には、下部電極３６に電気的に接続された配線５６ｂが形成されている。また、シリコン酸化膜４８上には、導体プラグ５４ｂに電気的に接続された配線５６ｃが形成されている。配線５６ａ、５６ｂ、５６ｃ（第１金属配線層５６）は、例えば、膜厚１５０ｎｍのＴｉＮ膜、膜厚５５０ｎｍのＡｌＣｕ合金膜、膜厚５ｎｍのＴｉ膜、及び膜厚１５０ｎｍのＴｉＮ膜を順次積層してなる積層膜により構成されている。 A wiring 56a electrically connected to the conductor plug 54a and the upper electrode 40 is formed on the silicon oxide film 48 and in the contact hole 52a. A wiring 56b electrically connected to the lower electrode 36 is formed on the silicon oxide film 48 and in the contact hole 52b. On the silicon oxide film 48, a wiring 56c electrically connected to the conductor plug 54b is formed. For the wirings 56a, 56b, and 56c (first metal wiring layer 56), for example, a TiN film having a thickness of 150 nm, an AlCu alloy film having a thickness of 550 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 150 nm are sequentially stacked. It is comprised by the laminated film formed.
こうして、トランジスタ２４のソース／ドレイン拡散層２２と強誘電体キャパシタ４２の上部電極４０とが、導体プラグ５４ａ及び配線５６ａを介して電気的に接続され、１つのトランジスタ２４及び１つの強誘電体キャパシタ４２とを有するＦｅＲＡＭの１Ｔ１Ｃ型メモリセルが構成されている。実際には、複数のメモリセルがＦｅＲＡＭチップのメモリセル領域に配列されている。 Thus, the source / drain diffusion layer 22 of the transistor 24 and the upper electrode 40 of the ferroelectric capacitor 42 are electrically connected via the conductor plug 54a and the wiring 56a, so that one transistor 24 and one ferroelectric capacitor are connected. 42, an FeRAM 1T1C type memory cell is formed. Actually, a plurality of memory cells are arranged in the memory cell region of the FeRAM chip.
配線５６ａ、５６ｂ、５６ｃが形成されたシリコン酸化膜４８上には、配線５６ａ、５６ｂ、５６ｃの上面及び側面を覆うように、バリア膜５８が形成されている。バリア膜５８としては、例えば２０ｎｍの酸化アルミニウム膜が用いられている。 On the silicon oxide film 48 on which the wirings 56a, 56b and 56c are formed, a barrier film 58 is formed so as to cover the upper surfaces and side surfaces of the wirings 56a, 56b and 56c. As the barrier film 58, for example, an aluminum oxide film of 20 nm is used.
バリア膜５８は、バリア膜４４、４６と同様に、水素及び水分の拡散を防止する機能を有する膜である。また、バリア膜５８は、プラズマによるダメージを抑えるためにも用いられている。 Similar to the barrier films 44 and 46, the barrier film 58 is a film having a function of preventing the diffusion of hydrogen and moisture. The barrier film 58 is also used to suppress damage caused by plasma.
バリア膜５８上には、例えば膜厚２６００ｎｍのシリコン酸化膜６０が形成されている。シリコン酸化膜６０の表面は、平坦化されている。平坦化されたシリコン酸化膜６０は、配線５６ａ、５６ｂ、５６ｃ上に、例えば１０００ｎｍの膜厚で残存している。 On the barrier film 58, for example, a silicon oxide film 60 having a film thickness of 2600 nm is formed. The surface of the silicon oxide film 60 is planarized. The planarized silicon oxide film 60 remains with a film thickness of, for example, 1000 nm on the wirings 56a, 56b, and 56c.
シリコン酸化膜６０上には、例えば膜厚１００ｎｍのシリコン酸化膜６１が形成されている。平坦化されたシリコン酸化膜６０上にシリコン酸化膜６１が形成されているため、シリコン酸化膜６１は平坦となっている。 On the silicon oxide film 60, for example, a silicon oxide film 61 having a film thickness of 100 nm is formed. Since the silicon oxide film 61 is formed on the flattened silicon oxide film 60, the silicon oxide film 61 is flat.
シリコン酸化膜６１上には、バリア膜６２が形成されている。バリア膜６２としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜が用いられている。ここでは、バリア膜６２として、膜厚５０ｎｍの酸化アルミニウム膜が用いられている。平坦なシリコン酸化膜６１上にバリア膜６２が形成されているため、バリア膜６２は平坦となっている。 A barrier film 62 is formed on the silicon oxide film 61. As the barrier film 62, for example, an aluminum oxide film having a thickness of 20 to 70 nm is used. Here, as the barrier film 62, an aluminum oxide film having a thickness of 50 nm is used. Since the barrier film 62 is formed on the flat silicon oxide film 61, the barrier film 62 is flat.
バリア膜６２は、バリア膜４４、４６、５８と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、バリア膜６２は、平坦なシリコン酸化膜６１上に形成されているため平坦となっており、バリア膜４４、４６、５８と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜６２により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、バリア膜６２は、強誘電体キャパシタ４２を有する複数のメモリセルが配列されたＦｅＲＡＭセル部３０６のみならず、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。この点については後述する。 The barrier film 62 is a film having a function of preventing the diffusion of hydrogen and moisture similarly to the barrier films 44, 46, and 58. Further, the barrier film 62 is flat because it is formed on the flat silicon oxide film 61, and is formed with extremely good coverage as compared with the barrier films 44, 46, and 58. Therefore, such a flat barrier film 62 can more reliably prevent hydrogen and moisture from diffusing. Actually, the barrier film 62 is formed not only in the FeRAM cell portion 306 in which a plurality of memory cells having the ferroelectric capacitor 42 are arranged, but also in the FeRAM chip region 302 and the scribe portion 304 and adjacent to the FeRAM cell portion 306. It is formed over the FeRAM chip region 302. This point will be described later.
バリア膜６２上には、例えば膜厚５０〜１００ｎｍのシリコン酸化膜６４が形成されている。ここでは、シリコン酸化膜６４の膜厚は、１００ｎｍに設定されている。シリコン酸化膜６４は、後述する配線７２ａ、７２ｂを形成する際のエッチングのストッパ膜として機能する。このシリコン酸化膜６４によりバリア膜６２が保護され、配線７２ａ、７２ｂを形成する際のエッチングによりバリア膜６２の膜厚が減少し或いはバリア膜６２が除去されてしまうのを防止することができる。これにより、バリア膜６２の水素及び水分の拡散機能が劣化するのを防止することができる。 On the barrier film 62, for example, a silicon oxide film 64 having a film thickness of 50 to 100 nm is formed. Here, the thickness of the silicon oxide film 64 is set to 100 nm. The silicon oxide film 64 functions as an etching stopper film when forming wirings 72a and 72b described later. The barrier film 62 is protected by the silicon oxide film 64, and it is possible to prevent the thickness of the barrier film 62 from being reduced or the barrier film 62 from being removed by etching when the wirings 72a and 72b are formed. Thereby, it is possible to prevent the hydrogen and moisture diffusing function of the barrier film 62 from deteriorating.
こうして、バリア膜５８、シリコン酸化膜６０、シリコン酸化膜６１、バリア膜６２、及びシリコン酸化膜６４により層間絶縁膜６６が構成されている。 Thus, the interlayer insulating film 66 is configured by the barrier film 58, the silicon oxide film 60, the silicon oxide film 61, the barrier film 62, and the silicon oxide film 64.
層間絶縁膜６６には、配線５６ｃに達するコンタクトホール６８が形成されている。 In the interlayer insulating film 66, a contact hole 68 reaching the wiring 56c is formed.
コンタクトホール６８内には、例えば膜厚２０ｎｍのＴｉ膜と、例えば膜厚５０ｎｍのＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。なお、Ｔｉ膜を形成せずに、ＴｉＮ膜よりなるバリアメタル膜を形成してもよい。 In the contact hole 68, a barrier metal film (not shown) is formed by sequentially laminating, for example, a 20 nm thick Ti film and a 50 nm thick TiN film. Note that a barrier metal film made of a TiN film may be formed without forming the Ti film.
バリアメタル膜が形成されたコンタクトホール６８内には、タングステンよりなる導体プラグ７０が埋め込まれている。 A conductor plug 70 made of tungsten is buried in the contact hole 68 in which the barrier metal film is formed.
層間絶縁膜６６上には、配線７２ａが形成されている。また、層間絶縁膜６６上には、導体プラグ７０に電気的に接続された配線７２ｂが形成されている。配線７２ａ、７２ｂ（第２金属配線層７２）は、例えば、膜厚５０ｎｍのＴｉＮ膜、膜厚５００ｎｍのＡｌＣｕ合金膜、膜厚５ｎｍのＴｉ膜、及び膜厚１５０ｎｍのＴｉＮ膜を順次積層してなる積層膜により構成されている。なお、ＡｌＣｕ合金膜下のＴｉＮ膜は形成しなくてもよい。 A wiring 72 a is formed on the interlayer insulating film 66. A wiring 72 b that is electrically connected to the conductor plug 70 is formed on the interlayer insulating film 66. For example, the wirings 72a and 72b (second metal wiring layer 72) are formed by sequentially stacking a TiN film having a thickness of 50 nm, an AlCu alloy film having a thickness of 500 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 150 nm. It is comprised by the laminated film which becomes. Note that the TiN film under the AlCu alloy film may not be formed.
層間絶縁膜６６上及び配線７２ａ、７２ｂ上には、例えば膜厚２２００ｎｍのシリコン酸化膜７４が形成されている。シリコン酸化膜７４の表面は、平坦化されている。 A silicon oxide film 74 having a film thickness of 2200 nm, for example, is formed on the interlayer insulating film 66 and the wirings 72a and 72b. The surface of the silicon oxide film 74 is planarized.
シリコン酸化膜７４上には、例えば膜厚１００ｎｍのシリコン酸化膜７６が形成されている。平坦化されたシリコン酸化膜７４上にシリコン酸化膜７６が形成されているため、シリコン酸化膜７６は平坦となっている。 On the silicon oxide film 74, for example, a silicon oxide film 76 having a film thickness of 100 nm is formed. Since the silicon oxide film 76 is formed on the planarized silicon oxide film 74, the silicon oxide film 76 is flat.
シリコン酸化膜７６上には、バリア膜７８が形成されている。バリア膜７８としては、例えば膜厚２０〜１００ｎｍの酸化アルミニウム膜が用いられている。ここでは、バリア膜７８として、膜厚５０ｎｍの酸化アルミニウム膜が用いられている。平坦なシリコン酸化膜７６上にバリア膜７８が形成されているため、バリア膜７８は平坦となっている。 A barrier film 78 is formed on the silicon oxide film 76. As the barrier film 78, for example, an aluminum oxide film having a thickness of 20 to 100 nm is used. Here, an aluminum oxide film with a thickness of 50 nm is used as the barrier film 78. Since the barrier film 78 is formed on the flat silicon oxide film 76, the barrier film 78 is flat.
バリア膜７８は、バリア膜４４、４６、５８、６２と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、バリア膜７８は、平坦なシリコン酸化膜６１上に形成されているため平坦となっており、バリア膜６２と同様に、バリア膜４４、４６、５８と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜６２により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、バリア膜７８は、バリア膜６２と同様に、強誘電体キャパシタ４２を有する複数のメモリセルが配列されたＦｅＲＡＭセル部３０６のみならず、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。この点については後述する。 Similar to the barrier films 44, 46, 58, and 62, the barrier film 78 is a film having a function of preventing diffusion of hydrogen and moisture. Further, the barrier film 78 is flat because it is formed on the flat silicon oxide film 61, and as with the barrier film 62, the barrier film 78 has extremely good coverage as compared with the barrier films 44, 46, and 58. It is formed with. Therefore, such a flat barrier film 62 can more reliably prevent hydrogen and moisture from diffusing. Actually, like the barrier film 62, the barrier film 78 extends not only to the FeRAM cell part 306 in which a plurality of memory cells having the ferroelectric capacitor 42 are arranged, but also to the FeRAM chip area 302 and the scribe part 304. In addition to being formed, it extends to the adjacent FeRAM chip region 302. This point will be described later.
バリア膜７８上には、例えば膜厚５０〜１００ｎｍのシリコン酸化膜８０が形成されている。ここでは、シリコン酸化膜８０の膜厚は１００ｎｍに設定されている。シリコン酸化膜８０は、後述する配線８８ａ、８８ｂを形成する際のエッチングのストッパ膜として機能する。このシリコン酸化膜８０によりバリア膜７８が保護され、配線８８ａ、８８ｂを形成する際のエッチングによりバリア膜７８の膜厚が減少し或いはバリア膜６２が除去されてしまうのを防止することができる。これにより、バリア膜７８の水素及び水分の拡散機能が劣化するのを防止することができる。 On the barrier film 78, for example, a silicon oxide film 80 having a film thickness of 50 to 100 nm is formed. Here, the film thickness of the silicon oxide film 80 is set to 100 nm. The silicon oxide film 80 functions as an etching stopper film when forming wirings 88a and 88b described later. The barrier film 78 is protected by the silicon oxide film 80, and it is possible to prevent the thickness of the barrier film 78 from being reduced or the barrier film 62 from being removed by etching when the wirings 88a and 88b are formed. Thereby, it is possible to prevent the hydrogen and moisture diffusion function of the barrier film 78 from deteriorating.
こうして、シリコン酸化膜７４、シリコン酸化膜７６、バリア膜７８、及びシリコン酸化膜８０により層間絶縁膜８２が構成されている。 Thus, the silicon oxide film 74, the silicon oxide film 76, the barrier film 78, and the silicon oxide film 80 constitute the interlayer insulating film 82.
層間絶縁膜８２には、配線７２ａ、７２ｂに達するコンタクトホール８４ａ、８４ｂがそれぞれ形成されている。 Contact holes 84a and 84b reaching the wirings 72a and 72b are formed in the interlayer insulating film 82, respectively.
コンタクトホール８４ａ、８４ｂ内には、例えば膜厚２０ｎｍのＴｉ膜と、例えば膜厚５０ｎｍのＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。なお、Ｔｉ膜を形成せずに、ＴｉＮ膜よりなるバリアメタル膜を形成してもよい。 In the contact holes 84a and 84b, a barrier metal film (not shown) is formed by sequentially laminating, for example, a 20 nm thick Ti film and a 50 nm thick TiN film, for example. Note that a barrier metal film made of a TiN film may be formed without forming the Ti film.
バリアメタル膜が形成されたコンタクトホール８４ａ、８４ｂ内には、タングステンよりなる導体プラグ８６ａ、８６ｂがそれぞれ埋め込まれている。 Conductor plugs 86a and 86b made of tungsten are buried in the contact holes 84a and 84b in which the barrier metal film is formed.
導体プラグ８６ａ、８６ｂが埋め込まれた層間絶縁膜８２上には、導体プラグ８６ａに電気的に接続された配線８８ａ、及び導体プラグ８６ｂに電気的に接続された配線（ボンディングパッド）８８ｂが形成されている。配線８８ａ、８８ｂ（第３金属配線層８８）は、例えば、膜厚５０ｎｍのＴｉＮ膜、膜厚５００ｎｍのＡｌＣｕ合金膜、及び膜厚１５０ｎｍのＴｉＮ膜を順次積層してなる積層膜により構成されている。なお、ＡｌＣｕ合金膜下のＴｉＮ膜は形成しなくてもよい。 A wiring 88a electrically connected to the conductor plug 86a and a wiring (bonding pad) 88b electrically connected to the conductor plug 86b are formed on the interlayer insulating film 82 in which the conductor plugs 86a and 86b are embedded. ing. The wirings 88a and 88b (third metal wiring layer 88) are composed of, for example, a laminated film in which a TiN film having a thickness of 50 nm, an AlCu alloy film having a thickness of 500 nm, and a TiN film having a thickness of 150 nm are sequentially laminated. Yes. Note that the TiN film under the AlCu alloy film may not be formed.
層間絶縁膜８２上及び配線８８ａ、８８ｂ上には、例えば膜厚１００〜３００ｎｍのシリコン酸化膜９０が形成されている。ここでは、シリコン酸化膜９０の膜厚は、１００ｎｍに設定されている。 For example, a silicon oxide film 90 having a thickness of 100 to 300 nm is formed on the interlayer insulating film 82 and the wirings 88a and 88b. Here, the film thickness of the silicon oxide film 90 is set to 100 nm.
シリコン酸化膜９０上には、例えば膜厚３５０ｎｍのシリコン窒化膜９２が形成されている。 On the silicon oxide film 90, for example, a silicon nitride film 92 having a thickness of 350 nm is formed.
こうして、層間絶縁膜８２上及び配線８８ａ、８８ｂ上に、シリコン酸化膜９０とシリコン窒化膜９２とを順次積層してなる積層膜９３が形成されている。 Thus, a laminated film 93 is formed by sequentially laminating the silicon oxide film 90 and the silicon nitride film 92 on the interlayer insulating film 82 and the wirings 88a and 88b.
シリコン窒化膜９２上には、例えば膜厚２〜６μｍのポリイミド樹脂膜９４が形成されている。 On the silicon nitride film 92, for example, a polyimide resin film 94 having a thickness of 2 to 6 μm is formed.
ポリイミド樹脂膜９４、シリコン窒化膜９２、及びシリコン酸化膜９０には、配線（ボンディングパッド）８８ｂに達する開口部９６が形成されている。すなわち、シリコン窒化膜９２及びシリコン酸化膜９０には、配線（ボンディングパッド）８８ｂに達する開口部９６ａが形成されている。ポリイミド樹脂膜９４には、シリコン窒化膜９２及びシリコン酸化膜９０に形成された開口部９６ａを含む領域に、開口部９６ｂが形成されている。 An opening 96 reaching the wiring (bonding pad) 88b is formed in the polyimide resin film 94, the silicon nitride film 92, and the silicon oxide film 90. That is, in the silicon nitride film 92 and the silicon oxide film 90, an opening 96a reaching the wiring (bonding pad) 88b is formed. In the polyimide resin film 94, an opening 96 b is formed in a region including the opening 96 a formed in the silicon nitride film 92 and the silicon oxide film 90.
配線（ボンディングパッド）８８ｂには、開口部９６を介して、外部回路（図示せず）が電気的に接続される。 An external circuit (not shown) is electrically connected to the wiring (bonding pad) 88 b through the opening 96.
ここで、本実施形態による半導体装置におけるバリア膜６２、７８について図４乃至図６を用いて詳述する。図４は、図２（ａ）に示すエリア構成に対応する本実施形態による半導体装置の構造を示す断面図である。図５及び図６はそれぞれ本実施形態による半導体装置においてバリア膜６２、７８が形成されている範囲を示す平面図である。 The barrier films 62 and 78 in the semiconductor device according to the present embodiment will be described in detail with reference to FIGS. FIG. 4 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment corresponding to the area configuration shown in FIG. 5 and 6 are plan views showing ranges in which the barrier films 62 and 78 are formed in the semiconductor device according to the present embodiment, respectively.
図４に示すように、半導体基板１０上には、ＦｅＲＡＭセル部３０６、ロジック回路部３１０において、トランジスタ２４が形成されている。 As shown in FIG. 4, the transistor 24 is formed on the semiconductor substrate 10 in the FeRAM cell unit 306 and the logic circuit unit 310.
トランジスタ２４が形成された半導体基板１０上には、全面に、層間絶縁膜２７が形成されている。 An interlayer insulating film 27 is formed on the entire surface of the semiconductor substrate 10 on which the transistor 24 is formed.
層間絶縁膜２７上には、ＦｅＲＡＭセル部３０６において、強誘電体キャパシタ４２が形成されている。 A ferroelectric capacitor 42 is formed on the interlayer insulating film 27 in the FeRAM cell portion 306.
強誘電体キャパシタ４２が形成された層間絶縁膜２７上には、全面に、層間絶縁膜４９が形成されている。 An interlayer insulating film 49 is formed on the entire surface of the interlayer insulating film 27 on which the ferroelectric capacitor 42 is formed.
層間絶縁膜４９上には、ＦｅＲＡＭセル部３０６、ロジック回路部３１０、及びパッド部３１４において、第１金属配線層５６が形成されている。ＦｅＲＡＭセル部３０６における第１金属配線層５６は、導体プラグを介して、強誘電体キャパシタ４２の上部電極４０、下部電極３６、又はトランジスタ２４に適宜電気的に接続されている。ロジック回路部３１０における第１金属配線層５６は、導体プラグを介して、トランジスタ２４に適宜電気的に接続されている。 A first metal wiring layer 56 is formed on the interlayer insulating film 49 in the FeRAM cell unit 306, the logic circuit unit 310, and the pad unit 314. The first metal wiring layer 56 in the FeRAM cell unit 306 is appropriately electrically connected to the upper electrode 40, the lower electrode 36, or the transistor 24 of the ferroelectric capacitor 42 through a conductor plug. The first metal wiring layer 56 in the logic circuit unit 310 is appropriately electrically connected to the transistor 24 through a conductor plug.
第１金属配線層５６が形成された層間絶縁膜４９上には、全面に、層間絶縁膜６６が形成されている。 An interlayer insulating film 66 is formed on the entire surface of the interlayer insulating film 49 on which the first metal wiring layer 56 is formed.
層間絶縁膜６６を構成するバリア膜６２は、図４及び図５に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜６２は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。 As shown in FIGS. 4 and 5, the barrier film 62 constituting the interlayer insulating film 66 is formed over the FeRAM chip region 302 and the scribe part 304, and extends to the adjacent FeRAM chip region 302. Yes. That is, the barrier film 62 includes a scribe part 304, an FeRAM cell part 306, a peripheral circuit part 308 of the FeRAM, a logic circuit part 310, a peripheral circuit part 312 of the logic circuit, a pad part 314, and a scribe part / pad that is a boundary between them. It is formed across the boundary part 316, the pad part / circuit part boundary part 318, and the circuit part / circuit part boundary part 320.
層間絶縁膜６６上には、ＦｅＲＡＭセル部３０６、ロジック回路部３１０、及びパッド部３１４において、第２金属配線層７２が形成されている。第２金属配線層７２は、導体プラグを介して、適宜電気的に第１金属配線層５６に電気的に接続されている。 On the interlayer insulating film 66, the second metal wiring layer 72 is formed in the FeRAM cell portion 306, the logic circuit portion 310, and the pad portion 314. The second metal wiring layer 72 is appropriately electrically connected to the first metal wiring layer 56 through a conductor plug.
第２金属配線層７２が形成された層間絶縁膜６６上には、全面に、層間絶縁膜８２が形成されている。 An interlayer insulating film 82 is formed on the entire surface of the interlayer insulating film 66 on which the second metal wiring layer 72 is formed.
層間絶縁膜８２を構成するバリア膜７８は、図４及び図６に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜７８は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。 As shown in FIGS. 4 and 6, the barrier film 78 constituting the interlayer insulating film 82 is formed over the FeRAM chip region 302 and the scribe part 304, and is formed so as to extend to the adjacent FeRAM chip region 302. Yes. That is, the barrier film 78 includes the scribe part 304, the FeRAM cell part 306, the peripheral circuit part 308 of the FeRAM, the logic circuit part 310, the peripheral circuit part 312 of the logic circuit, the pad part 314, and the scribe part / pad that is the boundary between them. It is formed across the boundary part 316, the pad part / circuit part boundary part 318, and the circuit part / circuit part boundary part 320.
層間絶縁膜８２上には、ＦｅＲＡＭセル部３０６、ロジック回路部３１０、及びパッド部３１４において、第３金属配線層８８が形成されている。パッド部３１４における第３金属配線層８８は、ボンディングパッド８８ｂとなっている。第３金属配線層８８は、導体プラグを介して、適宜電気的に第２金属配線層７２に電気的に接続されている。 A third metal wiring layer 88 is formed on the interlayer insulating film 82 in the FeRAM cell unit 306, the logic circuit unit 310, and the pad unit 314. The third metal wiring layer 88 in the pad portion 314 is a bonding pad 88b. The third metal wiring layer 88 is appropriately electrically connected to the second metal wiring layer 72 through a conductor plug.
第３金属配線層８８が形成された層間絶縁膜８２上には、積層膜９３が形成されている。 A laminated film 93 is formed on the interlayer insulating film 82 on which the third metal wiring layer 88 is formed.
積層膜９３上には、ポリイミド樹脂膜９４が形成されている。
パッド部３１４における積層膜９３及びポリイミド樹脂膜９４には、ボンディングパッド８８ｂに達する開口部９６が形成されている。A polyimide resin film 94 is formed on the laminated film 93.
An opening 96 reaching the bonding pad 88b is formed in the laminated film 93 and the polyimide resin film 94 in the pad portion 314.
スクライブ部・パッド部間境界部３１６における層間絶縁膜２７、４９、６６、８２、９３中には、ＦｅＲＡＭチップへの湿度の影響を抑制するための耐湿リング３２２が形成されている。耐湿リング３２２は、層間絶縁膜２７、４９、６６、８２、９３中に形成された金属配線層、導体プラグと同様の金属層等により構成されている。耐湿リング３２２は、ＦｅＲＡＭチップ領域３０２における配線等と短絡しないように構成されている。 In the interlayer insulating films 27, 49, 66, 82, 93 at the scribe / pad boundary 316, a moisture-resistant ring 322 for suppressing the influence of humidity on the FeRAM chip is formed. The moisture-resistant ring 322 includes a metal wiring layer formed in the interlayer insulating films 27, 49, 66, 82, and 93, a metal layer similar to the conductor plug, and the like. The moisture-resistant ring 322 is configured not to be short-circuited with the wiring or the like in the FeRAM chip region 302.
こうして本実施形態による半導体装置が構成されている。 Thus, the semiconductor device according to the present embodiment is constituted.
本実施形態による半導体装置は、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６（配線５６ａ、５６ｂ、５６ｃ）と第２金属配線層７２（配線７２ａ、７２ｂ）との間に形成された平坦なバリア膜６２と、第２金属配線層７２（配線７２ａ、７２ｂ）と第３金属配線層８８（配線８８ａ、８８ｂ）との間に形成された平坦なバリア膜７８とを有することに主たる特徴がある。 In the semiconductor device according to the present embodiment, the first metal wiring layer 56 (wiring) formed above the ferroelectric capacitor 42 in addition to the barrier films 44, 46 and 58 as a barrier film for preventing diffusion of hydrogen and moisture. 56a, 56b, 56c) and the second metal wiring layer 72 (wirings 72a, 72b), the flat barrier film 62, the second metal wiring layer 72 (wirings 72a, 72b), and the third metal wiring. The main feature is that it has a flat barrier film 78 formed between the layer 88 (wirings 88a and 88b).
強誘電体キャパシタを有する半導体装置において、水素や水分による強誘電体キャパシタの電気的特性の劣化を防止する有効な手段として、強誘電体キャパシタの上方に、水素や水分の拡散を防止する酸化アルミニウム等よりなるバリア膜を形成することが考えられる。 In a semiconductor device having a ferroelectric capacitor, aluminum oxide that prevents diffusion of hydrogen or moisture above the ferroelectric capacitor as an effective means for preventing deterioration of the electrical characteristics of the ferroelectric capacitor due to hydrogen or moisture It is conceivable to form a barrier film made of the like.
ここで、表面に段差や傾斜が生じている層間絶縁膜等の下地上にバリア膜を形成した場合には、バリア膜の被覆性があまり良好ではないため、バリア膜において水素や水分の拡散を十分に防止し得ない。水素や水分が強誘電体キャパシタの強誘電体膜に達すると、水素や水分により強誘電体膜の強誘電性が低下或いは消失し、強誘電体キャパシタの電気的特性が劣化してしまうこととなる。 Here, when a barrier film is formed on the surface of an interlayer insulating film or the like having a step or inclination on the surface, the barrier film is not so well covered. It cannot be prevented sufficiently. When hydrogen or moisture reaches the ferroelectric film of the ferroelectric capacitor, the ferroelectricity of the ferroelectric film is reduced or eliminated by hydrogen or moisture, and the electrical characteristics of the ferroelectric capacitor are degraded. Become.
表面に段差や傾斜が生じている層間絶縁膜等の下地上にバリア膜を形成した場合の不都合な点について図７乃至図１６を用いて詳述する。 Inconvenient points when a barrier film is formed on the surface of an interlayer insulating film or the like having a step or inclination on the surface will be described in detail with reference to FIGS.
例えば特許文献１のように有機絶縁膜やＳＯＧ（Spin On Glass）膜等の塗布型絶縁膜を、配線層や強誘電体キャパシタ等による凹凸を含む表面上に形成した場合、塗布型絶縁膜の表面を十分に平坦にすることは困難である。このため、塗布型絶縁膜の表面には、段差や傾斜が生じることとなる。 For example, when a coating type insulating film such as an organic insulating film or a SOG (Spin On Glass) film is formed on a surface including irregularities due to a wiring layer, a ferroelectric capacitor, or the like as in Patent Document 1, the coating type insulating film It is difficult to make the surface sufficiently flat. For this reason, a level | step difference and an inclination will arise in the surface of a coating type insulating film.
図７は、強誘電体キャパシタを埋め込むＳＯＧ膜の断面観察の結果を示す透過型電子顕微鏡写真である。図７に示す透過型電子顕微鏡写真では、層間絶縁膜４００上に、下部電極４０２と強誘電体膜４０４と上部電極４０６とからなる強誘電体キャパシタ４０８が形成されている。強誘電体キャパシタ４０８は、ＳＯＧ膜４１０により埋め込まれている。ＳＯＧ膜４１０上には、上部電極４０６に電気的に接続された配線４１２が形成されている。 FIG. 7 is a transmission electron micrograph showing the result of cross-sectional observation of the SOG film in which the ferroelectric capacitor is embedded. In the transmission electron micrograph shown in FIG. 7, a ferroelectric capacitor 408 including a lower electrode 402, a ferroelectric film 404, and an upper electrode 406 is formed on the interlayer insulating film 400. The ferroelectric capacitor 408 is embedded with an SOG film 410. A wiring 412 electrically connected to the upper electrode 406 is formed on the SOG film 410.
図７に示す透過型電子顕微鏡写真から明らかなように、ＳＯＧ膜４１０の表面は平坦になっておらず、緩やかな段差が生じている。 As is clear from the transmission electron micrograph shown in FIG. 7, the surface of the SOG film 410 is not flat, and a gentle step is generated.
このように表面に段差や傾斜が生じている下地上に酸化アルミニウム膜等よりなるバリア膜を形成した場合、バリア膜の膜厚が不均一となる。 Thus, when a barrier film made of an aluminum oxide film or the like is formed on a base having a step or inclination on the surface, the film thickness of the barrier film becomes non-uniform.
例えば、図８は、強誘電体キャパシタによる段差上に形成された酸化アルミニウム膜の断面観察の結果を示す透過型電子顕微鏡写真である。 For example, FIG. 8 is a transmission electron micrograph showing the result of cross-sectional observation of an aluminum oxide film formed on a step by a ferroelectric capacitor.
図８に示す透過型電子顕微鏡写真から明らかなように、上部電極４０６のほぼ水平な面上には、５０ｎｍの酸化アルミニウム膜４１４がほぼ均一に形成されている。他方、上部電極４０６の側端部の傾斜面上では、図中矢印で挟まれた区間において、傾斜面に沿って下方に向かうにつれて酸化アルミニウム膜４１４の膜厚が減少している。 As apparent from the transmission electron micrograph shown in FIG. 8, the 50 nm aluminum oxide film 414 is formed almost uniformly on the substantially horizontal surface of the upper electrode 406. On the other hand, on the inclined surface at the side end portion of the upper electrode 406, the thickness of the aluminum oxide film 414 decreases as it goes downward along the inclined surface in a section sandwiched by arrows in the drawing.
上述のように、例えば特許文献１のように有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜上にバリア膜を形成した場合には、バリア膜の膜厚に厚薄が生じることとなる。このような場合、以下に述べる不都合が生じることとなる。 As described above, when a barrier film is formed on a coating type insulating film such as an organic insulating film or an SOG film as described in Patent Document 1, for example, the thickness of the barrier film is reduced. In such a case, the following inconvenience occurs.
図９及び図１０は、塗布型絶縁膜上にバリア膜を形成した場合の不都合を説明する工程断面図である。 9 and 10 are process cross-sectional views for explaining inconveniences when a barrier film is formed on a coating type insulating film.
まず、層間絶縁膜４００上に、下部電極４０２と強誘電体膜４０４と上部電極４０６とからなる強誘電体キャパシタ４０８を形成する（図９（ａ）参照）。 First, a ferroelectric capacitor 408 including a lower electrode 402, a ferroelectric film 404, and an upper electrode 406 is formed on the interlayer insulating film 400 (see FIG. 9A).
次いで、強誘電体キャパシタ４０８が形成された層間絶縁膜４００上に、有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜よりなる層間絶縁膜４１６を形成する（図９（ｂ）参照）。層間絶縁膜４１６の表面は十分に平坦にならず、層間絶縁膜４１６の表面には段差や傾斜が生じる。 Next, an interlayer insulating film 416 made of a coating type insulating film such as an organic insulating film or an SOG film is formed on the interlayer insulating film 400 on which the ferroelectric capacitor 408 is formed (see FIG. 9B). The surface of the interlayer insulating film 416 is not sufficiently flat, and a step or an inclination occurs on the surface of the interlayer insulating film 416.
次いで、層間絶縁膜４１６上に、酸化アルミニウム膜や酸化チタン膜等よりなるバリア膜４１８を形成する（図９（ｃ）参照）。バリア膜４１８は、ＭＯＣＶＤ法以外の方法により形成すると、層間絶縁膜４１６の水平面と比較して、層間絶縁膜４１６の傾斜面において膜厚が薄くなる。 Next, a barrier film 418 made of an aluminum oxide film, a titanium oxide film, or the like is formed over the interlayer insulating film 416 (see FIG. 9C). When the barrier film 418 is formed by a method other than the MOCVD method, the thickness of the barrier film 418 is reduced on the inclined surface of the interlayer insulating film 416 as compared to the horizontal plane of the interlayer insulating film 416.
次いで、フォトリソグラフィーにより、上部電極４０６、下部電極４０２に達するコンタクトホールの形成予定領域を露出し、他の領域を覆うフォトレジスト膜４２０を形成する（図９（ｄ）参照）。 Next, a photoresist film 420 that exposes a region where a contact hole is to be formed and reaches the upper electrode 406 and the lower electrode 402 and covers the other region is formed by photolithography (see FIG. 9D).
次いで、フォトレジスト膜４２０をマスクとして、バリア膜４１８及び層間絶縁膜４１６をエッチングする。こうして、バリア膜４１８及び層間絶縁膜４１６に、上部電極４０６に達するコンタクトホール４２２ａ、及び下部電極４０２に達するコンタクトホール４２２ｂをそれぞれ形成する（図１０（ａ）参照）。 Next, the barrier film 418 and the interlayer insulating film 416 are etched using the photoresist film 420 as a mask. Thus, a contact hole 422a reaching the upper electrode 406 and a contact hole 422b reaching the lower electrode 402 are formed in the barrier film 418 and the interlayer insulating film 416, respectively (see FIG. 10A).
次いで、全面に、配線を形成するための金属膜４２４を形成する（図１０（ｂ）参照）。 Next, a metal film 424 for forming a wiring is formed on the entire surface (see FIG. 10B).
次いで、フォトリソグラフィーにより、上部電極４０６、下部電極４０２に接続される配線の形成予定領域を覆い、他の領域を露出するフォトレジスト膜４２６を形成する（図１０（ｃ）参照）。 Next, a photoresist film 426 is formed by photolithography so as to cover regions where wirings to be connected to the upper electrode 406 and the lower electrode 402 are to be formed and to expose other regions (see FIG. 10C).
次いで、フォトレジスト膜４２６をマスクとして、金属膜４２４をエッチングする。こうして、金属膜４２４よりなり、上部電極４０６に接続された配線４２８ａ、及び金属膜４２４よりなり、下部電極４０２に接続された配線４２８ｂが形成される（図１０（ｄ）参照）。 Next, the metal film 424 is etched using the photoresist film 426 as a mask. Thus, a wiring 428a made of the metal film 424 and connected to the upper electrode 406 and a wiring 428b made of the metal film 424 and connected to the lower electrode 402 are formed (see FIG. 10D).
配線４２８ａ、４２８ｂを形成するために金属膜４２４をエッチングする際には、バリア膜４１８は、エッチングのストッパ膜としても利用される。このため、バリア膜４１８もエッチングされ、膜厚が減少する。このとき、下地の段差や傾斜によりバリア膜４１８の膜厚に厚薄が生じていると、膜厚の薄い部分では、エッチングにより著しく膜厚が減少し、更にはバリア膜４１８が除去されてしまう場合がある。この結果、バリア膜４１８が、水素及び水分の拡散を防止する機能を十分に発揮することができないこととなる。 When the metal film 424 is etched to form the wirings 428a and 428b, the barrier film 418 is also used as an etching stopper film. For this reason, the barrier film 418 is also etched and the film thickness is reduced. At this time, if the thickness of the barrier film 418 is thin due to the step or inclination of the base, the thickness is significantly reduced by etching in the thin portion, and the barrier film 418 is further removed. There is. As a result, the barrier film 418 cannot sufficiently exhibit the function of preventing the diffusion of hydrogen and moisture.
例えば、バリア膜の膜厚を１００ｎｍに設定した場合、水平面上ではエッチングにより５０ｎｍの膜厚分だけ除去されバリア膜の膜厚が５０ｎｍに減少するのに対し、傾斜面上ではエッチングによりバリア膜が除去された欠損が生じる。また、バリア膜の膜厚を２００ｎｍに設定した場合、水平面上ではエッチングにより５０ｎｍの膜厚分だけ除去されバリア膜の膜厚が１５０ｎｍに減少するのに対し、傾斜面上ではエッチングにより膜厚が０〜５０ｎｍに減少し、バリア膜が除去された欠損が一部に生じる。 For example, when the thickness of the barrier film is set to 100 nm, the thickness of the barrier film is reduced by 50 nm by etching on the horizontal plane and the thickness of the barrier film is reduced to 50 nm. Removed defects occur. Further, when the thickness of the barrier film is set to 200 nm, the thickness of the barrier film is reduced by 150 nm by etching on the horizontal plane and the thickness of the barrier film is reduced to 150 nm. The defect is reduced to 0 to 50 nm, and a defect in which the barrier film is removed partially occurs.
また、上述した不都合に加えて、例えば特許文献１のように有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜上にバリア膜を形成した場合には、以下に述べる不都合も生じることとなる。 In addition to the above-mentioned inconveniences, when a barrier film is formed on a coating type insulating film such as an organic insulating film or an SOG film as in Patent Document 1, for example, the following inconveniences also occur.
図１１乃至図１４は、塗布型絶縁膜上にバリア膜を形成した場合の他の不都合を説明する工程断面図である。図１１及び図１２は膜厚５０ｎｍのバリア膜を形成した場合を示し、図１３及び図１４は膜厚１００ｎｍのバリア膜を形成した場合を示している。 11 to 14 are process cross-sectional views for explaining another inconvenience when a barrier film is formed on a coating type insulating film. 11 and 12 show the case where a barrier film having a thickness of 50 nm is formed, and FIGS. 13 and 14 show the case where a barrier film having a thickness of 100 nm is formed.
まず、膜厚５０ｎｍのバリア膜を形成した場合について図１１及び図１２を用いて説明する。 First, the case where a barrier film having a thickness of 50 nm is formed will be described with reference to FIGS.
まず、導体プラグ４３０が埋め込まれた層間絶縁膜４３２上に、配線４３４を形成する（図１１（ａ）参照）。 First, the wiring 434 is formed on the interlayer insulating film 432 in which the conductor plug 430 is embedded (see FIG. 11A).
次いで、配線４３４が形成された層間絶縁膜４３２上に、有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜よりなる層間絶縁膜４３６を形成する（図１１（ｂ）参照）。層間絶縁膜４３６の表面は十分に平坦にならず、層間絶縁膜４３６の表面には段差や傾斜が生じる。 Next, an interlayer insulating film 436 made of a coating type insulating film such as an organic insulating film or an SOG film is formed on the interlayer insulating film 432 where the wiring 434 is formed (see FIG. 11B). The surface of the interlayer insulating film 436 is not sufficiently flat, and a step or an inclination occurs on the surface of the interlayer insulating film 436.
次いで、層間絶縁膜４３６上に、膜厚５０ｎｍのバリア膜４３８を形成する（図１１（ｃ）参照）。 Next, a barrier film 438 having a thickness of 50 nm is formed over the interlayer insulating film 436 (see FIG. 11C).
次いで、バリア膜４３８上に、層間絶縁膜４４０を形成する（図１１（ｄ）参照）。 Next, an interlayer insulating film 440 is formed over the barrier film 438 (see FIG. 11D).
図１２は、図１１（ｃ）に示すバリア膜４３８を拡大して示した断面図である。図示するように、層間絶縁膜４３６の水平面Ｈ上では、バリア膜４３８の膜厚は５０ｎｍとなっている。他方、層間絶縁膜４３６の傾斜面Ｓにおいては、バリア膜４３８の膜厚は実際には２０ｎｍ以下となってしまっている。このように、膜厚５０ｎｍのバリア膜４３８を形成した場合には、被覆性が良好でなくバリア膜４３８の膜厚が部分的に薄くなってしまう。このため、バリア膜４３８は、水素及び水分の拡散を防止する機能を十分に発揮することができないこととなる。 FIG. 12 is an enlarged cross-sectional view of the barrier film 438 shown in FIG. As shown in the drawing, on the horizontal plane H of the interlayer insulating film 436, the thickness of the barrier film 438 is 50 nm. On the other hand, on the inclined surface S of the interlayer insulating film 436, the film thickness of the barrier film 438 is actually 20 nm or less. Thus, when the barrier film 438 having a thickness of 50 nm is formed, the coverage is not good and the thickness of the barrier film 438 is partially reduced. For this reason, the barrier film 438 cannot sufficiently exhibit the function of preventing the diffusion of hydrogen and moisture.
次に、膜厚１００ｎｍのバリア膜を形成した場合について図１３及び図１４を用いて説明する。 Next, a case where a barrier film having a thickness of 100 nm is formed will be described with reference to FIGS.
まず、導体プラグ４３０が埋め込まれた層間絶縁膜４３２上に、配線４３４を形成する（図１３（ａ）参照）。 First, the wiring 434 is formed on the interlayer insulating film 432 in which the conductor plug 430 is embedded (see FIG. 13A).
次いで、配線４３４が形成された層間絶縁膜４３２上に、有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜よりなる層間絶縁膜４３６を形成する（図１３（ｂ）参照）。層間絶縁膜４３６の表面は十分に平坦にならず、層間絶縁膜４３６の表面には段差や傾斜が生じる。 Next, an interlayer insulating film 436 made of a coating type insulating film such as an organic insulating film or an SOG film is formed on the interlayer insulating film 432 on which the wiring 434 is formed (see FIG. 13B). The surface of the interlayer insulating film 436 is not sufficiently flat, and a step or an inclination occurs on the surface of the interlayer insulating film 436.
次いで、層間絶縁膜４３６上に、膜厚１００ｎｍのバリア膜４３８を形成する（図１３（ｃ）参照）。 Next, a barrier film 438 having a thickness of 100 nm is formed over the interlayer insulating film 436 (see FIG. 13C).
次いで、バリア膜４３８上に、層間絶縁膜４４０を形成する（図１３（ｄ）参照）。 Next, an interlayer insulating film 440 is formed over the barrier film 438 (see FIG. 13D).
図１４は、図１３（ｃ）に示すバリア膜４３８を拡大して示した断面図である。図示するように、層間絶縁膜４３６の水平面Ｈ上では、バリア膜４３８の膜厚は１００ｎｍとなっている。他方、層間絶縁膜４３６の傾斜面Ｓの大部分においては、バリア膜４３８の膜厚は実際には２０〜５０ｎｍとなっている。しかし、傾斜面Ｓのうち最も急峻な部分においては、バリア膜４３８の膜厚は、２０ｎｍ以下となっている。 FIG. 14 is an enlarged cross-sectional view of the barrier film 438 shown in FIG. As shown in the figure, on the horizontal plane H of the interlayer insulating film 436, the thickness of the barrier film 438 is 100 nm. On the other hand, over most of the inclined surface S of the interlayer insulating film 436, the film thickness of the barrier film 438 is actually 20 to 50 nm. However, in the steepest portion of the inclined surface S, the thickness of the barrier film 438 is 20 nm or less.
このように、膜厚１００ｎｍのバリア膜４３８を形成した場合には、膜厚５０ｎｍの場合と比較して被覆性が良好なものとなる。しかし、バリア膜４３８の膜厚が２０ｎｍ以下と膜厚が薄くなってしまう部分が依然として存在している。このため、バリア膜４３８は、水素及び水分の拡散を防止する機能を十分に発揮することができないこととなる。 As described above, when the barrier film 438 having a film thickness of 100 nm is formed, the coverage is better than that in the case of the film thickness being 50 nm. However, there is still a portion where the thickness of the barrier film 438 is as thin as 20 nm or less. For this reason, the barrier film 438 cannot sufficiently exhibit the function of preventing the diffusion of hydrogen and moisture.
上述のようにバリア膜の膜厚を１００ｎｍに設定した場合、水平面上での膜厚は１００ｎｍとなるのに対し、傾斜面上ではバリア膜が形成されない欠損が一部に生じる。また、バリア膜の膜厚を２００ｎｍに設定した場合、水平面上での膜厚は２００ｎｍとなるのに対し、傾斜面上では膜厚が５０〜１００ｎｍとなる。 As described above, when the film thickness of the barrier film is set to 100 nm, the film thickness on the horizontal plane is 100 nm, whereas a defect in which the barrier film is not formed on the inclined surface partially occurs. When the thickness of the barrier film is set to 200 nm, the film thickness on the horizontal plane is 200 nm, whereas the film thickness is 50 to 100 nm on the inclined surface.
表面に緩やかな段差が存在する下地上にバリア膜を形成した場合と表面が平坦な下地上にバリア膜を形成した場合との比較結果について図１５を用いて説明する。図１５は、昇温離脱分析法（Thermal Desorption Spectroscopy、ＴＤＳ）によるバリア膜の評価結果を示すグラフである。図１５において、横軸は基板温度を示しており、縦軸は試料からの水素イオンの析出量を示している。なお、図１５（ａ）の縦軸の桁と図１５（ｂ）の縦軸の桁との違いは、ＴＤＳによる解析を行った試料の面積の広狭によるものである。 A comparison result between the case where the barrier film is formed on the base having a gentle step on the surface and the case where the barrier film is formed on the base having a flat surface will be described with reference to FIG. FIG. 15 is a graph showing the evaluation results of the barrier film by thermal desorption spectroscopy (TDS). In FIG. 15, the horizontal axis represents the substrate temperature, and the vertical axis represents the amount of hydrogen ions deposited from the sample. Note that the difference between the vertical axis in FIG. 15A and the vertical axis in FIG. 15B is due to the size of the area of the sample analyzed by TDS.
図１５（ａ）は、表面に緩やかな段差が存在している下地上にバリア膜を形成した場合を示している。試料としては、シリコン基板上に、塗布法によりＳＯＧ膜により形成し、その後、スパッタ法により全面にバリア膜として酸化アルミニウム膜を形成したものを用いた。図１５（ａ）において、●印は、酸化アルミニウム膜を形成しない場合を示している。△印は、酸化アルミニウム膜の膜厚が２０ｎｍの場合を示している。□印は、酸化アルミニウム膜の膜厚が５０ｎｍの場合を示している。◇印は、酸化アルミニウム膜の膜厚が１００ｎｍの場合を示している。 FIG. 15A shows a case where a barrier film is formed on a base having a gentle step on the surface. As a sample, an SOG film was formed on a silicon substrate by a coating method, and then an aluminum oxide film was formed as a barrier film on the entire surface by a sputtering method. In FIG. 15A, the mark ● indicates the case where an aluminum oxide film is not formed. The Δ mark indicates the case where the thickness of the aluminum oxide film is 20 nm. A square indicates a case where the thickness of the aluminum oxide film is 50 nm. The symbol ◇ indicates the case where the thickness of the aluminum oxide film is 100 nm.
図１５（ｂ）は、本実施形態による半導体装置におけるバリア膜６２、７８のように、表面が平坦な下地上にバリア膜を形成した場合を示している。試料としては、シリコン基板上に、プラズマＴＥＯＳＣＶＤ法によりシリコン酸化膜を形成し、その後、スパッタ法により全面にバリア膜として酸化アルミニウム膜を形成したものを用いた。図１５（ｂ）において、●印は、酸化アルミニウム膜を形成しない場合を示している。△印は、酸化アルミニウム膜の膜厚が１０ｎｍの場合を示している。□印は、酸化アルミニウム膜の膜厚が２０ｎｍの場合を示している。◇印は、酸化アルミニウム膜の膜厚が５０ｎｍの場合を示している。○印は、シリコン基板のみの場合を示している。 FIG. 15B shows a case where a barrier film is formed on a base having a flat surface, like the barrier films 62 and 78 in the semiconductor device according to the present embodiment. The sample used was a silicon oxide film formed on a silicon substrate by plasma TEOSCVD, and then an aluminum oxide film was formed as a barrier film on the entire surface by sputtering. In FIG. 15B, the mark ● indicates the case where the aluminum oxide film is not formed. The Δ mark indicates the case where the thickness of the aluminum oxide film is 10 nm. A square indicates a case where the thickness of the aluminum oxide film is 20 nm. The symbol ◇ indicates the case where the thickness of the aluminum oxide film is 50 nm. A circle indicates a case of only a silicon substrate.
図１５（ａ）から明らかなように、表面に緩やかな段差が存在する下地上にバリア膜を形成した場合には、水素に対する十分なバリア性を得ることができず、水素が拡散するのをバリア膜により十分に防止することができないことが分かる。 As is clear from FIG. 15A, when a barrier film is formed on a base having a gentle step on the surface, a sufficient barrier property against hydrogen cannot be obtained and hydrogen diffuses. It can be seen that the barrier film cannot be sufficiently prevented.
これに対し、図１５（ｂ）から明らかなように、表面が平坦な下地上にバリア膜を形成した場合における水素イオンの析出量は、膜厚１０ｎｍ、２０ｎｍ、５０ｎｍのいずれの場合も、バリア膜を形成しない場合における水素イオンの析出量に比べて著しく少なくなっていることが分かる。このことから、本実施形態による半導体装置のように表面が平坦な下地上にバリア膜を形成した場合には、水素に対する十分なバリア性を得ることができ、水素が拡散するのをバリア膜により確実に防止することができるといえる。 On the other hand, as is clear from FIG. 15B, the amount of hydrogen ions deposited when the barrier film is formed on the base having a flat surface is the barrier in any of the film thicknesses of 10 nm, 20 nm, and 50 nm. It can be seen that the amount of precipitation of hydrogen ions in the case where no film is formed is significantly smaller. From this, when the barrier film is formed on the base having a flat surface as in the semiconductor device according to the present embodiment, a sufficient barrier property against hydrogen can be obtained, and the barrier film prevents hydrogen from diffusing. It can be said that it can be surely prevented.
なお、水分に対するバリア性は、基本的に水素に対するバリア性と連動しており、水素に対するバリア性が得ることができない場合には、水分に対するバリア性もまた得ることはできない。図示しないが、水分に対するバリア性に関して行ったＴＤＳによる評価結果についても、上述した水素に対するバリア性に関する評価結果と同様の結果が得られている。なお、物質の大きさという観点からは、水よりも水素がより小さな物質であるため、水素及び水の両者に対して十分なバリア性を得るためには、十分に平坦な下地上にバリア膜を形成する必要があるといえる。 The barrier property against moisture is basically linked to the barrier property against hydrogen, and when the barrier property against hydrogen cannot be obtained, the barrier property against moisture cannot be obtained. Although not shown, the evaluation result by TDS performed on the barrier property against moisture is similar to the above-described evaluation result regarding the barrier property against hydrogen. From the viewpoint of the size of the substance, since hydrogen is a substance smaller than water, in order to obtain sufficient barrier properties against both hydrogen and water, a barrier film is formed on a sufficiently flat base. It is necessary to form.
表面に段差や傾斜が生じている下地上にバリア膜を形成した場合において、水素及び水素に対する十分なバリア性を得るためには、バリア膜を比較的厚い膜厚で形成することが考えられる。しかしながら、バリア膜を例えば膜厚１００ｎｍ以上のように比較的厚く形成すると、コンタクトホールを形成するためのエッチングが困難になるという不都合が生じる。以下、バリア膜を比較的厚く形成した場合における不都合について図１６を用いて説明する。 In the case where a barrier film is formed on a base having a step or inclination on the surface, in order to obtain a sufficient barrier property against hydrogen and hydrogen, it is conceivable to form the barrier film with a relatively thick film thickness. However, when the barrier film is formed to be relatively thick, for example, having a film thickness of 100 nm or more, there is a disadvantage that etching for forming the contact hole becomes difficult. Hereinafter, inconvenience when the barrier film is formed to be relatively thick will be described with reference to FIG.
図１６（ａ）に示すように、強誘電体キャパシタ４０８の上部電極４０６とＡｌ配線４４２とを接続する導体プラグ４４４を形成する場合において、上部電極４０６とＡｌ配線４４２との間の層間絶縁膜中に、バリア膜を形成する。このとき、バリア膜の膜厚が比較的厚いと、導体プラグ４４４が埋め込まれるコンタクトホール４４６を形成するためのエッチングの際に、コンタクトホール４４６の底部の幅が狭くなってしまい、コンタクト抵抗が上昇し、或いはコンタクト不良が発生する。 As shown in FIG. 16A, when forming the conductor plug 444 that connects the upper electrode 406 of the ferroelectric capacitor 408 and the Al wiring 442, an interlayer insulating film between the upper electrode 406 and the Al wiring 442 is formed. A barrier film is formed therein. At this time, if the thickness of the barrier film is relatively large, the width of the bottom of the contact hole 446 becomes narrow during etching to form the contact hole 446 in which the conductor plug 444 is embedded, and the contact resistance increases. Or contact failure occurs.
図１６（ｂ）は導体プラグ４４４が埋め込まれたコンタクトホール４４６を示す断面図である。Ａｌ配線４４２側となるコンタクトホール４４６上部の幅をＷｔとし上部電極４０６が露出するコンタクトホール４４６底部の幅Ｗｂとし、両者の差Ｗｔ−Ｗｂをエッチシフトと定義する。バリア膜として膜厚１００ｎｍの酸化アルミニウム膜を形成した場合、エッチシフトは１５０ｎｍとなり、コンタクト抵抗は上昇した。また、バリア膜として膜厚２００ｎｍの酸化アルミニウム膜を形成した場合、エッチシフトは３００ｎｍ以上となり、コンタクト不良が発生した。FIG. 16B is a cross-sectional view showing the contact hole 446 in which the conductor plug 444 is embedded. A contact hole 446 top width as the Al wiring 442 side and the width W b of the contact hole 446 bottom the upper electrode 406 to expose the W t, defines the difference between W t -W b of both the etch shift. When an aluminum oxide film having a thickness of 100 nm was formed as the barrier film, the etch shift was 150 nm, and the contact resistance increased. Further, when an aluminum oxide film having a thickness of 200 nm was formed as the barrier film, the etch shift was 300 nm or more, and a contact failure occurred.
以上、詳述したように、例えば特許文献１のように有機絶縁膜やＳＯＧ膜等の塗布型絶縁膜上にバリア膜を形成した場合、すなわち表面に段差や傾斜が生じている下地上にバリア膜を形成した場合には、バリア膜の膜厚を比較的薄くしても比較的厚くしても、異なった不都合が生じてしまっていた。 As described above, when a barrier film is formed on a coating type insulating film such as an organic insulating film or an SOG film as described in Patent Document 1, for example, a barrier is formed on a base on which a step or an inclination is generated on the surface. When the film is formed, different inconveniences occur regardless of whether the barrier film is relatively thin or thick.
さらに、ＳＯＧ膜は、一般的に、膜応力は小さいものの、膜中の残留水分が非常に多いことが知られている。このため、層間絶縁膜としてＳＯＧ膜を用いた場合において、後工程において２５０℃以上の熱が加わると、ＳＯＧ膜中の水分が強誘電体キャパシタまで到達し、強誘電体キャパシタの特性が劣化してしまうと考えられる。 Further, it is known that the SOG film generally has a very large residual moisture in the film although the film stress is small. For this reason, when an SOG film is used as an interlayer insulating film, if heat of 250 ° C. or higher is applied in the subsequent process, moisture in the SOG film reaches the ferroelectric capacitor, and the characteristics of the ferroelectric capacitor deteriorate. It is thought that.
このような表面に段差や傾斜が生じている下地上に形成されたバリア膜に対して、本実施形態による半導体装置における平坦化された絶縁膜上に形成された平坦なバリア膜は被覆性が極めて良好である。したがって、このような平坦なバリア膜により水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタの強誘電体膜に達するのを防止することができる。 The flat barrier film formed on the planarized insulating film in the semiconductor device according to the present embodiment has a covering property as opposed to the barrier film formed on the base having a step or inclination on the surface. Very good. Therefore, hydrogen and moisture can be reliably barriered by such a flat barrier film, and hydrogen and moisture can be prevented from reaching the ferroelectric film of the ferroelectric capacitor.
しかしながら、強誘電体キャパシタの上方に、単に１層の平坦なバリア膜を形成した場合には、ＰＴＨＳ試験において不良が発生する等、過酷な環境下において水素に対する耐性や耐湿性を充分に確保することができないことがあった。これは、平坦なバリア膜の下地層となる層間絶縁膜をＣＭＰ法等により平坦化する際に層間絶縁膜の表面に生じたマイクロ・スクラッチによる段差が影響していると考えられる。すなわち、層間絶縁膜の表面に生じたマイクロ・スクラッチによる段差のために平坦なバリア膜においても被覆性があまり良好でない欠陥部分が生じており、このような欠陥部分が、平坦なバリア膜によっても水素に対する耐性や耐湿性を充分に確保することができない場合がある原因の一つとなっていると考えられる。実際には、マイクロ・スクラッチによる段差を考慮して、ＣＭＰ法等による下地層の平坦化後に、例えば膜厚１００ｎｍのシリコン酸化膜を形成しているが、このような手法を用いても、マイクロ・スクラッチによる影響を完全に回避することはできていなかった。 However, when a single flat barrier film is formed above the ferroelectric capacitor, sufficient resistance to hydrogen and moisture resistance are ensured in a harsh environment, such as failure in the PTHS test. There was something I couldn't do. This is considered to be caused by a step caused by micro-scratches generated on the surface of the interlayer insulating film when the interlayer insulating film serving as the underlying layer of the flat barrier film is planarized by CMP or the like. That is, due to a step due to micro scratches generated on the surface of the interlayer insulating film, a defective portion with poor coverage is generated even in a flat barrier film, and such a defective portion is also caused by a flat barrier film. This is considered to be one of the causes that the sufficient resistance to hydrogen and moisture resistance may not be ensured. Actually, a silicon oxide film having a film thickness of 100 nm, for example, is formed after planarization of the underlayer by CMP or the like in consideration of a step due to micro scratches.・ The effects of scratches could not be completely avoided.
図１７は、強誘電体キャパシタを有する半導体装置において形成された平坦なバリア膜に生じる欠陥部分を示す断面図である。なお、図１７に示す半導体装置では、本実施形態による半導体装置とは異なり、平坦なバリア膜として１層のバリア膜７８のみが形成されており、バリア膜６２は形成されていない。 FIG. 17 is a cross-sectional view showing a defect portion generated in a flat barrier film formed in a semiconductor device having a ferroelectric capacitor. In the semiconductor device shown in FIG. 17, unlike the semiconductor device according to the present embodiment, only one barrier film 78 is formed as a flat barrier film, and the barrier film 62 is not formed.
図１７に示すように、平坦なバリア膜７８においても、その下層の絶縁膜の表面に生じているマイクロ・スクラッチによる段差等により、被覆性のあまり良好でない欠陥部分１１０が生じていると考えられる。 As shown in FIG. 17, even in the flat barrier film 78, it is considered that a defective portion 110 having a poor coverage is generated due to a step due to micro scratches generated on the surface of the underlying insulating film. .
したがって、半導体装置がおかれる環境下によっては、平坦なバリア膜７８の欠陥部分１１０を介して半導体装置の内部に水素や水分が侵入してしまうと考えられる。 Therefore, depending on the environment in which the semiconductor device is placed, hydrogen and moisture may enter the semiconductor device through the defective portion 110 of the flat barrier film 78.
さらに、図１７に示す半導体装置のように、単に１層の平坦なバリア膜が形成されているのみでは、欠陥部分１１０を介して半導体装置の内部に侵入した水素や水分が強誘電体キャパシタ４２に達するのを充分に防止することが困難となる。この結果、平坦なバリア膜が強誘電体キャパシタの上方に形成されている場合であっても、単に１層の平坦なバリア膜が形成されているのみでは、強誘電体キャパシタの電気的特性が劣化してしまうことがあると考えられる。 Furthermore, as in the semiconductor device shown in FIG. 17, when only a single flat barrier film is formed, hydrogen and moisture that have entered the semiconductor device through the defective portion 110 are caused by the ferroelectric capacitor 42. It is difficult to sufficiently prevent reaching this value. As a result, even when a flat barrier film is formed above the ferroelectric capacitor, the electrical characteristics of the ferroelectric capacitor are not improved by merely forming a single flat barrier film. It is thought that it may deteriorate.
これに対し、本実施形態による半導体装置では、２層の平坦なバリア膜、すなわち、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６と第２金属配線層７２との間に形成された平坦なバリア膜６２と、第２金属配線層７２と第３金属配線層８８との間に形成された平坦なバリア膜７８とが形成されている。 On the other hand, in the semiconductor device according to the present embodiment, two flat barrier films, that is, between the first metal wiring layer 56 and the second metal wiring layer 72 formed above the ferroelectric capacitor 42. A formed flat barrier film 62 and a flat barrier film 78 formed between the second metal wiring layer 72 and the third metal wiring layer 88 are formed.
本実施形態による半導体装置においても、図１８及び図１９に示すように、２層の平坦なバリア膜６２、７８に、被覆性があまり良好でない欠陥部分１１０が生じている場合が想定される。なお、図１８は本実施形態による半導体装置の構造を示す断面図であり、図１９（ｂ）は図１９（ａ）に示すパッド部３１４を含む領域を拡大して示した平面図である。図１８及び図１９（ｂ）において、２層の平坦なバリア膜６２、７８に生じている欠陥部分１１０を概略的に示している。 Also in the semiconductor device according to the present embodiment, as shown in FIGS. 18 and 19, it is assumed that a defective portion 110 with poor coverage is generated in the two flat barrier films 62 and 78. FIG. 18 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment. FIG. 19B is an enlarged plan view showing a region including the pad portion 314 shown in FIG. FIG. 18 and FIG. 19B schematically show the defective portion 110 generated in the two flat barrier films 62 and 78.
しかし、図１８に示すように、平坦なバリア膜６２、７８において、互いにほぼ同じ平面位置に欠陥部分１１０が生じる確率は極めて小さいといえる。したがって、本実施形態による半導体装置では、上層に位置する平坦なバリア膜７８に生じている欠陥部分１１０を介して水素や水分が半導体装置の内部に侵入したとしても、下層に位置する平坦なバリア膜６２により、侵入した水素や水分が強誘電体キャパシタ４２に達するのを確実に遮断することができる。 However, as shown in FIG. 18, in the flat barrier films 62 and 78, it can be said that the probability that the defective portion 110 is generated at substantially the same plane position is very small. Therefore, in the semiconductor device according to the present embodiment, even if hydrogen or moisture enters the inside of the semiconductor device through the defective portion 110 generated in the flat barrier film 78 located in the upper layer, the flat barrier located in the lower layer is used. The film 62 can reliably block the invading hydrogen and moisture from reaching the ferroelectric capacitor 42.
また、詳細なメカニズムは不明であるが、２層のバリア膜６２、７８が形成されていることにより、２層のバリア膜６２、７８の間に、層間絶縁膜中に存在する残留水素が封止され、強誘電体キャパシタ４２上の残留水素が強誘電体キャパシタ４２に達するのが防止されると考えられる。このような他の要因によっても、強誘電体キャパシタ４２の電気的特性の劣化が防止され、ＰＴＨＳ特性を向上することができると考えられる。 Although the detailed mechanism is unknown, since the two barrier films 62 and 78 are formed, residual hydrogen existing in the interlayer insulating film is sealed between the two barrier films 62 and 78. It is considered that the residual hydrogen on the ferroelectric capacitor 42 is prevented from reaching the ferroelectric capacitor 42. Such other factors are also considered to prevent the deterioration of the electrical characteristics of the ferroelectric capacitor 42 and improve the PTHS characteristics.
すなわち、図２０に示すように、平坦なバリア膜として１層のバリア膜７８のみが形成されており、バリア膜６２は形成されていない場合においては、強誘電体キャパシタ４２上の残留水素が容易に強誘電体キャパシタ４２に達することができる。したがって、この場合には、強誘電体キャパシタ４２の電気的特性の劣化を十分に防止することは困難であると考えられる。 That is, as shown in FIG. 20, when only one barrier film 78 is formed as a flat barrier film and the barrier film 62 is not formed, the residual hydrogen on the ferroelectric capacitor 42 is easy. The ferroelectric capacitor 42 can be reached. Therefore, in this case, it is considered difficult to sufficiently prevent the deterioration of the electrical characteristics of the ferroelectric capacitor 42.
他方、図２１に示す本実施形態による半導体装置のように、２層のバリア膜６２、７８が形成されている場合、層間絶縁膜中の残留水素は、２層のバリア膜６２、７８の間に封止されることとなる。このため、強誘電体キャパシタ４２上の残留水素が強誘電体キャパシタ４２に達するのが防止される。この結果、強誘電体キャパシタ４２の電気的特性の劣化が防止され、ＰＴＨＳ特性を向上することができると考えられる。 On the other hand, when the two-layer barrier films 62 and 78 are formed as in the semiconductor device according to the present embodiment shown in FIG. 21, the residual hydrogen in the interlayer insulating film is between the two-layer barrier films 62 and 78. It will be sealed. For this reason, the residual hydrogen on the ferroelectric capacitor 42 is prevented from reaching the ferroelectric capacitor 42. As a result, it is considered that the electrical characteristics of the ferroelectric capacitor 42 are prevented from being deteriorated and the PTHS characteristics can be improved.
また、本実施形態による半導体装置は、バリア膜６２、７８が、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されていることにも主たる特徴がある。 In the semiconductor device according to the present embodiment, the barrier films 62 and 78 are formed over the FeRAM chip region 302 and the scribe part 304 and are also formed over the adjacent FeRAM chip region 302. There are features.
これに対して、例えば特許文献７に記載された半導体装置においては、ＦｅＲＡＭセル部にのみ水素バリア層が形成されているだけである。このため、特許文献７に記載された半導体装置では、ＦｅＲＡＭセル部の上方或いは側方から水素及び水分がＦｅＲＡＭセル部に侵入し、強誘電体キャパシタに達するのを防止することは困難であると考えられる。このため、例えば高湿度の環境下に長時間放置すると、強誘電体キャパシタの特性は劣化してしまうと考えられる。 On the other hand, for example, in the semiconductor device described in Patent Document 7, the hydrogen barrier layer is formed only in the FeRAM cell portion. For this reason, in the semiconductor device described in Patent Document 7, it is difficult to prevent hydrogen and moisture from entering the FeRAM cell part from above or from the side of the FeRAM cell part and reaching the ferroelectric capacitor. Conceivable. For this reason, for example, it is considered that the characteristics of the ferroelectric capacitor deteriorate when left in a high humidity environment for a long time.
本実施形態による半導体装置では、バリア膜６２、７８が、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されているため、ＦｅＲＡＭセル部３０６の上方或いは側方から水素及び水分がＦｅＲＡＭセル部３０６に侵入するのを確実に防止することができる。したがって、例えば高湿度の環境下における長時間放置による強誘電体キャパシタ４２の電気的特性の劣化も確実に防止することができる。 In the semiconductor device according to the present embodiment, the barrier films 62 and 78 are formed over the FeRAM chip region 302 and the scribe portion 304 and are formed so as to extend to the adjacent FeRAM chip region 302. It is possible to reliably prevent hydrogen and moisture from entering the FeRAM cell unit 306 from above or from the side. Therefore, for example, it is possible to reliably prevent the deterioration of the electrical characteristics of the ferroelectric capacitor 42 due to being left for a long time in a high humidity environment.
また、本実施形態による半導体装置では、バリア膜６２、７８の被覆性を確保するためにバリア膜６２、７８を比較的厚く形成する必要がなく、バリア膜６２、７８を比較的薄く形成することができる。したがって、バリア膜６２、７８を含む層間絶縁膜６６、８２にコンタクトホールを形成する際に、ＦｅＲＡＭチップ領域３０６における各部において、エッチシフトを７０ｎｍ以下に抑制することができる。これにより、コンタクト抵抗の上昇を抑制することができる。また、微細なコンタクトホールを確実に形成することを可能とし、半導体装置の微細化に寄与することができる。 In the semiconductor device according to the present embodiment, it is not necessary to form the barrier films 62 and 78 relatively thick in order to ensure the covering properties of the barrier films 62 and 78, and the barrier films 62 and 78 are formed relatively thin. Can do. Therefore, when contact holes are formed in the interlayer insulating films 66 and 82 including the barrier films 62 and 78, the etch shift can be suppressed to 70 nm or less in each part in the FeRAM chip region 306. Thereby, an increase in contact resistance can be suppressed. In addition, it is possible to reliably form a fine contact hole and contribute to miniaturization of the semiconductor device.
上述のように、本実施形態による半導体装置では、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６と第２金属配線層７２との間に形成された平坦なバリア膜６２と、第２金属配線層７２と第３金属配線層８８との間に形成された平坦なバリア膜７８とが形成されているので、水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を大幅に向上することができる。 As described above, in the semiconductor device according to the present embodiment, the flat barrier film 62 formed between the first metal wiring layer 56 and the second metal wiring layer 72 formed above the ferroelectric capacitor 42, and Since the flat barrier film 78 formed between the second metal wiring layer 72 and the third metal wiring layer 88 is formed, hydrogen and moisture are surely barriered, and the hydrogen and moisture are ferroelectric. Reaching the ferroelectric film 38 of the capacitor 42 can be reliably prevented. As a result, it is possible to reliably prevent the deterioration of the electrical characteristics of the ferroelectric capacitor 42 due to hydrogen and moisture, and to greatly improve the PTHS characteristics of the semiconductor device having the ferroelectric capacitor.
さらに、本実施形態による半導体装置では、平坦なバリア膜６２、７８が、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されているので、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができる。 Furthermore, in the semiconductor device according to the present embodiment, the flat barrier films 62 and 78 include the scribe part 304, the FeRAM cell part 306, the FeRAM peripheral circuit part 308, the logic circuit part 310, the logic circuit peripheral circuit part 312 and the pad part. 314, the boundary portion 316 between the scribe portion and the pad portion, the boundary portion 318 between the pad portion and the circuit portion, and the boundary portion 320 between the circuit portion and the circuit portion, which are these boundary portions. Degradation of the electrical characteristics of the dielectric capacitor 42 can be prevented more reliably.
なお、バリア膜６２、７８の膜厚は、以下に述べる観点から、例えば、５０ｎｍ以上１００ｎｍ未満、より好ましくは５０ｎｍ以上８０ｎｍ以下に設定することが望ましい。 The film thicknesses of the barrier films 62 and 78 are desirably set to, for example, 50 nm or more and less than 100 nm, more preferably 50 nm or more and 80 nm or less from the viewpoint described below.
まず、バリア膜６２、７８の膜厚は、導体プラグに欠損が発生するのを防止する観点からは、例えば、４０ｎｍ以上１００ｎｍ未満、より好ましくは４０ｎｍ以上８０ｎｍ以下に設定することが望ましい。この点について図２２及び図２３を用いて説明する。 First, the thickness of the barrier films 62 and 78 is desirably set to, for example, 40 nm or more and less than 100 nm, and more preferably 40 nm or more and 80 nm or less, from the viewpoint of preventing defects in the conductor plug. This point will be described with reference to FIGS. 22 and 23. FIG.
図２２は、バリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じる欠損を説明する断面図である。図２２（ａ）はバリア膜が比較的薄い場合を示し、図２２（ｂ）はバリア膜が比較的厚い場合を示している。図２３は、バリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じた欠損を観察した透過型電子顕微鏡写真である。 FIG. 22 is a cross-sectional view for explaining a defect generated in a conductor plug embedded in an interlayer insulating film including a barrier film. FIG. 22A shows a case where the barrier film is relatively thin, and FIG. 22B shows a case where the barrier film is relatively thick. FIG. 23 is a transmission electron micrograph observing defects generated in a conductor plug embedded in an interlayer insulating film including a barrier film.
図２２（ａ）及び図２２（ｂ）に示すように、層間絶縁膜３２４上に、配線層３２６が形成されている。配線層３２６が形成された層間絶縁膜３２４上には、平坦なバリア膜３２８を含む層間絶縁膜３３０が形成されている。層間絶縁膜３３０には、配線層３２６に達するコンタクトホール３３２が形成されている。コンタクトホール３３２内には、タングステンよりなる導体プラグ３３４が埋め込まれている。導体プラグ３３４が埋め込まれた層間絶縁膜３３０上には、配線層３３６が形成されている。 As shown in FIGS. 22A and 22B, a wiring layer 326 is formed on the interlayer insulating film 324. An interlayer insulating film 330 including a flat barrier film 328 is formed on the interlayer insulating film 324 on which the wiring layer 326 is formed. A contact hole 332 reaching the wiring layer 326 is formed in the interlayer insulating film 330. A conductor plug 334 made of tungsten is embedded in the contact hole 332. A wiring layer 336 is formed on the interlayer insulating film 330 in which the conductor plug 334 is embedded.
酸化アルミニウム膜よりなるバリア膜３２８の膜厚が８０ｎｍ以下の場合には、図２２（ａ）に示すように、導体プラグ３３４はコンタクトホール３３２内に十分に埋め込まれ、導体プラグ３３４に欠損は生じない。 When the thickness of the barrier film 328 made of an aluminum oxide film is 80 nm or less, the conductor plug 334 is sufficiently embedded in the contact hole 332 as shown in FIG. Absent.
他方、酸化アルミニウム膜よりなるバリア膜３２８の膜厚が８０ｎｍを超えた場合には、図２２（ｂ）に示すように、導体プラグ３３４がコンタクトホール３３２内に十分に埋め込まれずに、導体プラグ３３４に欠損３３８が生じる。図２３（ａ）及び図２３（ｂ）は、それぞれバリア膜を含む層間絶縁膜に埋め込まれた導体プラグに生じた欠損を観察した透過型電子顕微鏡写真である。このような欠損３３８は、バリア膜の膜厚が１００ｎｍ以上になると高い頻度で発生することが確認されている。 On the other hand, when the thickness of the barrier film 328 made of an aluminum oxide film exceeds 80 nm, the conductor plug 334 is not sufficiently embedded in the contact hole 332 as shown in FIG. A defect 338 occurs in FIG. 23A and FIG. 23B are transmission electron micrographs observing defects generated in a conductor plug embedded in an interlayer insulating film including a barrier film. It has been confirmed that such defects 338 occur frequently when the thickness of the barrier film is 100 nm or more.
したがって、バリア膜６２、７８の膜厚は、導体プラグに欠損が発生するのを防止する観点からは、例えば、４０ｎｍ以上１００ｎｍ未満、より好ましくは４０ｎｍ以上８０ｎｍ以下に設定することが望ましい。 Therefore, the thickness of the barrier films 62 and 78 is desirably set to, for example, 40 nm or more and less than 100 nm, more preferably 40 nm or more and 80 nm or less from the viewpoint of preventing the conductor plug from being damaged.
他方、バリア膜６２、７８に水素及び水分の拡散防止機能を十分に発揮させるためには、バリア膜６２、７８の膜厚は例えば５０ｎｍ以上に設定することが望ましい。 On the other hand, in order for the barrier films 62 and 78 to sufficiently exhibit the function of preventing the diffusion of hydrogen and moisture, the thickness of the barrier films 62 and 78 is preferably set to, for example, 50 nm or more.
以上のことから、バリア膜６２、７８の膜厚は、例えば、５０ｎｍ以上１００ｎｍ未満、より好ましくは５０ｎｍ以上８０ｎｍ以下に設定することが望ましい。 From the above, the film thicknesses of the barrier films 62 and 78 are desirably set to, for example, 50 nm or more and less than 100 nm, more preferably 50 nm or more and 80 nm or less.
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図２４乃至図３９を用いて説明する。なお、以下では、基本的に、図３に示す半導体装置の断面構造に対応する工程断面図を用いて説明するが、ロジック回路部３１０、周辺回路部３０８、３１２等におけるトランジスタ、配線等は、通常の半導体装置の製造プロセスを用いて形成することができる。(Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. Note that, in the following, description will be made with reference to process cross-sectional views corresponding to the cross-sectional structure of the semiconductor device shown in FIG. It can be formed using a normal semiconductor device manufacturing process.
まず、例えばシリコンよりなる半導体基板１０に、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、素子領域を画定する素子分離領域１２を形成する。 First, an element isolation region 12 that defines an element region is formed on a semiconductor substrate 10 made of, for example, silicon by, for example, a LOCOS (LOCal Oxidation of Silicon) method.
次いで、イオン注入法により、ドーパント不純物を導入することにより、ウェル１４ａ、１４ｂを形成する。 Next, wells 14a and 14b are formed by introducing dopant impurities by ion implantation.
次いで、通常のトランジスタの形成方法を用いて、素子領域に、ゲート電極（ゲート配線）１８とソース／ドレイン拡散層２２とを有するトランジスタ２４を形成する（図２４（ａ）を参照）。 Next, a transistor 24 having a gate electrode (gate wiring) 18 and a source / drain diffusion layer 22 is formed in the element region by using a normal transistor formation method (see FIG. 24A).
次いで、全面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚２００ｎｍのＳｉＯＮ膜２５を形成する。 Next, an SiON film 25 of, eg, a 200 nm-thickness is formed on the entire surface by, eg, plasma CVD (Chemical Vapor Deposition).
次いで、全面に、プラズマＴＥＯＳＣＶＤ法により、例えば例えば膜厚６００ｎｍのシリコン酸化膜２６を形成する（図２４（ｂ）を参照）。 Next, a silicon oxide film 26 of, eg, a 600 nm-thickness, for example, is formed on the entire surface by plasma TEOSCVD (see FIG. 24B).
こうして、ＳｉＯＮ膜２５とシリコン酸化膜２６とにより層間絶縁膜２７が構成される。 Thus, the interlayer insulating film 27 is constituted by the SiON film 25 and the silicon oxide film 26.
次いで、例えばＣＭＰ法により、層間絶縁膜２７の表面を平坦化する（図２４（ｃ）を参照）。 Next, the surface of the interlayer insulating film 27 is planarized by, eg, CMP (see FIG. 24C).
次いで、一酸化二窒素（Ｎ２Ｏ）又は窒素（Ｎ２）雰囲気にて、例えば６５０℃、３０分間の熱処理を行う。Next, heat treatment is performed at, for example, 650 ° C. for 30 minutes in a dinitrogen monoxide (N 2 O) or nitrogen (N 2 ) atmosphere.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜３４を形成する（図２５（ａ）を参照）。 Next, a silicon oxide film 34 of, eg, a 100 nm-thickness is formed on the entire surface by, eg, plasma TEOSCVD (see FIG. 25A).
次いで、Ｎ２Ｏガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。Next, heat treatment is performed at, for example, 350 ° C. for 2 minutes in a plasma atmosphere generated using N 2 O gas.
次いで、全面に、例えばスパッタ法又はＣＶＤ法により、例えば膜厚２０〜５０ｎｍの酸化アルミニウム膜３６ａを形成する。 Next, an aluminum oxide film 36a having a thickness of, for example, 20 to 50 nm is formed on the entire surface by, eg, sputtering or CVD.
次いで、例えばＲＴＡ（Rapid Thermal Annealing）法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例えば６５０℃とし、熱処理時間は例えば１〜２分とする。 Next, heat treatment is performed in an oxygen atmosphere by, for example, RTA (Rapid Thermal Annealing). The heat treatment temperature is, for example, 650 ° C., and the heat treatment time is, for example, 1-2 minutes.
次いで、全面に、例えばスパッタ法により、例えば膜厚１００〜２００ｎｍのＰｔ膜３６ｂを形成する。 Next, a Pt film 36b having a thickness of 100 to 200 nm, for example, is formed on the entire surface by, eg, sputtering.
こうして、酸化アルミニウム膜３６ａとＰｔ膜３６ｂとからなる積層膜３６が形成される。積層膜３６は、強誘電体キャパシタ４２の下部電極となるものである。 Thus, a laminated film 36 composed of the aluminum oxide film 36a and the Pt film 36b is formed. The laminated film 36 becomes a lower electrode of the ferroelectric capacitor 42.
次いで、全面に、例えばスパッタ法により、強誘電体膜３８を形成する。強誘電体膜３８としては、例えば膜厚１００〜２５０ｎｍのＰＺＴ膜を形成する。 Next, a ferroelectric film 38 is formed on the entire surface by, eg, sputtering. As the ferroelectric film 38, for example, a PZT film having a thickness of 100 to 250 nm is formed.
なお、ここでは、強誘電体膜３８をスパッタ法により形成する場合を例に説明したが、強誘電体膜の形成方法はスパッタ法に限定されるものではない。例えば、ゾル・ゲル法、ＭＯＤ（Metal Organic Deposition）法、ＭＯＣＶＤ法等により強誘電体膜を形成してもよい。 Here, the case where the ferroelectric film 38 is formed by the sputtering method has been described as an example, but the method of forming the ferroelectric film is not limited to the sputtering method. For example, the ferroelectric film may be formed by a sol-gel method, a MOD (Metal Organic Deposition) method, a MOCVD method, or the like.
次いで、例えばＲＴＡ法により、酸素雰囲気中にて熱処理を行う。熱処理温度は例えば５５０〜６００℃とし、熱処理時間は例えば６０〜１２０秒とする。 Next, heat treatment is performed in an oxygen atmosphere by, for example, the RTA method. The heat treatment temperature is, for example, 550 to 600 ° C., and the heat treatment time is, for example, 60 to 120 seconds.
次いで、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚２５〜７５ｎｍのＩｒＯＸ膜４０ａを形成する。Next, an IrO X film 40a having a thickness of, for example, 25 to 75 nm is formed by, eg, sputtering or MOCVD.
次いで、アルゴン及び酸素雰囲気にて、例えば６００〜８００℃、１０〜１００秒間の熱処理を行う。 Next, heat treatment is performed, for example, at 600 to 800 ° C. for 10 to 100 seconds in an argon and oxygen atmosphere.
次いで、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚１５０〜２５０ｎｍのＩｒＯＹ膜４０ｂを形成する。この際、ＩｒＯＹ膜４０ｂの酸素の組成比Ｙが、ＩｒＯＸ膜４０ａの酸素の組成比Ｘより高くなるように、ＩｒＯＹ膜４０ｂを形成する。Next, an IrO Y film 40b having a thickness of 150 to 250 nm, for example, is formed by, eg, sputtering or MOCVD. At this time, IrO Y film 40b oxygen composition ratio Y of, so that higher than the oxygen composition ratio X of the IrO X film 40a, to form the IrO Y film 40b.
こうして、ＩｒＯＸ膜４０ａとＩｒＯＹ膜４０ｂとからなる積層膜４０が形成される（図２５（ｂ）を参照）。積層膜４０は、強誘電体キャパシタ４２の上部電極となるものである。Thus, the laminated film 40 composed of the IrO X film 40a and the IrO Y film 40b is formed (see FIG. 25B). The laminated film 40 becomes an upper electrode of the ferroelectric capacitor 42.
次いで、全面に、例えばスピンコート法により、フォトレジスト膜９８を形成する。 Next, a photoresist film 98 is formed on the entire surface by, eg, spin coating.
次いで、フォトリソグラフィーにより、フォトレジスト膜９８を強誘電体キャパシタ４２の上部電極４０の平面形状にパターニングする。 Next, the photoresist film 98 is patterned into a planar shape of the upper electrode 40 of the ferroelectric capacitor 42 by photolithography.
次いで、フォトレジスト膜９８をマスクとして、積層膜４０をエッチングする。エッチングガスとしては、例えばＡｒガスとＣｌ２ガスとを用いる。こうして、積層膜よりなる上部電極４０が形成される（図２５（ｃ）を参照）。この後、フォトレジスト膜９８を剥離する。Next, the laminated film 40 is etched using the photoresist film 98 as a mask. For example, Ar gas and Cl 2 gas are used as the etching gas. Thus, the upper electrode 40 made of a laminated film is formed (see FIG. 25C). Thereafter, the photoresist film 98 is peeled off.
次いで、例えば酸素雰囲気にて、例えば４００〜７００℃、３０〜１２０分間の熱処理を行う。この熱処理は、上部電極４０の表面に異常が生ずるのを防止するためのものである。 Next, heat treatment is performed in an oxygen atmosphere, for example, at 400 to 700 ° C. for 30 to 120 minutes. This heat treatment is for preventing the occurrence of abnormality on the surface of the upper electrode 40.
次いで、全面に、例えばスピンコート法により、フォトレジスト膜１００を形成する。 Next, a photoresist film 100 is formed on the entire surface by, eg, spin coating.
次いで、フォトリソグラフィーにより、フォトレジスト膜１００を強誘電体キャパシタ４２の強誘電体膜３８の平面形状にパターニングする。 Next, the photoresist film 100 is patterned into a planar shape of the ferroelectric film 38 of the ferroelectric capacitor 42 by photolithography.
次いで、フォトレジスト膜１００をマスクとして、強誘電体膜３８をエッチングする（図２６（ａ）を参照）。この後、フォトレジスト膜１００を剥離する。 Next, the ferroelectric film 38 is etched using the photoresist film 100 as a mask (see FIG. 26A). Thereafter, the photoresist film 100 is peeled off.
次いで、酸素雰囲気にて、例えば３００〜４００℃、３０〜１２０分間の熱処理を行う。 Next, heat treatment is performed in an oxygen atmosphere, for example, at 300 to 400 ° C. for 30 to 120 minutes.
次いで、例えばスパッタ法又はＣＶＤ法により、バリア膜４４を形成する（図２６（ｂ）を参照）。バリア膜４４としては、例えば膜厚２０〜５０ｎｍの酸化アルミニウム膜を形成する。 Next, the barrier film 44 is formed by, for example, sputtering or CVD (see FIG. 26B). As the barrier film 44, for example, an aluminum oxide film having a thickness of 20 to 50 nm is formed.
次いで、酸素雰囲気にて、例えば４００〜６００℃、３０〜１２０分間の熱処理を行う。 Next, heat treatment is performed in an oxygen atmosphere, for example, at 400 to 600 ° C. for 30 to 120 minutes.
次いで、全面に、例えばスピンコート法により、フォトレジスト膜１０２を形成する。 Next, a photoresist film 102 is formed on the entire surface by, eg, spin coating.
次いで、フォトリソグラフィーにより、フォトレジスト膜１０２を強誘電体キャパシタ４２の下部電極３６の平面形状にパターニングする。 Next, the photoresist film 102 is patterned into a planar shape of the lower electrode 36 of the ferroelectric capacitor 42 by photolithography.
次いで、フォトレジスト膜１０２をマスクとして、バリア膜４４及び積層膜３６をエッチングする（図２６（ｃ）を参照）。こうして、積層膜よりなる下部電極３６が形成される。また、バリア膜４４が、上部電極４０及び強誘電体膜３８を覆うように残存する。この後、フォトレジスト膜１０２を剥離する。 Next, the barrier film 44 and the laminated film 36 are etched using the photoresist film 102 as a mask (see FIG. 26C). Thus, the lower electrode 36 made of a laminated film is formed. Further, the barrier film 44 remains so as to cover the upper electrode 40 and the ferroelectric film 38. Thereafter, the photoresist film 102 is peeled off.
次いで、酸素雰囲気にて、例えば４００〜６００℃、３０〜１２０分間の熱処理を行う。 Next, heat treatment is performed in an oxygen atmosphere, for example, at 400 to 600 ° C. for 30 to 120 minutes.
次いで、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜４６を形成する。バリア膜４６としては、例えば膜厚２０〜１００ｎｍの酸化アルミニウム膜を形成する（図２７（ａ）を参照）。こうして、バリア膜４４により覆われた強誘電体キャパシタ４２を更に覆うようにバリア膜４６が形成される。 Next, a barrier film 46 is formed on the entire surface by, eg, sputtering or CVD. As the barrier film 46, for example, an aluminum oxide film having a film thickness of 20 to 100 nm is formed (see FIG. 27A). Thus, the barrier film 46 is formed so as to further cover the ferroelectric capacitor 42 covered with the barrier film 44.
次いで、酸素雰囲気にて、例えば５００〜７００℃、３０〜１２０分間の熱処理を行う。 Next, heat treatment is performed in an oxygen atmosphere at, for example, 500 to 700 ° C. for 30 to 120 minutes.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１５００ｎｍのシリコン酸化膜よりなるシリコン酸化膜４８を形成する（図２７（ｂ）を参照）。 Next, a silicon oxide film 48 of, eg, a 1500 nm-thickness silicon oxide film is formed on the entire surface by, eg, plasma TEOSCVD (see FIG. 27B).
次いで、例えばＣＭＰ法により、シリコン酸化膜４８の表面を平坦化する（図２７（ｃ）を参照）。 Next, the surface of the silicon oxide film 48 is planarized by, eg, CMP (see FIG. 27C).
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜４８中の水分を除去するとともに、シリコン酸化膜４８の膜質を変化させ、シリコン酸化膜４８中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜４８の表面は窒化され、シリコン酸化膜４８の表面にはＳｉＯＮ膜（図示せず）が形成される。Next, heat treatment is performed, for example, at 350 ° C. for 2 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 48 and changing the film quality of the silicon oxide film 48 to make it difficult for moisture to enter the silicon oxide film 48. By this heat treatment, the surface of the silicon oxide film 48 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 48.
次いで、フォトリソグラフィー及びエッチングにより、シリコン酸化膜４８、バリア膜４６、シリコン酸化膜３４、及び層間絶縁膜２７に、ソース／ドレイン拡散層２２に達するコンタクトホール５０ａ、５０ｂを形成する（図２８（ａ）を参照）。 Next, contact holes 50a and 50b reaching the source / drain diffusion layer 22 are formed in the silicon oxide film 48, the barrier film 46, the silicon oxide film 34, and the interlayer insulating film 27 by photolithography and etching (FIG. 28A). )).
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜を形成する。続いて、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜を形成する。こうして、Ｔｉ膜とＴｉＮ膜とによりバリアメタル膜（図示せず）が構成される。 Next, a Ti film of, eg, a 20 nm-thickness is formed on the entire surface by, eg, sputtering. Subsequently, a TiN film of, eg, a 50 nm-thickness is formed on the entire surface by, eg, sputtering. Thus, a barrier metal film (not shown) is constituted by the Ti film and the TiN film.
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのタングステン膜を形成する。 Next, a tungsten film of, eg, a 500 nm-thickness is formed on the entire surface by, eg, CVD.
次いで、例えばＣＭＰ法により、シリコン酸化膜４８の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール５０ａ、５０ｂ内に、タングステンよりなる導体プラグ５４ａ、５４ｂがそれぞれ埋め込まれる（図２８（ｂ）を参照）。 Next, the tungsten film and the barrier metal film are polished by CMP, for example, until the surface of the silicon oxide film 48 is exposed. Thus, the conductor plugs 54a and 54b made of tungsten are embedded in the contact holes 50a and 50b, respectively (see FIG. 28B).
次いで、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ５４ａ、５４ｂ表面に存在する自然酸化膜等が除去される。 Next, for example, plasma cleaning using argon gas is performed. As a result, the natural oxide film and the like existing on the surfaces of the conductor plugs 54a and 54b are removed.
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのＳｉＯＮ膜１０４を形成する。 Next, a 100 nm-thickness SiON film 104 is formed on the entire surface by, eg, CVD.
次いで、フォトリソグラフィー及びドライエッチングにより、ＳｉＯＮ膜１０４、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４に、強誘電体キャパシタ４２の上部電極４０に達するコンタクトホール５２ａと、強誘電体キャパシタ４２の下部電極３６に達するコンタクトホール５２ａとを形成する（図２８（ｃ）を参照）。 Next, a contact hole 52a reaching the upper electrode 40 of the ferroelectric capacitor 42 and the ferroelectric capacitor 42 are formed in the SiON film 104, the silicon oxide film 48, the barrier film 46, and the barrier film 44 by photolithography and dry etching. A contact hole 52a reaching the lower electrode 36 is formed (see FIG. 28C).
次いで、酸素雰囲気にて、例えば４００〜６００℃、３０〜１２０分間の熱処理を行う。この熱処理は、強誘電体キャパシタ４２の強誘電体膜３８に酸素を供給し、強誘電体キャパシタ４２の電気的特性を回復するためのものである。なお、ここでは酸素雰囲気中にて熱処理を行う場合を例に説明したが、オゾン雰囲気中にて熱処理を行ってもよい。オゾン雰囲気中にて熱処理を行った場合にも、キャパシタの強誘電体膜３８に酸素を供給することができ、強誘電体キャパシタ４２の電気的特性を回復することが可能である。 Next, heat treatment is performed in an oxygen atmosphere, for example, at 400 to 600 ° C. for 30 to 120 minutes. This heat treatment is for recovering the electrical characteristics of the ferroelectric capacitor 42 by supplying oxygen to the ferroelectric film 38 of the ferroelectric capacitor 42. Here, the case where the heat treatment is performed in an oxygen atmosphere has been described as an example, but the heat treatment may be performed in an ozone atmosphere. Even when heat treatment is performed in an ozone atmosphere, oxygen can be supplied to the ferroelectric film 38 of the capacitor, and the electrical characteristics of the ferroelectric capacitor 42 can be recovered.
次いで、エッチングによりＳｉＯＮ膜１０４を除去する。 Next, the SiON film 104 is removed by etching.
次いで、全面に、例えば膜厚１５０ｎｍのＴｉＮ膜と、例えば膜厚５５０ｎｍのＡｌＣｕ合金膜と、例えば膜厚５ｎｍのＴｉ膜と、膜厚１５０ｎｍのＴｉＮ膜とを順次積層する。こうして、ＴｉＮ膜とＡｌＣｕ合金膜とＴｉ膜とＴｉＮ膜とを順次積層してなる導体膜が形成される。 Next, a TiN film having a thickness of 150 nm, an AlCu alloy film having a thickness of 550 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 150 nm are sequentially stacked on the entire surface. Thus, a conductor film is formed by sequentially laminating the TiN film, the AlCu alloy film, the Ti film, and the TiN film.
次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。これにより、第１金属配線層５６、すなわち強誘電体キャパシタ４２の上部電極４０と導体プラグ５４ａとに電気的に接続された配線５６ａ、強誘電体キャパシタ４２の下部電極３６に電気的に接続された配線５６ｂ、及び導体プラグ５４ｂに電気的に接続された配線５６ｃが形成される（図２９（ａ）を参照）。 Next, the conductor film is patterned by photolithography and dry etching. Thus, the first metal wiring layer 56, that is, the wiring 56a electrically connected to the upper electrode 40 of the ferroelectric capacitor 42 and the conductor plug 54a, and the lower electrode 36 of the ferroelectric capacitor 42 are electrically connected. The wiring 56b and the wiring 56c electrically connected to the conductor plug 54b are formed (see FIG. 29A).
次いで、酸素雰囲気にて、例えば３５０℃、３０分間の熱処理を行う。 Next, heat treatment is performed in an oxygen atmosphere, for example, at 350 ° C. for 30 minutes.
次いで、全面に、例えばスパッタ法又はＣＶＤ法により、バリア膜５８を形成する。バリア膜５８としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する（図２９（ｂ）を参照）。ここでは、バリア膜５８として、膜厚２０ｎｍの酸化アルミニウム膜を形成する。こうして、配線５６ａ、５６ｂ、５６ｃの上面及び側面を覆うようにバリア膜５８が形成される。 Next, a barrier film 58 is formed on the entire surface by, eg, sputtering or CVD. As the barrier film 58, for example, an aluminum oxide film having a thickness of 20 to 70 nm is formed (see FIG. 29B). Here, an aluminum oxide film having a thickness of 20 nm is formed as the barrier film 58. Thus, the barrier film 58 is formed so as to cover the upper surfaces and side surfaces of the wirings 56a, 56b, and 56c.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚２６００ｎｍのシリコン酸化膜６０を形成する（図３０（ａ）を参照）。 Next, a silicon oxide film 60 of, eg, a 2600 nm-thickness is formed on the entire surface by, eg, plasma TEOSCVD (see FIG. 30A).
次いで、例えばＣＭＰ法により、シリコン酸化膜６０の表面を平坦化する（図３０（ｂ）を参照）。 Next, the surface of the silicon oxide film 60 is planarized by, eg, CMP (see FIG. 30B).
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理は、シリコン酸化膜６０中の水分を除去するとともに、シリコン酸化膜６０の膜質を変化させ、シリコン酸化膜６０中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜６０の表面は窒化され、シリコン酸化膜６０の表面にはＳｉＯＮ膜（図示せず）が形成される。Next, heat treatment is performed, for example, at 350 ° C. for 4 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 60 and changing the film quality of the silicon oxide film 60 to make it difficult for moisture to enter the silicon oxide film 60. By this heat treatment, the surface of the silicon oxide film 60 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 60.
次いで、平坦化されたシリコン酸化膜６０上に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜６１を形成する。平坦化されたシリコン酸化膜６０上にシリコン酸化膜６１を形成するため、シリコン酸化膜６１は平坦となる。 Next, a silicon oxide film 61 of, eg, a 100 nm-thickness is formed on the planarized silicon oxide film 60 by, eg, plasma TEOSCVD. Since the silicon oxide film 61 is formed on the planarized silicon oxide film 60, the silicon oxide film 61 becomes flat.
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜６１中の水分を除去するとともに、シリコン酸化膜６１の膜質を変化させ、シリコン酸化膜６１中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜６１の表面は窒化され、シリコン酸化膜６１の表面にはＳｉＯＮ膜（図示せず）が形成される。Next, heat treatment is performed, for example, at 350 ° C. for 2 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 61 and changing the film quality of the silicon oxide film 61 to make it difficult for moisture to enter the silicon oxide film 61. By this heat treatment, the surface of the silicon oxide film 61 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 61.
次いで、平坦なシリコン酸化膜６１上に、例えばスパッタ法又はＣＶＤ法により、バリア膜６２を形成する。バリア膜６２としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する。ここでは、バリア膜６２として、膜厚５０ｎｍの酸化アルミニウム膜を形成する。平坦なシリコン酸化膜６１上にバリア膜６２を形成するため、バリア膜６２は平坦となる。また、ＣＭＰ法により表面が平坦化されたシリコン酸化膜６０上にシリコン酸化膜６１を介してバリア膜６２を形成している。このため、マイクロ・スクラッチによってシリコン酸化膜６０の表面に生じた段差等によりバリア膜６２に欠陥部分が発生するのを抑制することができる。 Next, a barrier film 62 is formed on the flat silicon oxide film 61 by, for example, sputtering or CVD. As the barrier film 62, for example, an aluminum oxide film having a thickness of 20 to 70 nm is formed. Here, an aluminum oxide film with a thickness of 50 nm is formed as the barrier film 62. Since the barrier film 62 is formed on the flat silicon oxide film 61, the barrier film 62 becomes flat. In addition, a barrier film 62 is formed on the silicon oxide film 60 whose surface is planarized by the CMP method via the silicon oxide film 61. For this reason, it is possible to suppress the occurrence of a defective portion in the barrier film 62 due to a step or the like generated on the surface of the silicon oxide film 60 due to micro scratches.
バリア膜６２は、図３１に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成するとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成する。すなわち、バリア膜６２は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成する。 As shown in FIG. 31, the barrier film 62 is formed over the FeRAM chip region 302 and the scribe portion 304, and is formed so as to extend to the adjacent FeRAM chip region 302. That is, the barrier film 62 includes a scribe part 304, an FeRAM cell part 306, a peripheral circuit part 308 of the FeRAM, a logic circuit part 310, a peripheral circuit part 312 of the logic circuit, a pad part 314, and a scribe part / pad that is a boundary between them. It is formed across the inter-part boundary 316, the pad part / circuit part boundary part 318, and the circuit part / circuit part boundary part 320.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜６４を形成する（図３２（ａ）を参照）。 Next, a silicon oxide film 64 of, eg, a 100 nm-thickness is formed on the entire surface by, eg, plasma TEOSCVD (see FIG. 32A).
こうして、バリア膜５８、シリコン酸化膜６０、シリコン酸化膜６１、バリア膜６２、及びシリコン酸化膜６４により層間絶縁膜６６が構成される。 Thus, the barrier film 58, the silicon oxide film 60, the silicon oxide film 61, the barrier film 62, and the silicon oxide film 64 constitute an interlayer insulating film 66.
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理は、シリコン酸化膜６４中の水分を除去するとともに、シリコン酸化膜６４の膜質を変化させ、シリコン酸化膜６４中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜６４の表面は窒化され、シリコン酸化膜６４の表面にはＳｉＯＮ膜（図示せず）が形成される。Next, heat treatment is performed, for example, at 350 ° C. for 4 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 64 and changing the film quality of the silicon oxide film 64 to make it difficult for moisture to enter the silicon oxide film 64. By this heat treatment, the surface of the silicon oxide film 64 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 64.
次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜６４、バリア膜６２、シリコン酸化膜６１、シリコン酸化膜６０、及びバリア膜５８に、配線５６ｃに達するコンタクトホール６８を形成する（図３２（ｂ）を参照）。 Next, contact holes 68 reaching the wirings 56c are formed in the silicon oxide film 64, the barrier film 62, the silicon oxide film 61, the silicon oxide film 60, and the barrier film 58 by photolithography and dry etching (FIG. 32B). See).
次いで、Ｎ２雰囲気にて、例えば３５０℃、１２０分間の熱処理を行う。Next, for example, heat treatment is performed in an N 2 atmosphere at 350 ° C. for 120 minutes.
次いで、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜を形成する。こうして、ＴｉＮ膜によりバリアメタル膜（図示せず）が構成される。 Next, a TiN film of, eg, a 50 nm-thickness is formed on the entire surface by, eg, sputtering. Thus, a barrier metal film (not shown) is constituted by the TiN film.
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのタングステン膜を形成する。 Next, a tungsten film of, eg, a 500 nm-thickness is formed on the entire surface by, eg, CVD.
次いで、例えばＥＢ（エッチバック）法により、シリコン酸化膜６４の表面が露出するまで、タングステン膜をエッチバックする。こうして、コンタクトホール６８内に、タングステンよりなる導体プラグ７０が埋め込まれる（図３３（ａ）を参照）。 Next, the tungsten film is etched back until the surface of the silicon oxide film 64 is exposed, for example, by an EB (etch back) method. Thus, the conductor plug 70 made of tungsten is embedded in the contact hole 68 (see FIG. 33A).
次いで、全面に、例えば膜厚５００ｎｍのＡｌＣｕ合金膜と、例えば膜厚５ｎｍのＴｉ膜と、例えば膜厚１５０ｎｍのＴｉＮ膜とを順次積層する。こうして、ＴｉＮ膜とＡｌＣｕ合金膜とＴｉ膜とＴｉＮ膜とを順次積層してなる導体膜が形成される。 Next, an AlCu alloy film having a thickness of, for example, 500 nm, a Ti film having a thickness of, for example, 5 nm, and a TiN film having a thickness of, for example, 150 nm are sequentially stacked on the entire surface. Thus, a conductor film is formed by sequentially laminating the TiN film, the AlCu alloy film, the Ti film, and the TiN film.
次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。これにより、第２金属配線層７２、すなわち配線７２ａ、及び導体プラグ７０に電気的に接続された配線７２ｂが形成される（図３３（ｂ）を参照）。配線７２ａ、７２ｂを形成する際のドライエッチングにおいては、シリコン酸化膜６４がエッチングのストッパ膜として機能する。このシリコン酸化膜６４によりバリア膜６２が保護され、配線７２ａ、７２ｂを形成する際のエッチングによりバリア膜６２の膜厚が減少し或いはバリア膜６２が除去されてしまうのを防止することができる。これにより、バリア膜６２の水素及び水分の拡散機能が劣化するのを防止することができる。 Next, the conductor film is patterned by photolithography and dry etching. Thereby, the second metal wiring layer 72, that is, the wiring 72a and the wiring 72b electrically connected to the conductor plug 70 are formed (see FIG. 33B). In dry etching when the wirings 72a and 72b are formed, the silicon oxide film 64 functions as an etching stopper film. The barrier film 62 is protected by the silicon oxide film 64, and it is possible to prevent the thickness of the barrier film 62 from being reduced or the barrier film 62 from being removed by etching when the wirings 72a and 72b are formed. Thereby, it is possible to prevent the hydrogen and moisture diffusing function of the barrier film 62 from deteriorating.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚２２００ｎｍのシリコン酸化膜７４を形成する（図３４（ａ）を参照）。 Next, a silicon oxide film 74 of, eg, a 2200 nm-thickness is formed on the entire surface by, eg, plasma TEOSCVD (see FIG. 34A).
次いで、例えばＣＭＰ法により、シリコン酸化膜７４の表面を平坦化する（図３４（ｂ）を参照）。 Next, the surface of the silicon oxide film 74 is planarized by, eg, CMP (see FIG. 34B).
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理は、シリコン酸化膜７４中の水分を除去するとともに、シリコン酸化膜７４の膜質を変化させ、シリコン酸化膜７４中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜７４の表面は窒化され、シリコン酸化膜７４の表面にはＳｉＯＮ膜（図示せず）が形成される。Next, heat treatment is performed, for example, at 350 ° C. for 4 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 74 and changing the film quality of the silicon oxide film 74 to make it difficult for moisture to enter the silicon oxide film 74. By this heat treatment, the surface of the silicon oxide film 74 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 74.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜７６を形成する。平坦化されたシリコン酸化膜７４上にシリコン酸化膜７６を形成するため、シリコン酸化膜７６は平坦となる。 Next, a silicon oxide film 76 of, eg, a 100 nm-thickness is formed on the entire surface by, eg, plasma TEOSCVD. Since the silicon oxide film 76 is formed on the planarized silicon oxide film 74, the silicon oxide film 76 becomes flat.
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜７６中の水分を除去するとともに、シリコン酸化膜７６の膜質を変化させ、シリコン酸化膜７６中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜７６の表面は窒化され、シリコン酸化膜７６の表面にはＳｉＯＮ膜（図示せず）が形成される。Next, heat treatment is performed, for example, at 350 ° C. for 2 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 76 and changing the film quality of the silicon oxide film 76 to make it difficult for moisture to enter the silicon oxide film 76. By this heat treatment, the surface of the silicon oxide film 76 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 76.
次いで、平坦なシリコン酸化膜７６上に、例えばスパッタ法又はＣＶＤ法により、バリア膜７８を形成する。バリア膜７８としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する。ここでは、バリア膜７８として、膜厚５０ｎｍの酸化アルミニウム膜を形成する。平坦なシリコン酸化膜７６上にバリア膜７８を形成するため、バリア膜７８は平坦となる。また、ＣＭＰ法により表面が平坦化されたシリコン酸化膜７４上にシリコン酸化膜７６を介してバリア膜７８を形成している。このため、マイクロ・スクラッチによってシリコン酸化膜７４の表面に生じた段差等によりバリア膜７８に欠陥部分が発生するのを抑制することができる。 Next, a barrier film 78 is formed on the flat silicon oxide film 76 by, for example, sputtering or CVD. As the barrier film 78, for example, an aluminum oxide film having a thickness of 20 to 70 nm is formed. Here, an aluminum oxide film with a thickness of 50 nm is formed as the barrier film 78. Since the barrier film 78 is formed on the flat silicon oxide film 76, the barrier film 78 becomes flat. In addition, a barrier film 78 is formed on the silicon oxide film 74 whose surface is planarized by the CMP method via the silicon oxide film 76. For this reason, it is possible to suppress the occurrence of a defective portion in the barrier film 78 due to a step or the like generated on the surface of the silicon oxide film 74 due to the micro scratch.
バリア膜７８は、図３５に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成するとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成する。すなわち、バリア膜７８は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成する。 As shown in FIG. 35, the barrier film 78 is formed over the FeRAM chip region 302 and the scribe portion 304 and also extends to the adjacent FeRAM chip region 302. That is, the barrier film 78 includes the scribe part 304, the FeRAM cell part 306, the peripheral circuit part 308 of the FeRAM, the logic circuit part 310, the peripheral circuit part 312 of the logic circuit, the pad part 314, and the scribe part / pad that is the boundary between them. It is formed across the inter-part boundary 316, the pad part / circuit part boundary part 318, and the circuit part / circuit part boundary part 320.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜８０を形成する（図３６（ａ）を参照）。 Next, a silicon oxide film 80 of, eg, a 100 nm-thickness is formed on the entire surface by, eg, plasma TEOSCVD (see FIG. 36A).
こうして、シリコン酸化膜７４、シリコン酸化膜７６、バリア膜７８、及びシリコン酸化膜８０により層間絶縁膜８２が構成される。 Thus, the silicon oxide film 74, the silicon oxide film 76, the barrier film 78, and the silicon oxide film 80 constitute an interlayer insulating film 82.
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜８０中の水分を除去するとともに、シリコン酸化膜７６の膜質を変化させ、シリコン酸化膜８０中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜８０の表面は窒化され、シリコン酸化膜８０の表面にはＳｉＯＮ膜（図示せず）が形成される。Next, heat treatment is performed, for example, at 350 ° C. for 2 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 80 and changing the film quality of the silicon oxide film 76 so that moisture does not easily enter the silicon oxide film 80. By this heat treatment, the surface of the silicon oxide film 80 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 80.
次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜８０、バリア膜７８、シリコン酸化膜７６、及びシリコン酸化膜７４に、配線７２ａ、７２ｂに達するコンタクトホール８４ａ、８４ｂを形成する（図３６（ｂ）を参照）。 Next, contact holes 84a and 84b reaching the wirings 72a and 72b are formed in the silicon oxide film 80, the barrier film 78, the silicon oxide film 76, and the silicon oxide film 74 by photolithography and dry etching (FIG. 36B). See).
次いで、Ｎ２雰囲気にて、例えば３５０℃、１２０分間の熱処理を行う。Next, for example, heat treatment is performed in an N 2 atmosphere at 350 ° C. for 120 minutes.
次いで、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜を形成する。こうして、ＴｉＮ膜によりバリアメタル膜（図示せず）が構成される。 Next, a TiN film of, eg, a 50 nm-thickness is formed on the entire surface by, eg, sputtering. Thus, a barrier metal film (not shown) is constituted by the TiN film.
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのタングステン膜を形成する。 Next, a tungsten film of, eg, a 500 nm-thickness is formed on the entire surface by, eg, CVD.
次いで、例えばＥＢ法により、シリコン酸化膜８０の表面が露出するまで、タングステン膜をエッチバックする。こうして、コンタクトホール８４ａ、８４ｂ内に、タングステンよりなる導体プラグ８６ａ、８６ｂがそれぞれ埋め込まれる（図３７（ａ）を参照）。 Next, the tungsten film is etched back by the EB method until the surface of the silicon oxide film 80 is exposed. Thus, the conductor plugs 86a and 86b made of tungsten are embedded in the contact holes 84a and 84b, respectively (see FIG. 37A).
次いで、全面に、例えば膜厚５００ｎｍのＡｌＣｕ合金膜と、例えば膜厚１５０ｎｍのＴｉＮ膜とを順次積層する。こうして、ＴｉＮ膜とＡｌＣｕ合金膜とＴｉＮ膜とを順次積層してなる導体膜が形成される。 Next, an AlCu alloy film having a thickness of, for example, 500 nm and a TiN film having a thickness of, for example, 150 nm are sequentially stacked on the entire surface. Thus, a conductor film is formed by sequentially stacking the TiN film, the AlCu alloy film, and the TiN film.
次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。これにより、第３金属配線層８８、すなわち導体プラグ８６ａに電気的に接続された配線８８ａ、及び導体プラグ８６ｂに電気的に接続された配線８８ｂが形成される（図３７（ｂ）を参照）。配線８８ａ、８８ｂを形成する際のドライエッチングにおいては、シリコン酸化膜８０がエッチングのストッパ膜として機能する。このシリコン酸化膜８０によりバリア膜７８が保護され、配線８８ａ、８８ｂを形成する際のエッチングによりバリア膜７８の膜厚が減少し或いはバリア膜７８が除去されてしまうのを防止することができる。これにより、バリア膜７８の水素及び水分の拡散機能が劣化するのを防止することができる。 Next, the conductor film is patterned by photolithography and dry etching. As a result, the third metal wiring layer 88, that is, the wiring 88a electrically connected to the conductor plug 86a and the wiring 88b electrically connected to the conductor plug 86b are formed (see FIG. 37B). . In dry etching when the wirings 88a and 88b are formed, the silicon oxide film 80 functions as an etching stopper film. The barrier film 78 is protected by the silicon oxide film 80, and it is possible to prevent the thickness of the barrier film 78 from being reduced or the barrier film 78 from being removed by etching when the wirings 88a and 88b are formed. Thereby, it is possible to prevent the hydrogen and moisture diffusion function of the barrier film 78 from deteriorating.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜９０を形成する。 Next, a silicon oxide film 90 of, eg, a 100 nm-thickness is formed on the entire surface by, eg, plasma TEOSCVD.
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜９０中の水分を除去するとともに、シリコン酸化膜９０の膜質を変化させ、シリコン酸化膜９０中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜９０の表面は窒化され、シリコン酸化膜９０の表面にはＳｉＯＮ膜（図示せず）が形成される。Next, heat treatment is performed, for example, at 350 ° C. for 2 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 90 and changing the film quality of the silicon oxide film 90 to make it difficult for moisture to enter the silicon oxide film 90. By this heat treatment, the surface of the silicon oxide film 90 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 90.
次いで、例えばＣＶＤ法により、例えば膜厚３５０ｎｍのシリコン窒化膜９２を形成する（図３８（ａ）を参照）。シリコン窒化膜９２は、水分を遮断し、水分により金属配線層８８、７２、５６等が腐食するのを防止するためのものである。 Next, a silicon nitride film 92 of, eg, a 350 nm-thickness is formed by, eg, CVD (see FIG. 38A). The silicon nitride film 92 is for blocking moisture and preventing the metal wiring layers 88, 72, 56 and the like from being corroded by moisture.
次いで、全面に、例えばスピンコート法により、フォトレジスト膜１０６を形成する。 Next, a photoresist film 106 is formed on the entire surface by, eg, spin coating.
次いで、フォトリソグラフィーにより、フォトレジスト膜１０６に、配線（ボンディングパッド）８８ｂに達する開口部をシリコン窒化膜９２及びシリコン酸化膜９０に形成する領域を露出する開口部１０８を形成する。 Next, an opening 108 is formed in the photoresist film 106 by photolithography to expose a region where an opening reaching the wiring (bonding pad) 88b is formed in the silicon nitride film 92 and the silicon oxide film 90.
次いで、フォトレジスト膜１０６をマスクとして、シリコン窒化膜９２及びシリコン酸化膜９０をエッチングする。こうして、シリコン窒化膜９２及びシリコン酸化膜９０に、配線（ボンディングパッド）８８ｂに達する開口部９６ａが形成される（図３８（ｂ）を参照）。この後、フォトレジスト膜１０６を剥離する。 Next, the silicon nitride film 92 and the silicon oxide film 90 are etched using the photoresist film 106 as a mask. Thus, an opening 96a reaching the wiring (bonding pad) 88b is formed in the silicon nitride film 92 and the silicon oxide film 90 (see FIG. 38B). Thereafter, the photoresist film 106 is peeled off.
次いで、例えばスピンコート法により、例えば膜厚２〜６μｍのポリイミド樹脂膜９４を形成する（図３９（ａ）を参照）。 Next, a polyimide resin film 94 having a thickness of 2 to 6 μm, for example, is formed by, eg, spin coating (see FIG. 39A).
次いで、フォトリソグラフィーにより、ポリイミド樹脂膜９４に、配線（ボンディングパッド）８８ｂに達する開口部９６ｂを形成する（図３９（ｂ）を参照）。 Next, an opening 96b reaching the wiring (bonding pad) 88b is formed in the polyimide resin film 94 by photolithography (see FIG. 39B).
こうして、本実施形態による半導体装置が製造される。 Thus, the semiconductor device according to the present embodiment is manufactured.
（評価結果）
本実施形態による半導体装置についてＰＴＨＳ試験を行い、本実施形態による半導体装置のＰＴＨＳ特性を評価した結果について説明する。(Evaluation results)
A result of conducting a PTHS test on the semiconductor device according to the present embodiment and evaluating the PTHS characteristic of the semiconductor device according to the present embodiment will be described.
ＰＴＨＳ試験では、２気圧、温度１２１℃、湿度１００％の条件下で、本実施形態による半導体装置のＦｅＲＡＭチップを保管し、１６８時間、３３６時間、５０４時間、５０４時間、及び６７２時間経過した時点のそれぞれにおいて、同一ウェーハを用いて形成された５つのチップ試料毎に不良セルの発生の有無を確認した。ＰＴＨＳ試験を行った本実施形態による半導体装置では、バリア膜５８の膜厚を２０ｎｍ、平坦なバリア膜６２の膜厚を５０ｎｍ、平坦なバリア膜７８の膜厚を７０ｎｍとした。 In the PTHS test, when the FeRAM chip of the semiconductor device according to the present embodiment is stored under conditions of 2 atm, temperature 121 ° C., and humidity 100%, 168 hours, 336 hours, 504 hours, 504 hours, and 672 hours have elapsed. In each of the above, occurrence of defective cells was confirmed for every five chip samples formed using the same wafer. In the semiconductor device according to the present embodiment subjected to the PTHS test, the thickness of the barrier film 58 is 20 nm, the thickness of the flat barrier film 62 is 50 nm, and the thickness of the flat barrier film 78 is 70 nm.
なお、比較例として、平坦なバリア膜５８が形成されていない場合、すなわち平坦なバリア膜が１層のみ形成されている場合についても上記と同様のＰＴＨＳ試験を行った。比較例１による半導体装置では、バリア膜５８の膜厚を７０ｎｍ、平坦なバリア膜７８の膜厚を７０ｎｍとした。また、比較例２による半導体装置では、バリア膜５８の膜厚を２０ｎｍ、平坦なバリア膜７８の膜厚を５０ｎｍとした。なお、比較例１、２による半導体装置の構造は、平坦なバリア膜５８が形成されていない点を除いては、本実施形態による半導体装置と同様にした。 As a comparative example, the PTHS test similar to the above was performed when the flat barrier film 58 was not formed, that is, when only one flat barrier film was formed. In the semiconductor device according to Comparative Example 1, the thickness of the barrier film 58 was set to 70 nm, and the thickness of the flat barrier film 78 was set to 70 nm. In the semiconductor device according to Comparative Example 2, the thickness of the barrier film 58 was 20 nm, and the thickness of the flat barrier film 78 was 50 nm. The structures of the semiconductor devices according to Comparative Examples 1 and 2 were the same as those of the semiconductor device according to the present embodiment except that the flat barrier film 58 was not formed.
ＰＴＨＳ試験の結果は以下の通りとなった。 The results of the PTHS test were as follows.
まず、本実施形態の場合、５つのチップ試料のすべてについて、１６８時間、３３６時間、５０４時間、５０４時間、及び６７２時間経過した時点のいずれにおいても、不良セルが発生することはなかった。 First, in the case of the present embodiment, no defective cell was generated at any time when 168 hours, 336 hours, 504 hours, 504 hours, and 672 hours had elapsed for all five chip samples.
一方、比較例１の場合、５つのチップ試料のうち、あるチップ試料では、１６８時間経過した時点で１個の不良セルが発生し、３３６時間経過した時点で不良セルは３個となり、５０４時間経過した時点で不良セルは１０個となり、６７２時間経過した時点で不良セルは１８個となった。また、他のチップ試料では、１６８時間及び３３６時間経過した時点までは不良セルは発生しなかったが、５０４時間経過した時点で１個の不良セルが発生し、６７２時間経過した時点で不良セルは２６個となった。更に他のチップ試料では、１６８時間及び３３６時間経過した時点までは不良セルは発生しなかったが、５０４時間経過した時点で２２個の不良セルが発生し、６７２時間経過した時点で不良セルは６２個となった。５つのチップ試料のうち、１６８時間、３３６時間、５０４時間、５０４時間、及び６７２時間経過した時点のいずれにおいても不良セルが発生しなかったのは、２つのチップ試料のみであった。 On the other hand, in the case of Comparative Example 1, in one chip sample among the five chip samples, one defective cell is generated when 168 hours have elapsed, and three defective cells are generated when 336 hours have elapsed, which is 504 hours. At that time, there were 10 defective cells, and when 672 hours had elapsed, there were 18 defective cells. In the other chip samples, no defective cells were generated until 168 hours and 336 hours passed, but one defective cell was generated after 504 hours passed, and defective cells were reached after 672 hours passed. Became 26. Further, in other chip samples, no defective cells were generated until 168 hours and 336 hours had elapsed, but 22 defective cells were generated when 504 hours had elapsed, and defective cells were not detected when 672 hours had elapsed. It became 62 pieces. Of the five chip samples, only two chip samples did not generate defective cells at any time after 168 hours, 336 hours, 504 hours, 504 hours, and 672 hours had passed.
また、比較例２の場合、５つのチップ試料のうち、あるチップ試料では、１６８時間経過した時点で１９個の不良セルが発生し、３３６時間経過した時点で不良セルは３４個となり、５０４時間経過した時点で不良セルは５１個となり、６７２時間経過した時点で不良セルは７２個となった。また、他のチップ試料では、１６８時間経過した時点では不良セルは発生しなかったが、３３６時間経過した時点で３個の不良セルが発生し、５０４時間経過した時点で不良セルは５個となり、６７２時間経過した時点で不良セルは７個となった。更に他のチップ試料では、１６８時間経過した時点では不良セルは発生しなかったが、３３６時間経過した時点で３個の不良セルが発生し、５０４時間経過した時点で不良セルは１１３個となり、６７２時間経過した時点で不良セルは８１１個となった。更に他のチップ試料では、１６８時間経過した時点で１０６個の不良セルが発生し、３３６時間経過した時点で不良セルは１６９０個となり、５０４時間経過した時点で不良セルは３２５３個となり、６７２時間経過した時点で不良セルは５１８４個となった。５つのチップ試料のうち、１６８時間、３３６時間、５０４時間、５０４時間、及び６７２時間経過した時点のいずれにおいても不良セルが発生しなかったのは、１つのチップ試料のみであった。 In the case of Comparative Example 2, among the five chip samples, 19 defective cells are generated at the time when 168 hours have elapsed, and 34 defective cells are generated at the time when 336 hours have elapsed, resulting in 504 hours. The number of defective cells was 51 when the time passed, and the number of defective cells was 72 when 672 hours passed. In the other chip samples, no defective cells were generated when 168 hours passed, but 3 defective cells were generated when 336 hours passed, and 5 defective cells were reached after 504 hours passed. When 672 hours passed, there were 7 defective cells. In another chip sample, no defective cell was generated when 168 hours passed, but three defective cells were generated when 336 hours passed, and 113 defective cells were reached when 504 hours passed. When 672 hours passed, the number of defective cells was 811. In another chip sample, 106 defective cells were generated when 168 hours passed, and 1690 defective cells were reached after 336 hours, and 3253 defective cells were reached after 504 hours, resulting in 672 hours. At that time, there were 5184 defective cells. Of the five chip samples, only one chip sample did not generate a defective cell at any time after 168 hours, 336 hours, 504 hours, 504 hours, and 672 hours had passed.
上記ＰＴＨＳ試験の結果から、本実施形態によれば、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を大幅に向上することができ、ＦｅＲＡＭに関してＰＴＨＳ試験の量産認定レベルを充分に上回ることができることが確認された。 From the result of the PTHS test, according to the present embodiment, the PTHS characteristic of the semiconductor device having the ferroelectric capacitor can be significantly improved, and the mass production certification level of the PTHS test can be sufficiently exceeded for FeRAM. confirmed.
また、単に平坦なバリア膜を１層形成しただけでは、充分な耐湿性を確保することができず、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性の向上を実現することが困難であることが確認された。 In addition, simply forming a single flat barrier film cannot ensure sufficient moisture resistance, and it is difficult to improve the PTHS characteristics of a semiconductor device having a ferroelectric capacitor. confirmed.
また、単に平坦なバリア膜を１層形成してＦｅＲＡＭ部だけを覆った試料についてＰＴＨＳ試験を行ったが、十分な耐湿性を確保することはできなかった。 Further, a PTHS test was performed on a sample in which only one layer of a flat barrier film was formed to cover only the FeRAM portion, but sufficient humidity resistance could not be ensured.
更に、単に平坦なバリア膜を１層形成してＦｅＲＡＭ部及びロジック回路部を覆った試料についてＰＴＨＳ試験を行ったが、十分な耐湿性を確保することはできなかった。 Furthermore, a PTHS test was performed on a sample in which a single flat barrier film was formed to cover the FeRAM portion and the logic circuit portion, but sufficient humidity resistance could not be ensured.
更に、単に平坦なバリア膜を１層形成してＦｅＲＡＭ部、ロジック回路部、及びパッド部を覆った試料についてＰＴＨＳ試験を行ったが、やや良好になるものの、十分な耐湿性を確保することはできなかった。 Furthermore, a PTHS test was performed on a sample that simply formed one layer of a flat barrier film and covered the FeRAM portion, the logic circuit portion, and the pad portion. However, although it is slightly better, it is possible to ensure sufficient moisture resistance. could not.
更に、単に平坦なバリア膜を１層形成してＦｅＲＡＭ部、ロジック回路部、パッド部、及びスクライブ部を覆った試料についてＰＴＨＳ試験を行ったが、やや良好になるものの、十分な耐湿度性を確保することはできなかった。 Furthermore, a PTHS test was performed on a sample that simply formed a single layer of a flat barrier film and covered the FeRAM portion, logic circuit portion, pad portion, and scribe portion. It was not possible to secure.
このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６と第２金属配線層７２との間に形成された平坦なバリア膜６２と、第２金属配線層７２と第３金属配線層８８との間に形成された平坦なバリア膜７８とを有するので、水素及び水分を確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を大幅に向上することができる。 As described above, according to the present embodiment, the first metal wiring layer formed above the ferroelectric capacitor 42 in addition to the barrier films 44, 46, and 58 as a barrier film for preventing diffusion of hydrogen and moisture. And a flat barrier film 62 formed between the second metal wiring layer 72 and a flat barrier film 78 formed between the second metal wiring layer 72 and the third metal wiring layer 88. Therefore, it is possible to reliably barrier hydrogen and moisture and reliably prevent hydrogen and moisture from reaching the ferroelectric film 38 of the ferroelectric capacitor 42. As a result, it is possible to reliably prevent the deterioration of the electrical characteristics of the ferroelectric capacitor 42 due to hydrogen and moisture, and to greatly improve the PTHS characteristics of the semiconductor device having the ferroelectric capacitor.
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図４０乃至図４６を用いて説明する。図４０及び図４１は本実施形態による半導体装置の構造を示す断面図、図４２は本実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図、図４３乃至図４６は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。[Second Embodiment]
A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. 40 and 41 are cross-sectional views showing the structure of the semiconductor device according to the present embodiment, FIG. 42 is a plan view showing a range where a barrier film is formed in the semiconductor device according to the present embodiment, and FIGS. It is process sectional drawing which shows the manufacturing method of the semiconductor device by a form. Note that the same components as those in the semiconductor device and the manufacturing method thereof according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
（半導体装置）
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、第３金属配線層８８（配線８８ａ、８８ｂ）の上方に形成されたバリア膜１１４を更に有する点で、第１実施形態による半導体装置と異なっている。(Semiconductor device)
The basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the first embodiment. The semiconductor device according to the present embodiment is different from the semiconductor device according to the first embodiment in that it further includes a barrier film 114 formed above the third metal wiring layer 88 (wirings 88a and 88b).
すなわち、図４０に示すように、層間絶縁膜８２上及び配線８８ａ、８８ｂ上には、例えば膜厚１５００ｎｍのシリコン酸化膜１１２が形成されている。シリコン酸化膜１１２の表面は、その形成後に例えばＣＭＰ法により平坦化されており、配線８８ｂ上のシリコン酸化膜１１２は例えば３５０ｎｍの膜厚で残存している。 That is, as shown in FIG. 40, a silicon oxide film 112 of, eg, a 1500 nm-thickness is formed on the interlayer insulating film 82 and on the wirings 88a and 88b. The surface of the silicon oxide film 112 is planarized by, for example, CMP after the formation thereof, and the silicon oxide film 112 on the wiring 88b remains with a film thickness of, for example, 350 nm.
平坦化されたシリコン酸化膜１１２上には、バリア膜１１４が形成されている。バリア膜１１４としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜が用いられている。平坦化されたシリコン酸化膜１１２上にバリア膜１１４が形成されているため、バリア膜１１４は平坦となっている。 A barrier film 114 is formed on the planarized silicon oxide film 112. As the barrier film 114, for example, an aluminum oxide film having a thickness of 20 to 70 nm is used. Since the barrier film 114 is formed on the planarized silicon oxide film 112, the barrier film 114 is flat.
バリア膜１１４は、バリア膜４４、４６、５８、６２、７８と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、バリア膜１１４は、平坦化されたシリコン酸化膜１１２上に形成されているため平坦となっており、バリア膜６２、７８と同様に、バリア膜４４、４６、５８と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜１１４により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、バリア膜１１４は、バリア膜６２、７８と同様に、強誘電体キャパシタ４２を有する複数のメモリセルが配列されたＦｅＲＡＭセル部３０６のみならず、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。この点については後述する。 Similar to the barrier films 44, 46, 58, 62, and 78, the barrier film 114 is a film having a function of preventing diffusion of hydrogen and moisture. Further, since the barrier film 114 is formed on the planarized silicon oxide film 112, the barrier film 114 is flat, and, like the barrier films 62 and 78, compared with the barrier films 44, 46, and 58, It is formed with good coverage. Therefore, such a flat barrier film 114 can more reliably prevent hydrogen and moisture from diffusing. Actually, the barrier film 114 is not only the FeRAM cell part 306 in which a plurality of memory cells having the ferroelectric capacitor 42 are arranged, but also the FeRAM chip region 302 and the scribe part, as in the barrier films 62 and 78. 304 is formed over the adjacent FeRAM chip region 302. This point will be described later.
バリア膜１１４上には、例えば膜厚５０〜１５０ｎｍのシリコン酸化膜９０が形成されている。シリコン酸化膜９０は、図示しない配線を形成する際のエッチングのストッパ膜として機能する。このシリコン酸化膜９０によりバリア膜１１４が保護され、配線層を形成する際のエッチングによりバリア膜１１４の膜厚が減少し或いはバリア膜１１４が除去されてしまうのを防止することができる。これにより、バリア膜６２の水素及び水分の拡散機能が劣化するのを防止することができる。 On the barrier film 114, for example, a silicon oxide film 90 having a film thickness of 50 to 150 nm is formed. The silicon oxide film 90 functions as an etching stopper film when forming a wiring (not shown). The barrier film 114 is protected by the silicon oxide film 90, and it is possible to prevent the thickness of the barrier film 114 from being reduced or the barrier film 114 from being removed by etching when the wiring layer is formed. Thereby, it is possible to prevent the hydrogen and moisture diffusing function of the barrier film 62 from deteriorating.
シリコン酸化膜９０上には、例えば膜厚３５０ｎｍのシリコン窒化膜９２が形成されている。 On the silicon oxide film 90, for example, a silicon nitride film 92 having a thickness of 350 nm is formed.
シリコン窒化膜９２上には、例えば膜厚３〜６μｍのポリイミド樹脂膜９４が形成されている。 On the silicon nitride film 92, for example, a polyimide resin film 94 having a film thickness of 3 to 6 μm is formed.
ポリイミド樹脂膜９４、シリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２には、配線（ボンディングパッド）８８ｂに達する開口部９６が形成されている。すなわち、シリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２には、配線（ボンディングパッド）８８ｂに達する開口部９６ａが形成されている。ポリイミド樹脂膜９４には、シリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２に形成された開口部９６ａを含む領域に、開口部９６ｂが形成されている。 In the polyimide resin film 94, the silicon nitride film 92, the silicon oxide film 90, the barrier film 114, and the silicon oxide film 112, an opening 96 reaching the wiring (bonding pad) 88b is formed. That is, in the silicon nitride film 92, the silicon oxide film 90, the barrier film 114, and the silicon oxide film 112, an opening 96a reaching the wiring (bonding pad) 88b is formed. In the polyimide resin film 94, an opening 96 b is formed in a region including the opening 96 a formed in the silicon nitride film 92, the silicon oxide film 90, the barrier film 114, and the silicon oxide film 112.
バリア膜１１４は、バリア膜６２、７８と同様に、図４１及び図４２に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜１１４は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。 As shown in FIGS. 41 and 42, the barrier film 114 is formed over the FeRAM chip region 302 and the scribe part 304 and extends to the adjacent FeRAM chip region 302 as in the barrier films 62 and 78. Has been. That is, the barrier film 114 includes the scribe part 304, the FeRAM cell part 306, the peripheral circuit part 308 of the FeRAM, the logic circuit part 310, the peripheral circuit part 312 of the logic circuit, the pad part 314, and the scribe part / pad that is the boundary between them. It is formed across the boundary part 316, the pad part / circuit part boundary part 318, and the circuit part / circuit part boundary part 320.
このように、本実施形態による半導体装置は、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６（配線５６ａ、５６ｂ、５６ｃ）と第２金属配線層７２（配線７２ａ、７２ｂ）との間に形成された平坦なバリア膜６２と、第２金属配線層７２（配線７２ａ、７２ｂ）と第３金属配線層８８（配線８８ａ、８８ｂ）との間に形成された平坦なバリア膜７８と、第３金属配線層８８（配線８８ａ、８８ｂ）の上方に形成された平坦なバリア膜１１４とを有することに主たる特徴がある。 As described above, in the semiconductor device according to the present embodiment, the first metal wiring formed above the ferroelectric capacitor 42 in addition to the barrier films 44, 46 and 58 as a barrier film for preventing diffusion of hydrogen and moisture. A flat barrier film 62 formed between the layer 56 (wirings 56a, 56b, 56c) and the second metal wiring layer 72 (wirings 72a, 72b); a second metal wiring layer 72 (wirings 72a, 72b); A flat barrier film 78 formed between the third metal wiring layer 88 (wirings 88a and 88b) and a flat barrier film 114 formed above the third metal wiring layer 88 (wirings 88a and 88b); There is a main feature in having.
本実施形態による半導体装置では、第１実施形態による半導体装置における平坦なバリア膜６２、７８に加えて、第３金属配線層８８の上方に平坦なバリア膜１１４が形成されているので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を更に大幅に向上することができる。 In the semiconductor device according to the present embodiment, the flat barrier film 114 is formed above the third metal wiring layer 88 in addition to the flat barrier films 62 and 78 in the semiconductor device according to the first embodiment. It is possible to more reliably barrier moisture, and more reliably prevent hydrogen and moisture from reaching the ferroelectric film 38 of the ferroelectric capacitor 42. As a result, it is possible to further reliably prevent the electrical characteristics of the ferroelectric capacitor 42 from being deteriorated by hydrogen and moisture, and to further greatly improve the PTHS characteristics of the semiconductor device having the ferroelectric capacitor.
さらに、本実施形態による半導体装置では、平坦なバリア膜６２、７８、１１４が、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されているので、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができる。 Furthermore, in the semiconductor device according to the present embodiment, the flat barrier films 62, 78, and 114 include the scribe part 304, the FeRAM cell part 306, the FeRAM peripheral circuit part 308, the logic circuit part 310, the logic circuit peripheral circuit part 312, Since the pad portion 314 is formed over the boundary portion 316 between the scribe portion and the pad portion, the boundary portion 318 between the pad portion and the circuit portion, and the boundary portion 320 between the circuit portion and the circuit portion, the hydrogen and moisture. Therefore, it is possible to prevent the deterioration of the electrical characteristics of the ferroelectric capacitor 42 more reliably.
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図４３乃至図４６を用いて説明する。(Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
まず、図２４乃至図３７に示す第１実施形態による半導体装置の製造方法と同様にして、第３金属配線層（配線８８ａ、配線８８ｂ）までを形成する。 First, the third metal wiring layer (wiring 88a, wiring 88b) is formed in the same manner as in the semiconductor device manufacturing method according to the first embodiment shown in FIGS.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１５００ｎｍのシリコン酸化膜１１２を形成する（図４３（ａ）を参照）。 Next, a silicon oxide film 112 of, eg, a 1500 nm-thickness is formed on the entire surface by, eg, plasma TEOSCVD (see FIG. 43A).
次いで、例えばＣＭＰ法により、シリコン酸化膜１１２の表面を平坦化する（図４３（ｂ）を参照）。 Next, the surface of the silicon oxide film 112 is planarized by, eg, CMP (see FIG. 43B).
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、４分間の熱処理を行う。この熱処理は、シリコン酸化膜１１２中の水分を除去するとともに、シリコン酸化膜１１２の膜質を変化させ、シリコン酸化膜１１２中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜１１２の表面は窒化され、シリコン酸化膜１１２の表面には、ＳｉＯＮ膜（図示せず）が形成される。Next, heat treatment is performed, for example, at 350 ° C. for 4 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 112 and changing the film quality of the silicon oxide film 112 so that the moisture does not easily enter the silicon oxide film 112. By this heat treatment, the surface of the silicon oxide film 112 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 112.
次いで、平坦化されたシリコン酸化膜１１２上に、例えばスパッタ法又はＣＶＤ法により、バリア膜１１４を形成する。バリア膜１１４としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する。平坦化されたシリコン酸化膜１１２上にバリア膜１１４を形成するため、バリア膜１１４は平坦となる。 Next, a barrier film 114 is formed on the planarized silicon oxide film 112 by, for example, sputtering or CVD. As the barrier film 114, for example, an aluminum oxide film having a thickness of 20 to 70 nm is formed. Since the barrier film 114 is formed on the planarized silicon oxide film 112, the barrier film 114 becomes flat.
バリア膜１１４は、図４４に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成するとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成する。すなわち、バリア膜１１４は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成する。 As shown in FIG. 44, the barrier film 114 is formed over the FeRAM chip region 302 and the scribe part 304 and extends to the adjacent FeRAM chip region 302. That is, the barrier film 114 includes the scribe part 304, the FeRAM cell part 306, the peripheral circuit part 308 of the FeRAM, the logic circuit part 310, the peripheral circuit part 312 of the logic circuit, the pad part 314, and the scribe part / pad that is the boundary between them. It is formed across the inter-part boundary 316, the pad part / circuit part boundary part 318, and the circuit part / circuit part boundary part 320.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜９０を形成する。 Next, a silicon oxide film 90 of, eg, a 100 nm-thickness is formed on the entire surface by, eg, plasma TEOSCVD.
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜９０中の水分を除去するとともに、シリコン酸化膜９０の膜質を変化させ、シリコン酸化膜９０中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜９０の表面は窒化され、シリコン酸化膜９０の表面にはＳｉＯＮ膜（図示せず）が形成される。Next, heat treatment is performed, for example, at 350 ° C. for 2 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 90 and changing the film quality of the silicon oxide film 90 to make it difficult for moisture to enter the silicon oxide film 90. By this heat treatment, the surface of the silicon oxide film 90 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 90.
次いで、例えばＣＶＤ法により、例えば膜厚３５０ｎｍのシリコン窒化膜９２を形成する（図４５（ａ）を参照）。シリコン窒化膜９２は、水分を遮断し、水分により金属配線層８８、７２、５６等が腐食するのを防止するためのものである。 Next, a silicon nitride film 92 of, eg, a 350 nm-thickness is formed by, eg, CVD (see FIG. 45A). The silicon nitride film 92 is for blocking moisture and preventing the metal wiring layers 88, 72, 56 and the like from being corroded by moisture.
次いで、全面に、例えばスピンコート法により、フォトレジスト膜１０６を形成する。 Next, a photoresist film 106 is formed on the entire surface by, eg, spin coating.
次いで、フォトリソグラフィーにより、フォトレジスト膜１０６に、配線（ボンディングパッド）８８ｂに達する開口部をシリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２に形成する領域を露出する開口部１０８を形成する。 Next, an opening that exposes a region in which the opening reaching the wiring (bonding pad) 88b is formed in the silicon nitride film 92, the silicon oxide film 90, the barrier film 114, and the silicon oxide film 112 in the photoresist film 106 by photolithography. A portion 108 is formed.
次いで、フォトレジスト膜１０６をマスクとして、シリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２をエッチングする。こうして、シリコン窒化膜９２、シリコン酸化膜９０、バリア膜１１４、及びシリコン酸化膜１１２に、配線（ボンディングパッド）８８ｂに達する開口部９６ａが形成される（図４５（ｂ）を参照）。この後、フォトレジスト膜１０６を剥離する。 Next, the silicon nitride film 92, the silicon oxide film 90, the barrier film 114, and the silicon oxide film 112 are etched using the photoresist film 106 as a mask. Thus, an opening 96a reaching the wiring (bonding pad) 88b is formed in the silicon nitride film 92, the silicon oxide film 90, the barrier film 114, and the silicon oxide film 112 (see FIG. 45B). Thereafter, the photoresist film 106 is peeled off.
次いで、例えばスピンコート法により、例えば膜厚３〜６μｍのポリイミド樹脂膜９４を形成する（図４６（ａ）を参照）。 Next, a polyimide resin film 94 having a thickness of 3 to 6 μm, for example, is formed by, eg, spin coating (see FIG. 46A).
次いで、フォトリソグラフィーにより、ポリイミド樹脂膜９４に、開口部９６ａを介して配線（ボンディングパッド）８８ｂに達する開口部９６ｂを形成する（図４６（ｂ）を参照）。 Next, an opening 96b reaching the wiring (bonding pad) 88b through the opening 96a is formed in the polyimide resin film 94 by photolithography (see FIG. 46B).
こうして、本実施形態による半導体装置が製造される。 Thus, the semiconductor device according to the present embodiment is manufactured.
このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２の上方に形成された第１金属配線層５６と第２金属配線層７２との間に形成された平坦なバリア膜６２と、第２金属配線層７２と第３金属配線層８８との間に形成された平坦なバリア膜７８と、第３金属配線層８８の上方に形成された平坦なバリア膜１１４とを有するので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を更に大幅に向上することができる。 As described above, according to the present embodiment, the first metal wiring layer formed above the ferroelectric capacitor 42 in addition to the barrier films 44, 46, and 58 as a barrier film for preventing diffusion of hydrogen and moisture. A flat barrier film 62 formed between the second metal wiring layer 72 and the second metal wiring layer 72; a flat barrier film 78 formed between the second metal wiring layer 72 and the third metal wiring layer 88; 3 and the flat barrier film 114 formed above the metal wiring layer 88, so that hydrogen and moisture are further reliably blocked, and the hydrogen and moisture reach the ferroelectric film 38 of the ferroelectric capacitor 42. Furthermore, it can prevent reliably. As a result, it is possible to further reliably prevent the electrical characteristics of the ferroelectric capacitor 42 from being deteriorated by hydrogen and moisture, and to further greatly improve the PTHS characteristics of the semiconductor device having the ferroelectric capacitor.
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図４７乃至図５２を用いて説明する。図４７及び図４８は本実施形態による半導体装置の構造を示す断面図、図４９は本実施形態による半導体装置においてバリア膜が形成されている範囲を示す平面図、図５０乃至図５２は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。[Third Embodiment]
A semiconductor device and a manufacturing method thereof according to the third embodiment of the present invention will be described with reference to FIGS. 47 and 48 are cross-sectional views showing the structure of the semiconductor device according to the present embodiment, FIG. 49 is a plan view showing a range where a barrier film is formed in the semiconductor device according to the present embodiment, and FIGS. It is process sectional drawing which shows the manufacturing method of the semiconductor device by a form. The same components as those of the semiconductor device and the manufacturing method thereof according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
（半導体装置）
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、強誘電体キャパシタ４２と、第１金属配線層５６（配線５６ａ、５６ｂ、５６ｃ）との間に、平坦なバリア膜１１６を更に有する点で、第１実施形態による半導体装置と異なっている。(Semiconductor device)
The basic configuration of the semiconductor device according to the present embodiment is substantially the same as that of the semiconductor device according to the first embodiment. The semiconductor device according to the present embodiment is in accordance with the first embodiment in that it further includes a flat barrier film 116 between the ferroelectric capacitor 42 and the first metal wiring layer 56 (wirings 56a, 56b, 56c). Different from semiconductor devices.
すなわち、図４７に示すように、導体プラグ５０ａ、５０ｂが埋め込まれたシリコン酸化膜４８上に、バリア膜１１６が形成されている。バリア膜１１６としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜が用いられている。ここで、シリコン酸化膜４８は平坦化されており、平坦化されたシリコン酸化膜４８上にバリア膜１１６が形成されているため、バリア膜１１６は平坦となっている。 That is, as shown in FIG. 47, the barrier film 116 is formed on the silicon oxide film 48 in which the conductor plugs 50a and 50b are embedded. As the barrier film 116, for example, an aluminum oxide film having a thickness of 20 to 70 nm is used. Here, since the silicon oxide film 48 is flattened and the barrier film 116 is formed on the flattened silicon oxide film 48, the barrier film 116 is flat.
バリア膜１１６は、バリア膜４４、４６、５８、６２、７８と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、バリア膜１１６は、平坦化されたシリコン酸化膜４８上に形成されているため平坦となっており、バリア膜６２、７８と同様に、バリア膜４４、４６、５８と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜１１６により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、バリア膜１１６は、バリア膜６２、７８と同様に、強誘電体キャパシタ４２を有する複数のメモリセルが配列されたＦｅＲＡＭセル部３０６のみならず、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。この点については後述する。 Similar to the barrier films 44, 46, 58, 62, and 78, the barrier film 116 is a film having a function of preventing diffusion of hydrogen and moisture. Further, the barrier film 116 is flat because it is formed on the planarized silicon oxide film 48, and is very similar to the barrier films 44, 46, 58 in the same manner as the barrier films 62, 78. It is formed with good coverage. Therefore, such a flat barrier film 116 can more reliably prevent hydrogen and moisture from diffusing. Actually, the barrier film 116 is not only the FeRAM cell portion 306 in which a plurality of memory cells having the ferroelectric capacitors 42 are arranged, but also the FeRAM chip region 302 and the scribe portion, like the barrier films 62 and 78. 304 is formed over the adjacent FeRAM chip region 302. This point will be described later.
バリア膜１１６上には、例えば膜厚１００ｎｍのシリコン酸化膜１１８が形成されている。シリコン酸化膜１１８は、後述する配線５６ａ、５６ｂ、５６ｃを形成する際のエッチングのストッパ膜として機能する。このシリコン酸化膜１１８によりバリア膜１１６が保護され、配線５６ａ、５６ｂ、５６ｃを形成する際のエッチングによりバリア膜１１６の膜厚が減少し或いはバリア膜１１６が除去されてしまうのを防止することができる。これにより、バリア膜１１６の水素及び水分の拡散機能が劣化するのを防止することができる。 On the barrier film 116, for example, a silicon oxide film 118 having a thickness of 100 nm is formed. The silicon oxide film 118 functions as an etching stopper film when forming wirings 56a, 56b, and 56c described later. The silicon oxide film 118 protects the barrier film 116, and prevents the thickness of the barrier film 116 from being reduced or the barrier film 116 from being removed by etching when forming the wirings 56a, 56b, and 56c. it can. Thereby, it is possible to prevent the hydrogen and moisture diffusion functions of the barrier film 116 from being deteriorated.
シリコン酸化膜３４、バリア膜４６、シリコン酸化膜４８、バリア膜１１６、及びシリコン酸化膜１１８により層間絶縁膜４９が構成されている。 The silicon oxide film 34, the barrier film 46, the silicon oxide film 48, the barrier film 116, and the silicon oxide film 118 constitute an interlayer insulating film 49.
シリコン酸化膜１１８、バリア膜１１６、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４には、上部電極４０に達するコンタクトホール５２ａが形成されている。また、シリコン酸化膜１１８、バリア膜１１６、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４には、下部電極３６に達するコンタクトホール５２ｂが形成されている。 A contact hole 52 a reaching the upper electrode 40 is formed in the silicon oxide film 118, the barrier film 116, the silicon oxide film 48, the barrier film 46, and the barrier film 44. In addition, a contact hole 52b reaching the lower electrode 36 is formed in the silicon oxide film 118, the barrier film 116, the silicon oxide film 48, the barrier film 46, and the barrier film 44.
さらに、シリコン酸化膜１１８及びバリア膜１１６には、導体プラグ５４ａに達するコンタクトホール１２０ａが形成されている。また、シリコン酸化膜１１８及びバリア膜１１６には、導体プラグ５４ｂに達するコンタクトホール１２０ｂが形成されている。 Further, a contact hole 120a reaching the conductor plug 54a is formed in the silicon oxide film 118 and the barrier film 116. Further, a contact hole 120b reaching the conductor plug 54b is formed in the silicon oxide film 118 and the barrier film 116.
シリコン酸化膜１１８上、コンタクトホール５２ａ内、及びコンタクトホール１２０ａ内には、導体プラグ５４ａと上部電極４０とに電気的に接続された配線５６ａが形成されている。また、シリコン酸化膜１１８上及びコンタクトホール５２ｂ内には、下部電極３６に電気的に接続された配線５６ｂが形成されている。また、シリコン酸化膜１１８上及びコンタクトホール１２０ｂ内には、導体プラグ５４ｂに電気的に接続された配線５６ｃが形成されている。 A wiring 56a electrically connected to the conductor plug 54a and the upper electrode 40 is formed on the silicon oxide film 118, in the contact hole 52a, and in the contact hole 120a. A wiring 56b electrically connected to the lower electrode 36 is formed on the silicon oxide film 118 and in the contact hole 52b. A wiring 56c electrically connected to the conductor plug 54b is formed on the silicon oxide film 118 and in the contact hole 120b.
バリア膜１１６は、バリア膜６２、７８と同様に、図４８及び図４９に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜１１６は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。 As in the barrier films 62 and 78, the barrier film 116 is formed over the FeRAM chip region 302 and the scribe part 304 as shown in FIGS. 48 and 49, and extends to the adjacent FeRAM chip region 302. Has been. That is, the barrier film 116 includes a scribe part 304, an FeRAM cell part 306, a peripheral circuit part 308 of the FeRAM, a logic circuit part 310, a peripheral circuit part 312 of the logic circuit, a pad part 314, and a scribe part / pad that is a boundary between them. It is formed across the boundary part 316, the pad part / circuit part boundary part 318, and the circuit part / circuit part boundary part 320.
このように、本実施形態による半導体装置は、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２と強誘電体キャパシタ４２の上方に形成された第１金属配線層５６（配線５６ａ、５６ｂ、５６ｃ）との間に形成された平坦なバリア膜１１６と、第１金属配線層５６（配線５６ａ、５６ｂ、５６ｃ）と第２金属配線層７２（配線７２ａ、７２ｂ）との間に形成された平坦なバリア膜６２と、第２金属配線層７２（配線７２ａ、７２ｂ）と第３金属配線層８８（配線８８ａ、８８ｂ）の間に形成された平坦なバリア膜７８とを有することに主たる特徴がある。 As described above, the semiconductor device according to the present embodiment is formed above the ferroelectric capacitor 42 and the ferroelectric capacitor 42 in addition to the barrier films 44, 46 and 58 as a barrier film for preventing diffusion of hydrogen and moisture. The flat barrier film 116 formed between the first metal wiring layer 56 (wirings 56a, 56b, 56c), the first metal wiring layer 56 (wirings 56a, 56b, 56c) and the second metal wiring layer 72 (wiring 72a, 72b) and a flat barrier film 62 formed between the second metal wiring layer 72 (wiring 72a, 72b) and the third metal wiring layer 88 (wiring 88a, 88b). The main feature is that the flat barrier film 78 is formed.
本実施形態による半導体装置では、第１実施形態による半導体装置における平坦なバリア膜６２、７８に加えて、強誘電体キャパシタ４２と強誘電体キャパシタ４２の上方に形成された第１金属配線層５６との間に平坦なバリア膜１１６が形成されているので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を更に大幅に向上することができる。 In the semiconductor device according to the present embodiment, the ferroelectric capacitor 42 and the first metal wiring layer 56 formed above the ferroelectric capacitor 42 in addition to the flat barrier films 62 and 78 in the semiconductor device according to the first embodiment. Since the flat barrier film 116 is formed between the first and second electrodes, hydrogen and moisture are more securely blocked, and the hydrogen and moisture are more reliably prevented from reaching the ferroelectric film 38 of the ferroelectric capacitor 42. be able to. As a result, it is possible to further reliably prevent the electrical characteristics of the ferroelectric capacitor 42 from being deteriorated by hydrogen and moisture, and to further greatly improve the PTHS characteristics of the semiconductor device having the ferroelectric capacitor.
さらに、本実施形態による半導体装置では、平坦なバリア膜６２、７８、１１６が、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されているので、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができる。 Furthermore, in the semiconductor device according to the present embodiment, the flat barrier films 62, 78, 116 are formed by the scribe part 304, the FeRAM cell part 306, the FeRAM peripheral circuit part 308, the logic circuit part 310, the logic circuit peripheral circuit part 312, Since the pad portion 314 is formed over the boundary portion 316 between the scribe portion and the pad portion, the boundary portion 318 between the pad portion and the circuit portion, and the boundary portion 320 between the circuit portion and the circuit portion, the hydrogen and moisture. Therefore, it is possible to prevent the deterioration of the electrical characteristics of the ferroelectric capacitor 42 more reliably.
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図５０乃至図５２を用いて説明する。
まず、図２４乃至図２７、図２８（ａ）、及び図２８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、導体プラグ５４ａ、５４ｂまでを形成する（図５０（ａ）を参照）。(Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
First, the conductor plugs 54a and 54b are formed in the same manner as in the method of manufacturing the semiconductor device according to the first embodiment shown in FIGS. 24 to 27, FIG. 28A, and FIG. see a)).
次いで、例えばアルゴンガスを用いたプラズマ洗浄を行う。これにより、導体プラグ５４ａ、５４ｂ表面に存在する自然酸化膜等が除去される。 Next, for example, plasma cleaning using argon gas is performed. As a result, the natural oxide film and the like existing on the surfaces of the conductor plugs 54a and 54b are removed.
次いで、導体プラグ５４ａ、５４ｂが埋め込まれたシリコン酸化膜４８上に、例えばスパッタ法又はＣＶＤ法により、バリア膜１１６を形成する。バリア膜１１４としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する。シリコン酸化膜４８は平坦化されており、平坦化されたシリコン酸化膜４８上にバリア膜１１６を形成するため、バリア膜１１６は平坦となる。 Next, the barrier film 116 is formed on the silicon oxide film 48 in which the conductor plugs 54a and 54b are embedded by, for example, sputtering or CVD. As the barrier film 114, for example, an aluminum oxide film having a thickness of 20 to 70 nm is formed. Since the silicon oxide film 48 is flattened and the barrier film 116 is formed on the flattened silicon oxide film 48, the barrier film 116 becomes flat.
バリア膜１１６は、図５１に示すように、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成するとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成する。すなわち、バリア膜１１６は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部３０８、ロジック回路部３１０、ロジック回路の周辺回路部３１２、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成する。 As shown in FIG. 51, the barrier film 116 is formed over the FeRAM chip region 302 and the scribe part 304 and extends to the adjacent FeRAM chip region 302. That is, the barrier film 116 includes a scribe part 304, an FeRAM cell part 306, a peripheral circuit part 308 of the FeRAM, a logic circuit part 310, a peripheral circuit part 312 of the logic circuit, a pad part 314, and a scribe part / pad that is a boundary between them. It is formed across the inter-part boundary 316, the pad part / circuit part boundary part 318, and the circuit part / circuit part boundary part 320.
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜１１８を形成する（図５０（ｂ）を参照）。 Next, a silicon oxide film 118 of, eg, a 100 nm-thickness is formed on the entire surface by, eg, plasma TEOSCVD (see FIG. 50B).
次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜１１８及びバリア膜１１６に、導体プラグ５４ａ、５４ｂに達するコンタクトホール１２０ａ、１２０ｂを形成する（図５０（ｃ）を参照）。 Next, contact holes 120a and 120b reaching the conductor plugs 54a and 54b are formed in the silicon oxide film 118 and the barrier film 116 by photolithography and dry etching (see FIG. 50C).
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのＳｉＯＮ膜１２２を形成する（図５２（ａ）を参照）。 Next, a SiON film 122 of, eg, a 100 nm-thickness is formed on the entire surface by, eg, CVD (see FIG. 52A).
次いで、フォトリソグラフィー及びドライエッチングにより、ＳｉＯＮ膜１２２、シリコン酸化膜１１８、バリア膜１１６、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４に、強誘電体キャパシタ４２の上部電極４０に達するコンタクトホール５２ａと、強誘電体キャパシタ４２の下部電極３６に達するコンタクトホール５２ａとを形成する（図５２（ｂ）を参照）。 Next, contact holes reaching the upper electrode 40 of the ferroelectric capacitor 42 are formed in the SiON film 122, the silicon oxide film 118, the barrier film 116, the silicon oxide film 48, the barrier film 46, and the barrier film 44 by photolithography and dry etching. 52a and a contact hole 52a reaching the lower electrode 36 of the ferroelectric capacitor 42 are formed (see FIG. 52B).
次いで、酸素雰囲気にて、例えば５００℃、６０分間の熱処理を行う。この熱処理は、強誘電体キャパシタ４２の強誘電体膜３８に酸素を供給し、強誘電体キャパシタ４２の電気的特性を回復するためのものである。 Next, heat treatment is performed in an oxygen atmosphere at, for example, 500 ° C. for 60 minutes. This heat treatment is for recovering the electrical characteristics of the ferroelectric capacitor 42 by supplying oxygen to the ferroelectric film 38 of the ferroelectric capacitor 42.
次いで、エッチングによりＳｉＯＮ膜１２２を除去する。 Next, the SiON film 122 is removed by etching.
次いで、全面に、例えば膜厚１５０ｎｍのＴｉＮ膜と、例えば膜厚５５０ｎｍのＡｌＣｕ合金膜と、例えば膜厚５ｎｍのＴｉ膜と、例えば膜厚１５０ｎｍのＴｉＮ膜とを順次積層する。こうして、ＴｉＮ膜とＡｌＣｕ合金膜とＴｉ膜とＴｉＮ膜とを順次積層してなる導体膜が形成される。 Next, a TiN film having a thickness of 150 nm, an AlCu alloy film having a thickness of 550 nm, a Ti film having a thickness of 5 nm, and a TiN film having a thickness of 150 nm, for example, are sequentially stacked on the entire surface. Thus, a conductor film is formed by sequentially laminating the TiN film, the AlCu alloy film, the Ti film, and the TiN film.
次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。これにより、第１金属配線層５６、すなわち強誘電体キャパシタ４２の上部電極４０と導体プラグ５４ａとに電気的に接続された配線５６ａ、強誘電体キャパシタ４２の下部電極３６に電気的に接続された配線５６ｂ、及び導体プラグ５４ｂに電気的に接続された配線５６ｃが形成される（図５２（ｃ）を参照）。配線５６ａ、５６ｂ、５６ｃを形成する際のドライエッチングにおいては、シリコン酸化膜１１８がエッチングのストッパ膜として機能する。このシリコン酸化膜１１８によりバリア膜１１８が保護され、配線５６ａ、５６ｂ、５６ｃを形成する際のエッチングによりバリア膜１１８の膜厚が減少し或いはバリア膜１１８が除去されてしまうのを防止することができる。これにより、バリア膜１１８の水素及び水分の拡散機能が劣化するのを防止することができる。 Next, the conductor film is patterned by photolithography and dry etching. Thus, the first metal wiring layer 56, that is, the wiring 56a electrically connected to the upper electrode 40 of the ferroelectric capacitor 42 and the conductor plug 54a, and the lower electrode 36 of the ferroelectric capacitor 42 are electrically connected. The wiring 56b and the wiring 56c electrically connected to the conductor plug 54b are formed (see FIG. 52C). In dry etching when the wirings 56a, 56b, and 56c are formed, the silicon oxide film 118 functions as an etching stopper film. The silicon oxide film 118 protects the barrier film 118, and prevents the thickness of the barrier film 118 from being reduced or the barrier film 118 from being removed by etching when the wirings 56a, 56b, and 56c are formed. it can. Thereby, it is possible to prevent the hydrogen and moisture diffusion function of the barrier film 118 from being deteriorated.
この後の工程は、図２９（ｂ）乃至図３９に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。 Subsequent steps are the same as those in the semiconductor device manufacturing method according to the first embodiment shown in FIGS.
このように、本実施形態によれば、水素及び水分の拡散を防止するバリア膜として、バリア膜４４、４６、５８に加えて、強誘電体キャパシタ４２と強誘電体キャパシタ４２の上方に形成された第１金属配線層５６との間に形成された平坦なバリア膜１１６と、第１金属配線層５６と第２金属配線層７２との間に形成された平坦なバリア膜６２と、第２金属配線層７２と第３金属配線層８８の間に形成された平坦なバリア膜７８とを有するので、水素及び水分を更に確実にバリアし、水素及び水分が強誘電体キャパシタ４２の強誘電体膜３８に達するのを更に確実に防止することができる。これにより、水素及び水分による強誘電体キャパシタ４２の電気的特性の劣化を更に確実に防止することができ、強誘電体キャパシタを有する半導体装置のＰＴＨＳ特性を更に大幅に向上することができる。 As described above, according to the present embodiment, the barrier film for preventing the diffusion of hydrogen and moisture is formed above the ferroelectric capacitor 42 and the ferroelectric capacitor 42 in addition to the barrier films 44, 46 and 58. A flat barrier film 116 formed between the first metal wiring layer 56 and the flat barrier film 62 formed between the first metal wiring layer 56 and the second metal wiring layer 72; Since it has the flat barrier film 78 formed between the metal wiring layer 72 and the third metal wiring layer 88, hydrogen and moisture are further reliably blocked, and the hydrogen and moisture are the ferroelectric of the ferroelectric capacitor 42. Reaching the film 38 can be prevented more reliably. As a result, it is possible to further reliably prevent the electrical characteristics of the ferroelectric capacitor 42 from being deteriorated by hydrogen and moisture, and to further greatly improve the PTHS characteristics of the semiconductor device having the ferroelectric capacitor.
なお、本実施形態では、導体プラグ５４ａ、５４ｂを形成した後に、バリア膜１１６を形成する場合について説明したが、導体プラグ５４ａ、５４ｂを形成する前に、バリア膜１１６を形成してもよい。 In this embodiment, the case where the barrier film 116 is formed after the conductor plugs 54a and 54b are formed has been described. However, the barrier film 116 may be formed before the conductor plugs 54a and 54b are formed.
具体的には、まず、図２４乃至図２７（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ＣＭＰ法により表面が平坦化されたシリコン酸化膜４８までを形成する。 Specifically, first, the silicon oxide film 48 whose surface is planarized is formed by the CMP method in the same manner as in the semiconductor device manufacturing method according to the first embodiment shown in FIGS.
次いで、ＣＭＰ法により表面が平坦化されたシリコン酸化膜４８上にバリア膜１１６を形成する。 Next, a barrier film 116 is formed on the silicon oxide film 48 whose surface is planarized by CMP.
次いで、バリア膜１１６上に、例えば膜厚１００ｎｍのシリコン酸化膜を形成する。 Next, a silicon oxide film having a thickness of 100 nm, for example, is formed on the barrier film 116.
次いで、バリア膜１１６上のシリコン酸化膜、バリア膜１１６、シリコン酸化膜４８、バリア膜４６、シリコン酸化膜３４、及び層間絶縁膜２７に、ソース／ドレイン拡散層２２に達するコンタクトホール５０ａ、５０ｂを形成する。 Next, contact holes 50 a and 50 b reaching the source / drain diffusion layer 22 are formed in the silicon oxide film on the barrier film 116, the barrier film 116, the silicon oxide film 48, the barrier film 46, the silicon oxide film 34, and the interlayer insulating film 27. Form.
次いで、コンタクトホール５０ａ、５０ｂに埋め込まれた導体プラグ５４ａ、５４ｂを形成する。 Next, conductor plugs 54a and 54b embedded in the contact holes 50a and 50b are formed.
このように、導体プラグ５０ａ、５０ｂを形成する前に、バリア膜１１６を形成してもよい。 Thus, the barrier film 116 may be formed before the conductor plugs 50a and 50b are formed.
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
例えば、上記実施形態では、強誘電体膜３８としてＰＺＴ膜を用いる場合を例に説明したが、強誘電体膜３８はＰＺＴ膜に限定されるものではなく、他のあらゆる強誘電体膜を適宜用いることができる。例えば、強誘電体膜３８として、Ｐｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３膜（ＰＬＺＴ膜）、ＳｒＢｉ２（ＴａＸＮｂ１−Ｘ）２Ｏ９膜、Ｂｉ４Ｔｉ２Ｏ１２膜等を用いてもよい。For example, in the above-described embodiment, the case where a PZT film is used as the ferroelectric film 38 has been described as an example. However, the ferroelectric film 38 is not limited to the PZT film, and any other ferroelectric film may be appropriately used. Can be used. For example, strong as the dielectric layer 38, Pb 1-X La X Zr 1-Y Ti Y O 3 film (PLZT film), SrBi 2 (Ta X Nb 1-X) 2 O 9 film, Bi four Ti 2 O 12 A film or the like may be used.
また、上記実施形態では、酸化アルミニウム膜３６ａとＰｔ膜３６ｂとの積層膜により下部電極３６を構成したが、下部電極３６を構成する導体膜等の材料はかかる材料に限定されるものではない。例えば、Ｉｒ膜、ＩｒＯ２膜、Ｒｕ膜、ＲｕＯ２膜、ＳｒＲｕＯ（ストロンチウムルテニウムオキサイド）膜（ＳＲＯ膜）、Ｐｄ膜により下部電極３８を構成してもよい。Moreover, in the said embodiment, although the lower electrode 36 was comprised by the laminated film of the aluminum oxide film 36a and the Pt film | membrane 36b, materials, such as a conductor film which comprises the lower electrode 36, are not limited to this material. For example, the lower electrode 38 may be formed of an Ir film, an IrO 2 film, a Ru film, a RuO 2 film, a SrRuO (strontium ruthenium oxide) film (SRO film), or a Pd film.
また、上記実施形態では、ＩｒＯＸ膜４０ａとＩｒＯＹ膜４０ｂとの積層膜により上部電極４０を構成したが、上部電極４０を構成する導体膜の材料はかかる材料に限定されるものではない。例えば、Ｉｒ膜、Ｒｕ膜、ＲｕＯ２膜、ＳＲＯ膜、Ｐｄ膜により上部電極４０を構成してもよい。In the above embodiment, the upper electrode 40 is configured by the laminated film of the IrO X film 40a and the IrO Y film 40b. However, the material of the conductor film that configures the upper electrode 40 is not limited to such a material. For example, the upper electrode 40 may be formed of an Ir film, Ru film, RuO 2 film, SRO film, or Pd film.
また、上記実施形態では、平坦なバリア膜について、第１実施形態においては第１金属配線層５６と第２金属配線層７２との間にバリア膜６２を形成し、第２金属配線層７２と第３金属配線層８８との間にバリア膜７８を形成する場合について説明し、第２実施形態においてはバリア膜６２、７８に加えて第３金属配線層８８の上方にバリア膜１１４を形成する場合について説明し、第３実施形態においてはバリア膜６２、７８に加えて強誘電体キャパシタ４２と第１金属配線層５６との間にバリア膜１１６を形成する場合について説明したが、形成するバリア膜６２、７８、１１４、１１６の組合せは、上記実施形態において説明した場合に限定されるものではない。平坦なバリア膜は、バリア膜６２、７８、１１４、１１６のうちの少なくとも２層が形成されていればよく、バリア膜６２、７８、１１４、１１６のうちの３層を形成してもよいし、或いはバリア膜６２、７８、１１４、１１６の４層すべてを形成してもよい。また、半導体基板１０上に形成する金属配線層の層数等に応じて、更に多くの平坦なバリア膜を形成してもよい。この場合において、平坦なバリア膜の膜厚は、第１実施形態において述べたように、例えば、５０ｎｍ以上１００ｎｍ未満、より好ましくは５０ｎｍ以上８０ｎｍ以下に設定することが望ましい。 In the above embodiment, a flat barrier film is formed by forming a barrier film 62 between the first metal wiring layer 56 and the second metal wiring layer 72 in the first embodiment. The case where the barrier film 78 is formed between the third metal wiring layer 88 will be described. In the second embodiment, the barrier film 114 is formed above the third metal wiring layer 88 in addition to the barrier films 62 and 78. In the third embodiment, the case where the barrier film 116 is formed between the ferroelectric capacitor 42 and the first metal wiring layer 56 in addition to the barrier films 62 and 78 has been described. The combination of the films 62, 78, 114, 116 is not limited to the case described in the above embodiment. The flat barrier film only needs to form at least two of the barrier films 62, 78, 114, and 116, or may form three of the barrier films 62, 78, 114, and 116. Alternatively, all four layers of the barrier films 62, 78, 114, and 116 may be formed. Further, more flat barrier films may be formed according to the number of metal wiring layers formed on the semiconductor substrate 10. In this case, as described in the first embodiment, the thickness of the flat barrier film is desirably set to, for example, 50 nm or more and less than 100 nm, more preferably 50 nm or more and 80 nm or less.
なお、強誘電体キャパシタの電気的特性の劣化を効果的に防止する観点からは、ボンディングパッドと、ボンディングパッド下の最上層の金属配線層との間に平坦なバリア膜がまずは形成されており、他の金属配線層の間に他の平坦なバリア膜が形成されていることが望ましい。 In order to effectively prevent the deterioration of the electrical characteristics of the ferroelectric capacitor, a flat barrier film is first formed between the bonding pad and the uppermost metal wiring layer under the bonding pad. It is desirable that another flat barrier film is formed between the other metal wiring layers.
また、上記実施形態では、バリア膜として酸化アルミニウム膜を用いる場合を例に説明したが、バリア膜は酸化アルミニウム膜に限定されるものではない。水素又は水分の拡散を防止する機能を有する膜を、バリア膜として適宜用いることができる。バリア膜としては、例えば金属酸化物よりなる膜を適宜用いることができる。金属酸化物よりなるバリア膜としては、例えば、タンタル酸化物やチタン酸化物等よりなる膜を用いることができる。また、バリア膜は、金属酸化物よりなる膜に限定されるものではない。例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）やシリコン窒化酸化膜（ＳｉＯＮ膜）等をバリア膜として用いることもできる。また、塗布型酸化膜、或いはポリイミド、ポリアリーレン、ポリアリーレンエーテル、ベンゾシクロブテン等よりなる樹脂膜のような吸湿性を有する有機膜をバリア膜として用いることができる。In the above embodiment, the case where an aluminum oxide film is used as the barrier film has been described as an example. However, the barrier film is not limited to the aluminum oxide film. A film having a function of preventing diffusion of hydrogen or moisture can be used as appropriate as a barrier film. As the barrier film, for example, a film made of a metal oxide can be used as appropriate. As the barrier film made of metal oxide, for example, a film made of tantalum oxide, titanium oxide, or the like can be used. The barrier film is not limited to a film made of a metal oxide. For example, a silicon nitride film (Si 3 N 4 film), a silicon oxynitride film (SiON film), or the like can be used as the barrier film. Alternatively, a coating type oxide film or an organic film having a hygroscopic property such as a resin film made of polyimide, polyarylene, polyarylene ether, benzocyclobutene, or the like can be used as the barrier film.
また、上記実施形態では、形成するバリア膜のすべてに同一材料よりなるバリア膜を用いる場合について説明したが、以下に述べるように、異なる材料よりなるバリア膜を適宜用いることもできる。 Moreover, although the case where the barrier film which consists of the same material was used for all the barrier films to form was demonstrated in the said embodiment, the barrier film which consists of a different material can also be used suitably as described below.
例えば、第１又は第２実施形態による半導体装置において、平坦なバリア膜６２、７８、１１４のうちで最も強誘電体キャパシタ４２側に形成されているバリア膜６２として酸化アルミニウム膜を用いるとともに、バリア膜６２の上方に形成されているバリア膜７８又はバリア膜１１４としてシリコン窒化膜を用いてもよい。また、例えば、酸化アルミニウム膜上に、酸化チタン膜を形成してもよい。 For example, in the semiconductor device according to the first or second embodiment, an aluminum oxide film is used as the barrier film 62 formed closest to the ferroelectric capacitor 42 among the flat barrier films 62, 78, and 114, and the barrier is used. A silicon nitride film may be used as the barrier film 78 or the barrier film 114 formed above the film 62. Further, for example, a titanium oxide film may be formed on the aluminum oxide film.
また、第２実施形態による半導体装置において、第３金属配線層８８の下方に形成されている平坦なバリア膜６２、７８として酸化アルミニウム膜等の金属酸化物よりなる膜やシリコン窒化膜等の無機膜を用いるとともに、第３金属配線層８８の上方に形成され、配線（ボンディングパッド）８８ｂに達する開口部９６ｂが形成される平坦なバリア膜１１４として、吸湿性を有する有機膜を形成してもよい。 In the semiconductor device according to the second embodiment, the flat barrier films 62 and 78 formed below the third metal wiring layer 88 are inorganic films such as a film made of a metal oxide such as an aluminum oxide film and a silicon nitride film. Even if a film is used, an organic film having hygroscopicity may be formed as the flat barrier film 114 formed above the third metal wiring layer 88 and having an opening 96b reaching the wiring (bonding pad) 88b. Good.
また、上記実施形態では、層間絶縁膜を構成する絶縁膜として、シリコン酸化膜を形成する場合を例に説明したが、シリコン酸化膜に代えて、種々の絶縁膜を形成することができる。 In the above embodiment, the case where a silicon oxide film is formed as an insulating film constituting the interlayer insulating film has been described as an example. However, various insulating films can be formed instead of the silicon oxide film.
また、上記実施形態では、層間絶縁膜を構成する絶縁膜の表面を平坦化する方法としてＣＭＰ法を用いる場合を例に説明したが、絶縁膜の表面を平坦化する方法は、ＣＭＰ法に限定されるものではない。例えば、エッチングにより、絶縁膜の表面を平坦化してもよい。エッチングガスとしては、例えばＡｒガスを用いることができる。 In the above embodiment, the case where the CMP method is used as the method for planarizing the surface of the insulating film constituting the interlayer insulating film has been described as an example. However, the method for planarizing the surface of the insulating film is limited to the CMP method. Is not to be done. For example, the surface of the insulating film may be planarized by etching. For example, Ar gas can be used as the etching gas.
また、上記実施形態では、第１金属配線層５６、第２金属配線層７２、及び第３金属配線層８８の３層の金属配線層により半導体基板１０上に回路が構成される場合を例に説明したが、半導体基板１０上の回路を構成する金属配線層の層数は３層に限定されるものではない。金属配線層の層数は、半導体基板１０上に構成する回路の設計に応じて適宜設定することができる。 Further, in the above embodiment, a case where a circuit is configured on the semiconductor substrate 10 by the three metal wiring layers of the first metal wiring layer 56, the second metal wiring layer 72, and the third metal wiring layer 88 is taken as an example. As described above, the number of metal wiring layers constituting the circuit on the semiconductor substrate 10 is not limited to three. The number of metal wiring layers can be appropriately set according to the design of the circuit configured on the semiconductor substrate 10.
また、上記実施形態では、１つのトランジスタ２４及び１つの強誘電体キャパシタ４２を有する１Ｔ１Ｃ型のメモリセルが形成されている場合を例に説明したが、メモリセルの構成は１Ｔ１Ｃ型に限定されるものではない。メモリセルの構成としては、１Ｔ１Ｃ型のほか、例えば２つのトランジスタ及び２つの強誘電体キャパシタを有する２Ｔ２Ｃ型等の種々の構成を用いることができる。 In the above embodiment, the case where a 1T1C type memory cell having one transistor 24 and one ferroelectric capacitor 42 is formed is described as an example. However, the configuration of the memory cell is limited to the 1T1C type. It is not a thing. As the configuration of the memory cell, in addition to the 1T1C type, various configurations such as a 2T2C type having two transistors and two ferroelectric capacitors can be used.
また、上記実施形態では、プレーナー型セルを有するＦｅＲＡＭ構造の半導体装置について説明したが、本発明の適用範囲はこれに限定されるものではない。例えば、本発明は、スタック型セルを有し、ゲート長が例えば０．１８μｍに設定されたＦｅＲＡＭ構造の半導体装置についても適用することができる。 In the above embodiment, the semiconductor device having the FeRAM structure having the planar type cell has been described. However, the scope of application of the present invention is not limited to this. For example, the present invention can also be applied to a FeRAM structure semiconductor device having a stack type cell and a gate length set to, for example, 0.18 μm.
図５３は、本発明を適用したスタック型セルを有するＦｅＲＡＭ構造の半導体装置の構造を示す断面図である。なお、図５３においては、ＦｅＲＡＭセル部３０６以外の部分については、バリア膜以外の構造を省略して示している。 FIG. 53 is a cross-sectional view showing the structure of a FeRAM structure semiconductor device having a stack type cell to which the present invention is applied. In FIG. 53, the structure other than the barrier film is omitted for the portions other than the FeRAM cell portion 306.
図示するように、例えばシリコンよりなる半導体基板２１０上には、素子領域を画定する素子分離領域２１２が形成されている。素子分離領域２１２が形成された半導体基板２１０内には、ウェル２１４ａ、２１４ｂが形成されている。 As illustrated, an element isolation region 212 that defines an element region is formed on a semiconductor substrate 210 made of, for example, silicon. Wells 214a and 214b are formed in the semiconductor substrate 210 in which the element isolation region 212 is formed.
ウェル２１４ａ、２１４ｂが形成された半導体基板２１０上には、ゲート絶縁膜２１６を介してゲート電極（ゲート配線）２１８が形成されている。ゲート電極２１８は、例えば、ポリシリコン膜上に、トランジスタのゲート長等に応じてコバルトシリサイド膜、ニッケルシリサイド膜、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。ゲート電極２１８上には、シリコン酸化膜２１９が形成されている。ゲート電極２１８及びシリコン酸化膜２１９の側壁部分には、サイドウォール絶縁膜２２０が形成されている。 On the semiconductor substrate 210 in which the wells 214a and 214b are formed, a gate electrode (gate wiring) 218 is formed via a gate insulating film 216. The gate electrode 218 has, for example, a polycide structure in which a metal silicide film such as a cobalt silicide film, a nickel silicide film, or a tungsten silicide film is stacked on a polysilicon film according to the gate length of the transistor. A silicon oxide film 219 is formed on the gate electrode 218. Sidewall insulating films 220 are formed on the side walls of the gate electrode 218 and the silicon oxide film 219.
サイドウォール絶縁膜２２０が形成されたゲート電極２１８の両側には、ソース／ドレイン拡散層２２２が形成されている。こうして、ゲート電極２１８とソース／ドレイン拡散層２２２とを有するトランジスタ２２４が構成されている。トランジスタ２２４のゲート長は、例えば０．１８μｍに設定されている。 Source / drain diffusion layers 222 are formed on both sides of the gate electrode 218 on which the sidewall insulating film 220 is formed. Thus, the transistor 224 having the gate electrode 218 and the source / drain diffusion layer 222 is formed. The gate length of the transistor 224 is set to 0.18 μm, for example.
トランジスタ２２４が形成された半導体基板２１０上には、ＳｉＯＮ膜２２５と、シリコン酸化膜２２６とを順次積層してなる層間絶縁膜２２７が形成されている。層間絶縁膜２２７の表面は平坦化されている。 On the semiconductor substrate 210 on which the transistor 224 is formed, an interlayer insulating film 227 formed by sequentially laminating a SiON film 225 and a silicon oxide film 226 is formed. The surface of the interlayer insulating film 227 is planarized.
層間絶縁膜２２７上には、例えば酸化アルミニウム膜よりなるバリア膜２２８が形成されている。 On the interlayer insulating film 227, a barrier film 228 made of, for example, an aluminum oxide film is formed.
バリア膜２２８及び層間絶縁膜２２７には、ソース／ドレイン拡散層２２２に達するコンタクトホール２３０ａ、２３０ｂが形成されている。 Contact holes 230 a and 230 b reaching the source / drain diffusion layer 222 are formed in the barrier film 228 and the interlayer insulating film 227.
コンタクトホール２３０ａ、２３０ｂには、Ｔｉ膜とＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。 In the contact holes 230a and 230b, a barrier metal film (not shown) formed by sequentially laminating a Ti film and a TiN film is formed.
バリアメタル膜が形成されたコンタクトホール２３０ａ、２３０ｂ内には、タングステンよりなる導体プラグ２３２ａ、２３２ｂが埋め込まれている。 Conductor plugs 232a and 232b made of tungsten are buried in the contact holes 230a and 230b in which the barrier metal film is formed.
バリア膜２２８上には、導体プラグ２３２ａに電気的に接続されたＩｒ膜２３４が形成されている。 On the barrier film 228, an Ir film 234 electrically connected to the conductor plug 232a is formed.
Ｉｒ膜２３４上には、強誘電体キャパシタ２４２の下部電極２３６が形成されている。 On the Ir film 234, the lower electrode 236 of the ferroelectric capacitor 242 is formed.
下部電極２３６上には、強誘電体キャパシタ２４２の強誘電体膜２３８が形成されている。強誘電体膜２３８としては、例えばＰＺＴ膜が用いられている。 A ferroelectric film 238 of the ferroelectric capacitor 242 is formed on the lower electrode 236. As the ferroelectric film 238, for example, a PZT film is used.
強誘電体膜２３８上には、強誘電体キャパシタ２４２の上部電極２４０が形成されている。 An upper electrode 240 of the ferroelectric capacitor 242 is formed on the ferroelectric film 238.
積層されている上部電極２４０、強誘電体膜２３８、下部電極２３６、及びＩｒ膜２３４は、エッチングにより一括してパターニングされ、互いにほぼ同じ平面形状を有している。 The upper electrode 240, the ferroelectric film 238, the lower electrode 236, and the Ir film 234 that are stacked are patterned together by etching and have substantially the same planar shape.
こうして、下部電極２３６と強誘電体膜２３８と上部電極２４０とからなる強誘電体キャパシタ２４２が構成されている。強誘電体キャパシタ２４２の下部電極２３６は、Ｉｒ膜２３４を介して導体プラグ２３２ａに電気的に接続されている。 Thus, a ferroelectric capacitor 242 composed of the lower electrode 236, the ferroelectric film 238, and the upper electrode 240 is formed. The lower electrode 236 of the ferroelectric capacitor 242 is electrically connected to the conductor plug 232a through the Ir film 234.
層間絶縁膜２２７のＩｒ膜２３４が形成されていない領域上には、Ｉｒ膜２３４と同程度の膜厚或いはＩｒ膜２３４よりも薄い膜厚のＳｉＯＮ膜２４４が形成されている。なお、ＳｉＯＮ膜２４４に代えて、シリコン酸化膜を形成してもよい。 On the region of the interlayer insulating film 227 where the Ir film 234 is not formed, a SiON film 244 having a film thickness comparable to the Ir film 234 or thinner than the Ir film 234 is formed. In place of the SiON film 244, a silicon oxide film may be formed.
強誘電体キャパシタ２４２上及びＳｉＯＮ膜２４４上には、水素及び水分の拡散を防止する機能を有するバリア膜２４６が形成されている。バリア膜２４６としては、例えば酸化アルミニウム膜が用いられている。 A barrier film 246 having a function of preventing the diffusion of hydrogen and moisture is formed on the ferroelectric capacitor 242 and the SiON film 244. As the barrier film 246, for example, an aluminum oxide film is used.
バリア膜２４６上にはシリコン酸化膜２４８が形成され、シリコン酸化膜２４８により強誘電体キャパシタ２４２が埋め込まれている。シリコン酸化膜２４８の表面は平坦化されている。 A silicon oxide film 248 is formed on the barrier film 246, and the ferroelectric capacitor 242 is embedded by the silicon oxide film 248. The surface of the silicon oxide film 248 is planarized.
平坦化されたシリコン酸化膜２４８上には、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２５０が形成されている。バリア膜２５０としては、例えば酸化アルミニウム膜が用いられている。バリア膜２５０は、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜２５０は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部（図示せず）、ロジック回路部３１０、ロジック回路の周辺回路部（図示せず）、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。 A flat barrier film 250 having a function of preventing diffusion of hydrogen and moisture is formed on the flattened silicon oxide film 248. For example, an aluminum oxide film is used as the barrier film 250. The barrier film 250 is formed over the FeRAM chip region 302 and the scribe part 304 and extends to the adjacent FeRAM chip region 302. That is, the barrier film 250 includes a scribe part 304, an FeRAM cell part 306, a peripheral circuit part (not shown) of the FeRAM, a logic circuit part 310, a peripheral circuit part (not shown) of the logic circuit, a pad part 314, and the like. It is formed across the boundary part 316 between the scribe part and the pad part, the boundary part 318 between the pad part and the circuit part, and the boundary part 320 between the circuit part and the circuit part.
バリア膜２５０上には、シリコン酸化膜２５２が形成されている。 A silicon oxide film 252 is formed on the barrier film 250.
こうして、ＳｉＯＮ膜２４４、バリア膜２４６、シリコン酸化膜２４８、バリア膜２５０、及びシリコン酸化膜２５２により層間絶縁膜２５３が構成されている。 Thus, the SiON film 244, the barrier film 246, the silicon oxide film 248, the barrier film 250, and the silicon oxide film 252 constitute the interlayer insulating film 253.
シリコン酸化膜２５２、バリア膜２５０、シリコン酸化膜２４８及びバリア膜２４６には、強誘電体キャパシタ２４２の上部電極２４０に達するコンタクトホール２５４ａが形成されている。また、シリコン酸化膜２５２、バリア膜２５０、シリコン酸化膜２４８、バリア膜２４６、及びＳｉＯＮ膜２４４には、導体プラグ２３２ｂに達するコンタクトホール２５４ｂが形成されている。 A contact hole 254a reaching the upper electrode 240 of the ferroelectric capacitor 242 is formed in the silicon oxide film 252, the barrier film 250, the silicon oxide film 248, and the barrier film 246. In addition, a contact hole 254b reaching the conductor plug 232b is formed in the silicon oxide film 252, the barrier film 250, the silicon oxide film 248, the barrier film 246, and the SiON film 244.
コンタクトホール２５４ａ、２５４ｂ内には、Ｔｉ膜とＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。なお、バリアメタル膜として、Ｔｉ膜を形成せずに、ＴｉＮ膜よりなるバリアメタル膜を形成してもよい。 In the contact holes 254a and 254b, a barrier metal film (not shown) is formed by sequentially stacking a Ti film and a TiN film. As the barrier metal film, a TiN film may be formed without forming a Ti film.
バリアメタル膜が形成されたコンタクトホール２５４ａ、２５４ｂ内には、タングステンよりなる導体プラグ２５６ａ、２５６ｂがそれぞれ埋め込まれている。 Conductor plugs 256a and 256b made of tungsten are buried in the contact holes 254a and 254b in which the barrier metal film is formed.
シリコン酸化膜２５２上には、導体プラグ２５６ａに電気的に接続された配線２５８ａと、導体プラグ２５６ｂに電気的に接続された配線２５８ｂとが形成されている。 On the silicon oxide film 252, a wiring 258a electrically connected to the conductor plug 256a and a wiring 258b electrically connected to the conductor plug 256b are formed.
配線２５８ａ、２５８ｂが形成されたシリコン酸化膜２５２上にはシリコン酸化膜２６０が形成され、シリコン酸化膜２６０により配線２５８ａ、２５８ｂが埋め込まれている。シリコン酸化膜２６０の表面は平坦化されている。 A silicon oxide film 260 is formed on the silicon oxide film 252 on which the wirings 258a and 258b are formed, and the wirings 258a and 258b are embedded by the silicon oxide film 260. The surface of the silicon oxide film 260 is planarized.
平坦化されたシリコン酸化膜２６０上には、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２６２が形成されている。バリア膜２６２としては、例えば酸化アルミニウム膜が用いられている。バリア膜２６２は、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜２６２は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部（図示せず）、ロジック回路部３１０、ロジック回路の周辺回路部（図示せず）、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。 A flat barrier film 262 having a function of preventing diffusion of hydrogen and moisture is formed on the flattened silicon oxide film 260. As the barrier film 262, for example, an aluminum oxide film is used. The barrier film 262 is formed over the FeRAM chip region 302 and the scribe part 304 and extends to the adjacent FeRAM chip region 302. That is, the barrier film 262 includes a scribe portion 304, an FeRAM cell portion 306, an FeRAM peripheral circuit portion (not shown), a logic circuit portion 310, a logic circuit peripheral circuit portion (not shown), a pad portion 314, and the like. The boundary portion is formed across the boundary portion 316 between the scribe portion and the pad portion, the boundary portion 318 between the pad portion and the circuit portion, and the boundary portion 320 between the circuit portion and the circuit portion.
バリア膜２６２上には、シリコン酸化膜２６４が形成されている。 A silicon oxide film 264 is formed on the barrier film 262.
こうして、シリコン酸化膜２６０、バリア膜２６２、及びシリコン酸化膜２６４により層間絶縁膜２６５が構成されている。 Thus, the silicon oxide film 260, the barrier film 262, and the silicon oxide film 264 constitute an interlayer insulating film 265.
シリコン酸化膜２６４、バリア膜２６２、及びシリコン酸化膜２６０には、配線２５８ｂに達するコンタクトホール２６８が形成されている。 A contact hole 268 reaching the wiring 258b is formed in the silicon oxide film 264, the barrier film 262, and the silicon oxide film 260.
コンタクトホール２６８内には、Ｔｉ膜とＴｉＮ膜とを順次積層してなるバリアメタル膜（図示せず）が形成されている。 In the contact hole 268, a barrier metal film (not shown) formed by sequentially laminating a Ti film and a TiN film is formed.
バリアメタル膜が形成されたコンタクトホール２６８内には、タングステンよりなる導体プラグ２７０が埋め込まれている。 A conductor plug 270 made of tungsten is buried in the contact hole 268 in which the barrier metal film is formed.
シリコン酸化膜２６４上には、導体プラグ２６８に電気的に接続された配線２７２が形成されている。 A wiring 272 electrically connected to the conductor plug 268 is formed on the silicon oxide film 264.
配線２７２が形成されたシリコン酸化膜２６４上にはシリコン酸化膜２７４が形成され、シリコン酸化膜２７４により配線２７２が埋め込まれている。シリコン酸化膜２７４の表面は平坦化されている。 A silicon oxide film 274 is formed on the silicon oxide film 264 on which the wiring 272 is formed, and the wiring 272 is embedded by the silicon oxide film 274. The surface of the silicon oxide film 274 is planarized.
平坦化されたシリコン酸化膜２７４上には、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２７６が形成されている。バリア膜２７６としては、例えば酸化アルミニウム膜が用いられている。バリア膜２７６は、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。すなわち、バリア膜２７６は、スクライブ部３０４、ＦｅＲＡＭセル部３０６、ＦｅＲＡＭの周辺回路部（図示せず）、ロジック回路部３１０、ロジック回路の周辺回路部（図示せず）、パッド部３１４、これらの境界部であるスクライブ部・パッド部間境界部３１６、パッド部・回路部間境界部３１８、及び回路部・回路部間境界部３２０にわたって形成されている。 A flat barrier film 276 having a function of preventing diffusion of hydrogen and moisture is formed on the flattened silicon oxide film 274. As the barrier film 276, for example, an aluminum oxide film is used. The barrier film 276 is formed over the FeRAM chip region 302 and the scribe part 304 and extends to the adjacent FeRAM chip region 302. That is, the barrier film 276 includes the scribe part 304, the FeRAM cell part 306, the peripheral circuit part (not shown) of the FeRAM, the logic circuit part 310, the peripheral circuit part (not shown) of the logic circuit, the pad part 314, and the like. It is formed across the boundary part 316 between the scribe part and the pad part, the boundary part 318 between the pad part and the circuit part, and the boundary part 320 between the circuit part and the circuit part.
バリア膜２７６上には、シリコン酸化膜２７８が形成されている。 A silicon oxide film 278 is formed on the barrier film 276.
なお、シリコン酸化膜２７８から上部は図示しないが、回路設計に応じて、シリコン酸化膜等により構成される層間絶縁膜に埋め込まれた配線が適宜形成されている。 Although the upper portion from the silicon oxide film 278 is not shown, wirings embedded in an interlayer insulating film composed of a silicon oxide film or the like are appropriately formed according to circuit design.
上述のように、スタック型セルを有するＦｅＲＡＭ構造の半導体装置においても、上記実施形態と同様に、水素及び水分の拡散を防止する平坦なバリア膜２５０、２６２、２７６を形成することにより、水素及び水分による強誘電体キャパシタ２４２の電気的特性の劣化を確実に防止することができ、ＰＴＨＳ特性を大幅に向上することができる。なお、この場合においても、水素及び水分の拡散を防止する平坦なバリア膜は、少なくとも２層形成されていればよく、バリア膜２５０、２６２、２７６の３層すべてが形成されていなくてもよい。また、必要に応じて、更に多くの平坦なバリア膜を形成してもよい。 As described above, even in a FeRAM structure semiconductor device having a stack type cell, as in the above embodiment, by forming flat barrier films 250, 262, and 276 that prevent diffusion of hydrogen and moisture, hydrogen and Deterioration of the electrical characteristics of the ferroelectric capacitor 242 due to moisture can be reliably prevented, and the PTHS characteristics can be greatly improved. Even in this case, at least two flat barrier films that prevent diffusion of hydrogen and moisture may be formed, and all three layers of barrier films 250, 262, and 276 may not be formed. . Further, more flat barrier films may be formed as necessary.
上記実施形態では、Ａｌを主体とする配線を形成する場合を例に説明したが、配線は、Ａｌを主体とする配線に限定されるものではなく、例えばダマシン法等によりＣｕを主体とする配線を形成してもよい。 In the above embodiment, the case of forming a wiring mainly composed of Al has been described as an example. However, the wiring is not limited to a wiring mainly composed of Al. For example, a wiring mainly composed of Cu by a damascene method or the like. May be formed.
Ｃｕを主体とする配線を用いた場合について図５４及び図５５を用いて説明する。図５４は図５３に示す半導体装置においてＣｕ配線を用いた場合の構造を示す断面図、図５５はＣｕ配線を用いた場合におけるボンディングパッドの構造を示す断面図である。なお、図５４は、図５３と同様に、スタック型セルを有するＦｅＲＡＭ構造の半導体装置の構造を示している。図５３に示す半導体装置と同様の構成要素については同様の符号を付し説明を省略し或いは簡略にする。 The case where wiring mainly composed of Cu is used will be described with reference to FIGS. 54 is a cross-sectional view showing the structure when Cu wiring is used in the semiconductor device shown in FIG. 53, and FIG. 55 is a cross-sectional view showing the structure of the bonding pad when Cu wiring is used. FIG. 54 shows the structure of a FeRAM structure semiconductor device having a stack type cell, as in FIG. Components similar to those of the semiconductor device illustrated in FIG. 53 are denoted by the same reference numerals, and description thereof is omitted or simplified.
図５４に示すように、タングステンよりなる導体プラグ２５６ａ、２５６ｂが埋め込まれた層間絶縁膜２５３上には、シリコン酸化膜２６０ａが形成されている。 As shown in FIG. 54, a silicon oxide film 260a is formed on the interlayer insulating film 253 in which the conductor plugs 256a and 256b made of tungsten are embedded.
シリコン酸化膜２６０ａには、配線溝２８０ａ、２８０ｂが形成されている。 In the silicon oxide film 260a, wiring grooves 280a and 280b are formed.
配線溝２８０ａには、導体プラグ２５６ａに電気的に接続されたＣｕ配線２８２ａが埋め込まれている。配線溝２８０ｂには、導体プラグ２５６ｂに電気的に接続されたＣｕ配線２８２ｂが埋め込まれている。 A Cu wiring 282a electrically connected to the conductor plug 256a is embedded in the wiring groove 280a. A Cu wiring 282b electrically connected to the conductor plug 256b is embedded in the wiring groove 280b.
Ｃｕ配線２８２ａ、２８２ｂが埋め込まれたシリコン酸化膜２６０ａ上には、シリコン酸化膜２６０ｂが形成されている。シリコン酸化膜２６０ｂの表面は平坦化されている。 A silicon oxide film 260b is formed on the silicon oxide film 260a in which the Cu wirings 282a and 282b are embedded. The surface of the silicon oxide film 260b is planarized.
平坦化されたシリコン酸化膜２６０上には、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２６２が形成されている。 A flat barrier film 262 having a function of preventing diffusion of hydrogen and moisture is formed on the flattened silicon oxide film 260.
バリア膜２６２上には、シリコン酸化膜２６４が形成されている。 A silicon oxide film 264 is formed on the barrier film 262.
こうして、シリコン酸化膜２６０、バリア膜２６２、及びシリコン酸化膜２６４により層間絶縁膜２６５が構成されている。 Thus, the silicon oxide film 260, the barrier film 262, and the silicon oxide film 264 constitute an interlayer insulating film 265.
シリコン酸化膜２６４、バリア膜２６２、及びシリコン酸化膜２６０ｂには、Ｃｕ配線２８２ｂに達するコンタクトホール２６８が形成されている。 A contact hole 268 that reaches the Cu wiring 282b is formed in the silicon oxide film 264, the barrier film 262, and the silicon oxide film 260b.
コンタクトホール２６８内には、例えば膜厚１５ｎｍのＴａ膜と、例えば膜厚１３０ｎｍのＣｕ膜とを順次積層してなる膜が形成されている。こうして、Ｔａ膜よりなるバリアメタル膜（図示せず）が形成されたコンタクトホール２６８内には、Ｃｕよりなる導体プラグ２７０が埋め込まれている。 In the contact hole 268, a film is formed by sequentially laminating, for example, a Ta film with a thickness of 15 nm and a Cu film with a thickness of 130 nm, for example. Thus, the conductor plug 270 made of Cu is buried in the contact hole 268 in which the barrier metal film (not shown) made of the Ta film is formed.
上述のようにＣｕ配線を用いた場合において、ボンディングパッドは、ＡｌＣｕ合金膜等のＡｌを主体とする金属膜により構成される。 In the case where Cu wiring is used as described above, the bonding pad is made of a metal film mainly composed of Al, such as an AlCu alloy film.
図５５に示すように、シリコン酸化膜よりなる層間絶縁膜２８４には、配線溝２８５が形成されている。 As shown in FIG. 55, a wiring trench 285 is formed in the interlayer insulating film 284 made of a silicon oxide film.
配線溝２８５には、Ｃｕ配線２８６が埋め込まれている。 Cu wiring 286 is embedded in the wiring groove 285.
Ｃｕ配線２８６が埋め込まれた層間絶縁膜２８４上には、シリコン酸化膜よりなる層間絶縁膜２８８が形成されている。層間絶縁膜２８８を構成するシリコン酸化膜は、例えばプラズマＴＥＯＳＣＶＤ法により形成されたものである。 An interlayer insulating film 288 made of a silicon oxide film is formed on the interlayer insulating film 284 in which the Cu wiring 286 is embedded. The silicon oxide film constituting the interlayer insulating film 288 is formed by, for example, plasma TEOSCVD.
層間絶縁膜２８８には、Ｃｕ配線２８６に達するコンタクトホール２８９が形成されている。 A contact hole 289 reaching the Cu wiring 286 is formed in the interlayer insulating film 288.
コンタクトホール２６８内には、タングステンよりなる導体プラグ２９０が埋め込まれている。 A conductor plug 290 made of tungsten is embedded in the contact hole 268.
導体プラグ２９０が埋め込まれた層間絶縁膜２８８上には、導体プラグ２９０に電気的に接続されたボンディングパッド２９２が形成されている。ボンディングパッド２９２は、ＡｌＣｕ合金膜により構成されている。 A bonding pad 292 electrically connected to the conductor plug 290 is formed on the interlayer insulating film 288 in which the conductor plug 290 is embedded. The bonding pad 292 is made of an AlCu alloy film.
なお、Ｃｕ配線２８６とボンディングパッド２９２との間に、水素及び水分の拡散を防止するバリア膜を形成してもよい。 A barrier film that prevents diffusion of hydrogen and moisture may be formed between the Cu wiring 286 and the bonding pad 292.
層間絶縁膜２８８上及びボンディングパッド２９２上には、シリコン酸化膜２９４が形成されている。シリコン酸化膜２９４は、例えばプラズマＴＥＯＳＣＶＤ法により形成されたものである。 A silicon oxide film 294 is formed on the interlayer insulating film 288 and the bonding pad 292. The silicon oxide film 294 is formed by plasma TEOSCVD, for example.
シリコン酸化膜２９４上には、シリコン窒化膜２９６が形成されている。 A silicon nitride film 296 is formed on the silicon oxide film 294.
シリコン窒化膜２９６上には、ポリイミド樹脂膜２９８が形成されている。 A polyimide resin film 298 is formed on the silicon nitride film 296.
ポリイミド樹脂膜２９８、シリコン窒化膜２９６、及びシリコン酸化膜２９４には、ボンディングパッド２９２に達する開口部２９９が形成されている。すなわち、シリコン窒化膜２９６及びシリコン酸化膜２９４には、ボンディングパッド２９２に達する開口部２９９ａが形成されている。ポリイミド樹脂膜２９８には、シリコン窒化膜２９６及びシリコン酸化膜２９４に形成された開口部２９９ａを含む領域に、開口部２９９ｂが形成されている。 An opening 299 reaching the bonding pad 292 is formed in the polyimide resin film 298, the silicon nitride film 296, and the silicon oxide film 294. That is, an opening 299 a reaching the bonding pad 292 is formed in the silicon nitride film 296 and the silicon oxide film 294. In the polyimide resin film 298, an opening 299b is formed in a region including the opening 299a formed in the silicon nitride film 296 and the silicon oxide film 294.
ボンディングパッド２９２には、開口部２９９を介して、外部回路（図示せず）が電気的に接続される。 An external circuit (not shown) is electrically connected to the bonding pad 292 through the opening 299.
このように、Ａｌを主体とする配線に代えてＣｕを主体とする配線を用いてもよい。 Thus, instead of the wiring mainly composed of Al, wiring mainly composed of Cu may be used.
図５３に示すようにスタック型セルを有するＦｅＲＡＭ構造の半導体装置においてＣｕ配線を用いた場合においては、例えば、強誘電体キャパシタと、強誘電体キャパシタ上の第１層目のＣｕ配線との間にまず１層目の平坦なバリア膜を形成し、ボンディングパッドと、ボンディングパッド下の最上層のＣｕ配線との間に２層目の平坦なバリア膜を形成すればよい。このような２層の平坦なバリア膜に加えて、他のＣｕ配線の間に平坦なバリア膜を更に形成することにより、耐湿性を更に向上することができる。 As shown in FIG. 53, when a Cu wiring is used in a FeRAM structure semiconductor device having a stack type cell, for example, between a ferroelectric capacitor and a first-layer Cu wiring on the ferroelectric capacitor. First, a first flat barrier film may be formed, and a second flat barrier film may be formed between the bonding pad and the uppermost Cu wiring under the bonding pad. In addition to such a two-layer flat barrier film, moisture resistance can be further improved by further forming a flat barrier film between other Cu wirings.
本発明による半導体装置及びその製造方法は、強誘電体キャパシタを有する半導体装置の信頼性を向上するのに有用である。 The semiconductor device and the manufacturing method thereof according to the present invention are useful for improving the reliability of a semiconductor device having a ferroelectric capacitor.
本発明の一観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜の上方に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜とを有する半導体装置が提供される。 According to one aspect of the present invention, a strong electrode formed on a semiconductor substrate and having a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film. A dielectric capacitor, a first insulating film formed on the semiconductor substrate and the ferroelectric capacitor and having a flat surface, and a second insulating film formed on the first insulating film and having a flat surface. And a flat first barrier film formed on the second insulating film for preventing diffusion of hydrogen or moisture, and a third surface formed on the first barrier film and having a flat surface. and the insulating film, the formed above the third insulating film, a fourth insulating film having a planarized surface is formed on the fourth insulating film, the surface is flat fifth insulating film If, formed on the fifth insulating film, a second barrier film flat for preventing diffusion of hydrogen or moisture, Formed on the serial second barrier film, the surface of a semiconductor device having a sixth insulating film flat is provided.
また、本発明の他の観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜の上方に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜とを有するメモリセル部と、ボンディッグパッドが形成されたパッド部とを有し、前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記メモリセル部及び前記パッド部にわたって形成されている半導体装置が提供される。 According to another aspect of the present invention, a lower electrode formed on a semiconductor substrate, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film, A ferroelectric capacitor comprising: a first insulating film formed on the semiconductor substrate and on the ferroelectric capacitor and having a planarized surface; and formed on the first insulating film and having a flat surface. A second insulating film, a flat first barrier film formed on the second insulating film and preventing diffusion of hydrogen or moisture, and a flat surface formed on the first barrier film. a third insulating film such, the formed above the third insulating film, a fourth insulating film having a planarized surface is formed on the fourth insulating film, the fifth surface is flat the insulating and film, the formed on the fifth insulating film, a second burr flat of preventing diffusion of hydrogen or moisture A membrane is formed on the second barrier film has a memory cell portion and a sixth insulating film having a flat surface, and a pad part Bonn dig pads are formed, the first barrier A semiconductor device is provided in which at least one of the film and the second barrier film is formed over the memory cell portion and the pad portion.
また、本発明の更に他の観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、前記第１の絶縁膜上に形成され、表面が平坦な第２の絶縁膜と、前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、前記第１のバリア膜上に形成され、表面が平坦な第３の絶縁膜と、前記第３の絶縁膜の上方に形成され、表面が平坦化された第４の絶縁膜と、前記第４の絶縁膜上に形成され、表面が平坦な第５の絶縁膜と、前記第５の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と、前記第２のバリア膜上に形成され、表面が平坦な第６の絶縁膜とを有するチップ領域と、前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部とを有し、前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記チップ領域及び前記スクライブ部にわたって形成されている半導体装置が提供される。 According to still another aspect of the present invention, a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film are formed on a semiconductor substrate. A ferroelectric capacitor comprising: a first insulating film formed on the semiconductor substrate and the ferroelectric capacitor, the surface of which is planarized; and the first insulating film formed on the first insulating film; A flat second insulating film, a flat first barrier film formed on the second insulating film and preventing diffusion of hydrogen or moisture, formed on the first barrier film, and having a surface a flat third insulating film, the formed above the third insulating film, a fourth insulating film having a planarized surface is formed on the fourth insulating film, the surface is flat and fifth insulating film, it is formed on the fifth insulating film, the diffusion second flat to prevent hydrogen or moisture And rear film is formed on the second barrier film, a chip region having a surface and a sixth insulating film flat, on the semiconductor substrate, and a scribe portion provided adjacent to the chip region A semiconductor device is provided in which at least one of the first barrier film and the second barrier film is formed over the chip region and the scribe portion.
バリア膜７８は、バリア膜４４、４６、５８、６２と同様に、水素及び水分の拡散を防止する機能を有する膜である。さらに、バリア膜７８は、平坦なシリコン酸化膜７６上に形成されているため平坦となっており、バリア膜６２と同様に、バリア膜４４、４６、５８と比較して、極めて良好な被覆性で形成されている。したがって、このような平坦なバリア膜７８により、更に確実に水素及び水分の拡散を防止することができる。なお、実際には、バリア膜７８は、バリア膜６２と同様に、強誘電体キャパシタ４２を有する複数のメモリセルが配列されたＦｅＲＡＭセル部３０６のみならず、ＦｅＲＡＭチップ領域３０２及びスクライブ部３０４にわたって形成されているとともに、隣接するＦｅＲＡＭチップ領域３０２にまでわたって形成されている。この点については後述する。 Similar to the barrier films 44, 46, 58, and 62, the barrier film 78 is a film having a function of preventing diffusion of hydrogen and moisture. Furthermore, the barrier film 78 is flat because it is formed on the flat silicon oxide film 76 , and as with the barrier film 62, the barrier film 78 has extremely good coverage as compared with the barrier films 44, 46, and 58. It is formed with. Therefore, such a flat barrier film 78 can more reliably prevent hydrogen and moisture from diffusing. Actually, like the barrier film 62, the barrier film 78 extends not only to the FeRAM cell part 306 in which a plurality of memory cells having the ferroelectric capacitor 42 are arranged, but also to the FeRAM chip area 302 and the scribe part 304. In addition to being formed, it extends to the adjacent FeRAM chip region 302. This point will be described later.
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。この熱処理は、シリコン酸化膜８０中の水分を除去するとともに、シリコン酸化膜８０の膜質を変化させ、シリコン酸化膜８０中に水分が入りにくくするためのものである。この熱処理により、シリコン酸化膜８０の表面は窒化され、シリコン酸化膜８０の表面にはＳｉＯＮ膜（図示せず）が形成される。 Next, heat treatment is performed, for example, at 350 ° C. for 2 minutes in a plasma atmosphere generated using N 2 O gas or N 2 gas. This heat treatment is for removing moisture in the silicon oxide film 80 and changing the film quality of the silicon oxide film 80 to make it difficult for moisture to enter the silicon oxide film 80. By this heat treatment, the surface of the silicon oxide film 80 is nitrided, and a SiON film (not shown) is formed on the surface of the silicon oxide film 80.
ＰＴＨＳ試験では、２気圧、温度１２１℃、湿度１００％の条件下で、本実施形態による半導体装置のＦｅＲＡＭチップを保管し、１６８時間、３３６時間、５０４時間、及び６７２時間経過した時点のそれぞれにおいて、同一ウェーハを用いて形成された５つのチップ試料毎に不良セルの発生の有無を確認した。ＰＴＨＳ試験を行った本実施形態による半導体装置では、バリア膜５８の膜厚を２０ｎｍ、平坦なバリア膜６２の膜厚を５０ｎｍ、平坦なバリア膜７８の膜厚を７０ｎｍとした。 In PTHS test, 2 atmospheres, a temperature 121 ° C., under the conditions of 100% humidity, and store the FeRAM chip of a semiconductor device according to the present embodiment, 168 hours, 336 hours, 504 hours, each after a lapse 及 beauty 672 hours The presence or absence of defective cells was confirmed for each of five chip samples formed using the same wafer. In the semiconductor device according to the present embodiment subjected to the PTHS test, the thickness of the barrier film 58 is 20 nm, the thickness of the flat barrier film 62 is 50 nm, and the thickness of the flat barrier film 78 is 70 nm.
まず、本実施形態の場合、５つのチップ試料のすべてについて、１６８時間、３３６時間、５０４時間、及び６７２時間経過した時点のいずれにおいても、不良セルが発生することはなかった。 First, in this embodiment, for all five chips samples, 168 hours, 336 hours, 504 hours, at any time that has elapsed 及 beauty 672 hours, did not defective cell occurs.
一方、比較例１の場合、５つのチップ試料のうち、あるチップ試料では、１６８時間経過した時点で１個の不良セルが発生し、３３６時間経過した時点で不良セルは３個となり、５０４時間経過した時点で不良セルは１０個となり、６７２時間経過した時点で不良セルは１８個となった。また、他のチップ試料では、１６８時間及び３３６時間経過した時点までは不良セルは発生しなかったが、５０４時間経過した時点で１個の不良セルが発生し、６７２時間経過した時点で不良セルは２６個となった。更に他のチップ試料では、１６８時間及び３３６時間経過した時点までは不良セルは発生しなかったが、５０４時間経過した時点で２２個の不良セルが発生し、６７２時間経過した時点で不良セルは６２個となった。５つのチップ試料のうち、１６８時間、３３６時間、５０４時間、及び６７２時間経過した時点のいずれにおいても不良セルが発生しなかったのは、２つのチップ試料のみであった。 On the other hand, in the case of Comparative Example 1, in one chip sample among the five chip samples, one defective cell is generated when 168 hours have elapsed, and three defective cells are generated when 336 hours have elapsed, which is 504 hours. At that time, there were 10 defective cells, and when 672 hours had elapsed, there were 18 defective cells. In the other chip samples, no defective cells were generated until 168 hours and 336 hours passed, but one defective cell was generated after 504 hours passed, and defective cells were reached after 672 hours passed. Became 26. Further, in other chip samples, no defective cells were generated until 168 hours and 336 hours had elapsed, but 22 defective cells were generated when 504 hours had elapsed, and defective cells were not detected when 672 hours had elapsed. It became 62 pieces. Of the five chip samples, 168 hours, 336 hours, 504 hours, the defective cell at any time has elapsed 及 beauty 672 hours did not occur was only two chips samples.
また、比較例２の場合、５つのチップ試料のうち、あるチップ試料では、１６８時間経過した時点で１９個の不良セルが発生し、３３６時間経過した時点で不良セルは３４個となり、５０４時間経過した時点で不良セルは５１個となり、６７２時間経過した時点で不良セルは７２個となった。また、他のチップ試料では、１６８時間経過した時点では不良セルは発生しなかったが、３３６時間経過した時点で３個の不良セルが発生し、５０４時間経過した時点で不良セルは５個となり、６７２時間経過した時点で不良セルは７個となった。更に他のチップ試料では、１６８時間経過した時点では不良セルは発生しなかったが、３３６時間経過した時点で３個の不良セルが発生し、５０４時間経過した時点で不良セルは１１３個となり、６７２時間経過した時点で不良セルは８１１個となった。更に他のチップ試料では、１６８時間経過した時点で１０６個の不良セルが発生し、３３６時間経過した時点で不良セルは１６９０個となり、５０４時間経過した時点で不良セルは３２５３個となり、６７２時間経過した時点で不良セルは５１８４個となった。５つのチップ試料のうち、１６８時間、３３６時間、５０４時間、及び６７２時間経過した時点のいずれにおいても不良セルが発生しなかったのは、１つのチップ試料のみであった。 In the case of the comparative example 2, 19 defective cells are generated when 168 hours have elapsed in one chip sample among the five chip samples, and 34 defective cells are generated when 336 hours have elapsed, which is 504 hours. The number of defective cells was 51 when the time passed, and the number of defective cells was 72 when 672 hours passed. In the other chip samples, no defective cells were generated when 168 hours passed, but 3 defective cells were generated when 336 hours passed, and 5 defective cells were reached after 504 hours passed. When 672 hours passed, there were 7 defective cells. In another chip sample, no defective cell was generated when 168 hours passed, but three defective cells were generated when 336 hours passed, and 113 defective cells were reached when 504 hours passed. When 672 hours passed, the number of defective cells was 811. In another chip sample, 106 defective cells were generated when 168 hours passed, and 1690 defective cells were reached after 336 hours, and 3253 defective cells were reached after 504 hours, resulting in 672 hours. At that time, there were 5184 defective cells. Of the five chip samples, 168 hours, 336 hours, 504 hours, the defective cell at any time has elapsed 及 beauty 672 hours did not occur was only one chip sample.
次いで、導体プラグ５４ａ、５４ｂが埋め込まれたシリコン酸化膜４８上に、例えばスパッタ法又はＣＶＤ法により、バリア膜１１６を形成する。バリア膜１１６としては、例えば膜厚２０〜７０ｎｍの酸化アルミニウム膜を形成する。シリコン酸化膜４８は平坦化されており、平坦化されたシリコン酸化膜４８上にバリア膜１１６を形成するため、バリア膜１１６は平坦となる。 Next, the barrier film 116 is formed on the silicon oxide film 48 in which the conductor plugs 54a and 54b are embedded by, for example, sputtering or CVD. As the barrier film 11 6, for example, to form an aluminum oxide film having a thickness of 20 to 70 nm. Since the silicon oxide film 48 is flattened and the barrier film 116 is formed on the flattened silicon oxide film 48, the barrier film 116 becomes flat.
次いで、フォトリソグラフィー及びドライエッチングにより、ＳｉＯＮ膜１２２、シリコン酸化膜１１８、バリア膜１１６、シリコン酸化膜４８、バリア膜４６、及びバリア膜４４に、強誘電体キャパシタ４２の上部電極４０に達するコンタクトホール５２ａと、強誘電体キャパシタ４２の下部電極３６に達するコンタクトホール５２ｂとを形成する（図５２（ｂ）を参照）。 Next, contact holes reaching the upper electrode 40 of the ferroelectric capacitor 42 are formed in the SiON film 122, the silicon oxide film 118, the barrier film 116, the silicon oxide film 48, the barrier film 46, and the barrier film 44 by photolithography and dry etching. and 52a, to form a contact hole 52 b reaching the lower electrode 36 of the ferroelectric capacitor 42 (see FIG. 52 (b)).
次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングする。これにより、第１金属配線層５６、すなわち強誘電体キャパシタ４２の上部電極４０と導体プラグ５４ａとに電気的に接続された配線５６ａ、強誘電体キャパシタ４２の下部電極３６に電気的に接続された配線５６ｂ、及び導体プラグ５４ｂに電気的に接続された配線５６ｃが形成される（図５２（ｃ）を参照）。配線５６ａ、５６ｂ、５６ｃを形成する際のドライエッチングにおいては、シリコン酸化膜１１８がエッチングのストッパ膜として機能する。このシリコン酸化膜１１８によりバリア膜１１６が保護され、配線５６ａ、５６ｂ、５６ｃを形成する際のエッチングによりバリア膜１１６の膜厚が減少し或いはバリア膜１１６が除去されてしまうのを防止することができる。これにより、バリア膜１１６の水素及び水分の拡散機能が劣化するのを防止することができる。 Next, the conductor film is patterned by photolithography and dry etching. Thus, the first metal wiring layer 56, that is, the wiring 56a electrically connected to the upper electrode 40 of the ferroelectric capacitor 42 and the conductor plug 54a, and the lower electrode 36 of the ferroelectric capacitor 42 are electrically connected. The wiring 56b and the wiring 56c electrically connected to the conductor plug 54b are formed (see FIG. 52C). In dry etching when the wirings 56a, 56b, and 56c are formed, the silicon oxide film 118 functions as an etching stopper film. By this silicon oxide film 118 barrier film 11 6 is protected, preventing wires 56a, 56b, the etching for forming the 56c from the thickness of the barrier film 11 6 decreases or barrier film 11 6 from being removed can do. This makes it possible to spread the function of the hydrogen and moisture barrier film 11 6 is prevented from deteriorating.
このように、導体プラグ５４ａ、５４ｂを形成する前に、バリア膜１１６を形成してもよい。 As described above, the barrier film 116 may be formed before the conductor plugs 5 4 a and 5 4 b are formed.
平坦化されたシリコン酸化膜２６０ｂ上には、水素及び水分の拡散を防止する機能を有する平坦なバリア膜２６２が形成されている。 The planarized silicon oxide film on a 260 b, a flat barrier film 262 having a function of preventing the diffusion of hydrogen and water are formed.
コンタクトホール２８９内には、タングステンよりなる導体プラグ２９０が埋め込まれている。 In the contact hole 2 89, conductive plug 290 of tungsten is buried.
Claims (41)
前記半導体基板上及び前記強誘電体キャパシタ上に形成され、表面が平坦化された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第１のバリア膜と、
前記第１のバリア膜上に形成され、表面が平坦化された第２の絶縁膜と、
前記第２の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第２のバリア膜と
を有することを特徴とする半導体装置。A ferroelectric capacitor formed on a semiconductor substrate and having a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film;
A first insulating film formed on the semiconductor substrate and on the ferroelectric capacitor and having a planarized surface;
A flat first barrier film formed on the first insulating film and preventing diffusion of hydrogen or moisture;
A second insulating film formed on the first barrier film and having a planarized surface;
A semiconductor device comprising: a flat second barrier film formed on the second insulating film and preventing diffusion of hydrogen or moisture.
前記半導体基板に設けられたチップ領域と、
前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部と、
前記チップ領域内に設けられ、前記強誘電体キャパシタを有するメモリセルが形成されたメモリセル部と、
前記チップ領域内に設けられ、ロジック回路が形成されたロジック回路部と、
前記チップ領域内に設けられ、ボンディングパッドが形成されたパッド部とを更に有し、
前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記メモリセル部、前記ロジック回路部、及び前記パッド部にわたって形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 1,
A chip region provided in the semiconductor substrate;
A scribe portion provided adjacent to the chip region on the semiconductor substrate;
A memory cell portion provided in the chip region and formed with a memory cell having the ferroelectric capacitor;
A logic circuit part provided in the chip region and formed with a logic circuit;
A pad portion provided in the chip region and having a bonding pad formed thereon;
At least one of the first barrier film and the second barrier film is formed over the memory cell portion, the logic circuit portion, and the pad portion.
前記前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記メモリセル部、前記ロジック回路部、前記パッド部、及びスクライブ部にわたって形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 2,
At least one of the first barrier film and the second barrier film is formed over the memory cell portion, the logic circuit portion, the pad portion, and the scribe portion.
前記強誘電体キャパシタの前記下部電極又は前記上部電極に電気的に接続された第１の配線と、
前記第１の配線上に形成された第２の配線と、
前記第２の配線上に形成され、外部回路が電気的に接続される第３の配線とを更に有する
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 3, wherein:
A first wiring electrically connected to the lower electrode or the upper electrode of the ferroelectric capacitor;
A second wiring formed on the first wiring;
And a third wiring formed on the second wiring and electrically connected to an external circuit.
前記第２の絶縁膜及び前記第２のバリア膜は、前記第２の配線と前記第３の配線との間に形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 4,
The semiconductor device, wherein the second insulating film and the second barrier film are formed between the second wiring and the third wiring.
前記第１の絶縁膜及び前記第１のバリア膜は、前記第１の配線と前記第２の配線との間に形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 4,
The semiconductor device, wherein the first insulating film and the first barrier film are formed between the first wiring and the second wiring.
前記第２の絶縁膜及び前記第２のバリア膜は、前記第２の配線と前記第３の配線との間に形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 6,
The semiconductor device, wherein the second insulating film and the second barrier film are formed between the second wiring and the third wiring.
前記第３の配線上に形成され、表面が平坦化された第３の絶縁膜と、
前記第３の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第３のバリア膜とを更に有し、
前記第３の絶縁膜及び前記第３のバリア膜には、前記第３の配線に達する開口部が形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 7,
A third insulating film formed on the third wiring and having a planarized surface;
A flat third barrier film formed on the third insulating film and preventing diffusion of hydrogen or moisture;
An opening reaching the third wiring is formed in the third insulating film and the third barrier film. A semiconductor device, wherein:
前記第２の絶縁膜及び前記第２のバリア膜は、前記第３の配線上に形成されており、
前記第２の絶縁膜及び前記第２のバリア膜には、前記第３の配線に達する開口部が形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 6,
The second insulating film and the second barrier film are formed on the third wiring,
An opening reaching the third wiring is formed in the second insulating film and the second barrier film. A semiconductor device, wherein:
前記第１の絶縁膜及び前記第１のバリア膜は、前記第２の配線と前記第３の配線との間に形成されており、
前記第２の絶縁膜及び前記第２のバリア膜は、前記第３の配線上に形成されており、
前記第２の絶縁膜及び前記第２のバリア膜には、前記第３の配線に達する開口部が形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 4,
The first insulating film and the first barrier film are formed between the second wiring and the third wiring;
The second insulating film and the second barrier film are formed on the third wiring,
An opening reaching the third wiring is formed in the second insulating film and the second barrier film. A semiconductor device, wherein:
前記第１の絶縁膜及び前記第１のバリア膜は、前記強誘電体キャパシタと前記第１の配線との間に形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 4,
The semiconductor device, wherein the first insulating film and the first barrier film are formed between the ferroelectric capacitor and the first wiring.
前記第２の絶縁膜及び前記第２のバリア膜は、前記第１の配線と前記第２の配線との間に形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 11,
The semiconductor device, wherein the second insulating film and the second barrier film are formed between the first wiring and the second wiring.
前記第２の配線と前記第３の配線との間に形成され、表面が平坦化された第３の絶縁膜と、
前記第３の配線下、前記第３の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第３のバリア膜とを更に有する
ことを特徴とする半導体装置。The semiconductor device according to claim 12,
A third insulating film formed between the second wiring and the third wiring and having a planarized surface;
A semiconductor device further comprising a flat third barrier film formed on the third insulating film under the third wiring and preventing diffusion of hydrogen or moisture.
前記第３の配線上に形成され、表面が平坦化された第４の絶縁膜と、
前記第４の絶縁膜上に形成され、水素又は水分の拡散を防止する平坦な第４のバリア膜とを更に有し、
前記第４の絶縁膜及び前記第４のバリア膜には、前記第３の配線に達する開口部が形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 13,
A fourth insulating film formed on the third wiring and having a planarized surface;
A flat fourth barrier film formed on the fourth insulating film and preventing diffusion of hydrogen or moisture;
An opening reaching the third wiring is formed in the fourth insulating film and the fourth barrier film. A semiconductor device, wherein:
前記第２の絶縁膜及び前記第２のバリア膜は、前記第２の配線と前記第３の配線との間に形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 11,
The semiconductor device, wherein the second insulating film and the second barrier film are formed between the second wiring and the third wiring.
前記第２の絶縁膜及び前記第２のバリア膜は、前記第３の配線上に形成されており、
前記第２の絶縁膜及び前記第２のバリア膜には、前記第３の配線に達する開口部が形成されている
ことを特徴とする半導体装置。The semiconductor device according to claim 11,
The second insulating film and the second barrier film are formed on the third wiring,
An opening reaching the third wiring is formed in the second insulating film and the second barrier film. A semiconductor device, wherein:
前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記半導体基板の全面にわたって形成されている
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 16,
At least one of the first barrier film and the second barrier film is formed over the entire surface of the semiconductor substrate.
前記第１の配線を覆うように形成され、水素又は水分の拡散を防止する第５のバリア膜を更に有する
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 4 to 16, wherein:
A semiconductor device, further comprising a fifth barrier film formed so as to cover the first wiring and preventing diffusion of hydrogen or moisture.
前記強誘電体キャパシタを覆うように形成され、水素又は水分の拡散を防止する第６のバリア膜を更に有する
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 18, wherein:
A semiconductor device, further comprising a sixth barrier film formed to cover the ferroelectric capacitor and preventing diffusion of hydrogen or moisture.
前記第１のバリア膜又は前記第２のバリア膜は、金属酸化物よりなる
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 19,
The semiconductor device according to claim 1, wherein the first barrier film or the second barrier film is made of a metal oxide.
前記金属酸化物は、酸化アルミニウム、酸化チタン、又は酸化タンタルである
ことを特徴とする半導体装置。The semiconductor device according to claim 20,
The semiconductor device is characterized in that the metal oxide is aluminum oxide, titanium oxide, or tantalum oxide.
前記第１のバリア膜又は前記第２のバリア膜は、シリコン窒化膜又はシリコン窒化酸化膜である
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 19,
The semiconductor device according to claim 1, wherein the first barrier film or the second barrier film is a silicon nitride film or a silicon oxynitride film.
前記第１のバリア膜は、酸化アルミニウム膜であり、
前記第２のバリア膜は、シリコン窒化膜である
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 19,
The first barrier film is an aluminum oxide film;
The semiconductor device, wherein the second barrier film is a silicon nitride film.
前記第１のバリア膜は、酸化アルミニウム膜であり、
前記第２のバリア膜は、吸湿性を有する有機膜である
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 19,
The first barrier film is an aluminum oxide film;
The second barrier film is an organic film having a hygroscopic property.
前記第１のバリア膜の膜厚及び前記第２のバリア膜の膜厚は、５０ｎｍ以上１００ｎｍ未満である
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 24, wherein:
The semiconductor device, wherein the thickness of the first barrier film and the thickness of the second barrier film are not less than 50 nm and less than 100 nm.
前記第１のバリア膜の膜厚及び前記第２のバリア膜の膜厚は、５０ｎｍ以上８０ｎｍ以下である
ことを特徴とする半導体装置。The semiconductor device according to claim 25,
The semiconductor device, wherein the thickness of the first barrier film and the thickness of the second barrier film are 50 nm or more and 80 nm or less.
前記第１のバリア膜の直上及び前記第２のバリア膜の直上の少なくともいずれかに形成され、エッチングのストッパとなる絶縁膜を更に有する
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 26, wherein:
A semiconductor device, further comprising: an insulating film that is formed immediately above the first barrier film and immediately above the second barrier film and serves as an etching stopper.
前記強誘電体膜は、ＰｂＺｒ１−ＸＴｉＸＯ３膜、Ｐｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３膜、ＳｒＢｉ２（ＴａＸＮｂ１−Ｘ）２Ｏ９膜、又はＢｉ４Ｔｉ２Ｏ１２膜である
ことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 27, wherein:
The ferroelectric film, PbZr 1-X Ti X O 3 film, Pb 1-X La X Zr 1-Y Ti Y O 3 film, SrBi 2 (Ta X Nb 1 -X) 2 O 9 film, or Bi 4. A semiconductor device characterized by being a Ti 2 O 12 film.
ボンディッグパッドが形成されたパッド部とを有し、
前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記メモリセル部及び前記パッド部にわたって形成されている
ことを特徴とする半導体装置。A ferroelectric capacitor formed on a semiconductor substrate, having a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film; and on the semiconductor substrate And a first insulating film formed on the ferroelectric capacitor and having a flat surface, and a flat first barrier film formed on the first insulating film and preventing diffusion of hydrogen or moisture. A second insulating film formed on the first barrier film and having a flat surface, and a second insulating film formed on the second insulating film and preventing diffusion of hydrogen or moisture. A memory cell portion having a barrier film;
And a pad portion on which a bonding pad is formed,
At least one of the first barrier film and the second barrier film is formed over the memory cell portion and the pad portion. A semiconductor device, wherein:
前記半導体基板に、前記チップ領域に隣接して設けられたスクライブ部とを有し、
前記第１のバリア膜及び前記第２のバリア膜の少なくともいずれかは、前記チップ領域及び前記スクライブ部にわたって形成されている
ことを特徴とする半導体装置。A ferroelectric capacitor formed on a semiconductor substrate, having a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film; and on the semiconductor substrate And a first insulating film formed on the ferroelectric capacitor and having a flat surface, and a flat first barrier film formed on the first insulating film and preventing diffusion of hydrogen or moisture. A second insulating film formed on the first barrier film and having a flat surface, and a second insulating film formed on the second insulating film and preventing diffusion of hydrogen or moisture. A chip region having a barrier film;
A scribe portion provided adjacent to the chip region on the semiconductor substrate;
At least one of the first barrier film and the second barrier film is formed over the chip region and the scribe portion. A semiconductor device, wherein:
前記半導体基板上及び前記強誘電体キャパシタ上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の表面を平坦化する工程と、
前記第１の絶縁膜上に、水素又は水分の拡散を防止する平坦な第１のバリア膜を形成する工程と、
前記第１のバリア膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面を平坦化する工程と、
前記第２の絶縁膜上に、水素又は水分の拡散を防止する平坦な第２のバリア膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。Forming a ferroelectric capacitor having a lower electrode, a ferroelectric film formed on the lower electrode, and an upper electrode formed on the ferroelectric film on a semiconductor substrate;
Forming a first insulating film on the semiconductor substrate and on the ferroelectric capacitor;
Planarizing the surface of the first insulating film;
Forming a flat first barrier film for preventing diffusion of hydrogen or moisture on the first insulating film;
Forming a second insulating film on the first barrier film;
Planarizing the surface of the second insulating film;
Forming a flat second barrier film for preventing diffusion of hydrogen or moisture on the second insulating film. A method for manufacturing a semiconductor device, comprising:
前記第１の絶縁膜の表面を平坦化する工程の後、前記第１のバリア膜を形成する工程の前に、第１の熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 31,
A method of manufacturing a semiconductor device, further comprising a step of performing a first heat treatment after the step of planarizing the surface of the first insulating film and before the step of forming the first barrier film. .
前記第１の熱処理を行う工程では、少なくとも窒素ガスを用いて発生させたプラズマ雰囲気にて第１の熱処理を行うことにより、前記第１の絶縁膜の表面を窒化する
ことを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 32,
In the step of performing the first heat treatment, the surface of the first insulating film is nitrided by performing the first heat treatment in a plasma atmosphere generated using at least nitrogen gas. Manufacturing method.
前記第２の絶縁膜の表面を平坦化する工程の後、前記第２のバリア膜を形成する工程の前に、第２の熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。34. The method of manufacturing a semiconductor device according to any one of claims 31 to 33,
A method of manufacturing a semiconductor device, further comprising a step of performing a second heat treatment after the step of planarizing the surface of the second insulating film and before the step of forming the second barrier film. .
前記第２の熱処理を行う工程では、少なくとも窒素ガスを用いて発生させたプラズマ雰囲気にて第２の熱処理を行うことにより、前記第２の絶縁膜の表面を窒化する
ことを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 34,
In the step of performing the second heat treatment, the surface of the second insulating film is nitrided by performing the second heat treatment in a plasma atmosphere generated using at least nitrogen gas. Manufacturing method.
前記第１の絶縁膜の表面を平坦化する工程では、ＣＭＰ法により前記第１の絶縁膜の表面を研磨することにより、前記第１の絶縁膜の表面を平坦化する
ことを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to any one of claims 31 to 35, wherein:
In the step of planarizing the surface of the first insulating film, the surface of the first insulating film is planarized by polishing the surface of the first insulating film by a CMP method. Device manufacturing method.
前記第１の絶縁膜の表面を平坦化する工程の後、前記第１のバリア膜を形成する工程の前に、平坦化された前記第１の絶縁膜の直上に、平坦な第３の絶縁膜を形成する工程を更に有し、
前記第１のバリア膜を形成する工程では、前記第３の絶縁膜上に前記第１のバリア膜を形成する
ことを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 36,
After the step of flattening the surface of the first insulating film, and before the step of forming the first barrier film, a flat third insulation is formed directly on the flattened first insulating film. Further comprising forming a film,
In the step of forming the first barrier film, the first barrier film is formed on the third insulating film. A method of manufacturing a semiconductor device, comprising:
前記第２の絶縁膜の表面を平坦化する工程では、ＣＭＰ法により前記第２の絶縁膜の表面を研磨することにより、前記第２の絶縁膜の表面を平坦化する
ことを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to any one of claims 31 to 37, wherein:
In the step of planarizing the surface of the second insulating film, the surface of the second insulating film is planarized by polishing the surface of the second insulating film by a CMP method. Device manufacturing method.
前記第２の絶縁膜の表面を平坦化する工程の後、前記第２のバリア膜を形成する工程の前に、平坦化された前記第２の絶縁膜の直上に、平坦な第４の絶縁膜を形成する工程を更に有し、
前記第２のバリア膜を形成する工程では、前記第４の絶縁膜上に前記第２のバリア膜を形成する
ことを特徴とする半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 38,
After the step of flattening the surface of the second insulating film and before the step of forming the second barrier film, a flat fourth insulating layer is formed directly on the flattened second insulating film. Further comprising forming a film,
In the step of forming the second barrier film, the second barrier film is formed on the fourth insulating film. A method of manufacturing a semiconductor device, comprising:
前記第１のバリア膜を形成する工程の後、前記第１のバリア膜上に、エッチングのストッパ膜となる第５の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。40. The method of manufacturing a semiconductor device according to any one of claims 31 to 39, wherein:
After the step of forming the first barrier film, the method further includes a step of forming a fifth insulating film serving as an etching stopper film on the first barrier film. .
前記第２のバリア膜を形成する工程の後、前記第２のバリア膜上に、エッチングのストッパ膜となる第６の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to any one of claims 31 to 40, wherein:
After the step of forming the second barrier film, the method further includes a step of forming a sixth insulating film serving as an etching stopper film on the second barrier film. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006528750A JP5202846B2 (en) | 2004-07-02 | 2005-06-29 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2004/009429 WO2006003707A1 (en) | 2004-07-02 | 2004-07-02 | Semiconductor device and process for fabricating the same |
| JPPCT/JP2004/009429 | 2004-07-02 | ||
| JP2006528750A JP5202846B2 (en) | 2004-07-02 | 2005-06-29 | Semiconductor device and manufacturing method thereof |
| PCT/JP2005/011955 WO2006003940A1 (en) | 2004-07-02 | 2005-06-29 | Semiconductor device and method for manufacturing same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2006003940A1 true JPWO2006003940A1 (en) | 2008-04-17 |
| JP5202846B2 JP5202846B2 (en) | 2013-06-05 |
Family
ID=48713159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006528750A Expired - Fee Related JP5202846B2 (en) | 2004-07-02 | 2005-06-29 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5202846B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10823167B2 (en) | 2019-01-31 | 2020-11-03 | Wilden Pump And Engineering Llc | Pump assembly |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036026A (en) * | 1999-05-14 | 2001-02-09 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JP2001060669A (en) * | 1999-06-17 | 2001-03-06 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JP2002110932A (en) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | Semiconductor device and its manufacturing method |
| JP2002110937A (en) * | 2000-10-05 | 2002-04-12 | Hitachi Ltd | Semiconductor integrated circuit device and its manufacturing method |
| JP2003197878A (en) * | 2001-10-15 | 2003-07-11 | Hitachi Ltd | Memory semiconductor device and its manufacturing method |
-
2005
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036026A (en) * | 1999-05-14 | 2001-02-09 | Toshiba Corp | Semiconductor device and manufacture thereof |
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| JP2003197878A (en) * | 2001-10-15 | 2003-07-11 | Hitachi Ltd | Memory semiconductor device and its manufacturing method |
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| Publication number | Publication date |
|---|---|
| JP5202846B2 (en) | 2013-06-05 |
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| JPWO2007116443A1 (en) | Semiconductor device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
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