JPS6451334U - - Google Patents
Info
- Publication number
- JPS6451334U JPS6451334U JP14627887U JP14627887U JPS6451334U JP S6451334 U JPS6451334 U JP S6451334U JP 14627887 U JP14627887 U JP 14627887U JP 14627887 U JP14627887 U JP 14627887U JP S6451334 U JPS6451334 U JP S6451334U
- Authority
- JP
- Japan
- Prior art keywords
- channel
- erasing
- line
- reception
- control means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
Description
第1図は本考案の1実施例要部のブロツク図、
第2図は本考案に使われるデイジタル制御装置の
要部ブロツク図、第3図は通信制御例の系統説明
図である。 1と2は通信インターフエースないしコントロ
ーラ、3はカウンタ、4は切換器、7は論理制御
器である。
第2図は本考案に使われるデイジタル制御装置の
要部ブロツク図、第3図は通信制御例の系統説明
図である。 1と2は通信インターフエースないしコントロ
ーラ、3はカウンタ、4は切換器、7は論理制御
器である。
Claims (1)
- CPUと2ポート(チヤンネル1、チヤンネル
2)を有する通信用インターフエイスとからなる
デイジタル制御装置がその2つのチヤンネルを介
して他の同様のデイジタル制御装置と接続されて
いる型式の通信ラインの二重化方式において、チ
ヤンネル1の受信ラインにデータがあるかどうか
を検知する検出手段と、存在を検出した場合には
チヤンネル2側の受信データを消去するための論
理制御手段と、チヤンネル1側の送信データをチ
ヤンネル2側の送信ラインにも乗せるためのゲー
トとを具有していることを特徴とする、通信ライ
ンの二重化方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14627887U JPS6451334U (ja) | 1987-09-24 | 1987-09-24 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14627887U JPS6451334U (ja) | 1987-09-24 | 1987-09-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6451334U true JPS6451334U (ja) | 1989-03-30 |
Family
ID=31415616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14627887U Pending JPS6451334U (ja) | 1987-09-24 | 1987-09-24 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6451334U (ja) |
-
1987
- 1987-09-24 JP JP14627887U patent/JPS6451334U/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
ATE127255T1 (de) | Adaptereinrichtung zum störungsfreien anschluss von peripheren rechnereinrichtungen an eine von rechnersystemen gesteuerte peripherieschnittstelle. | |
JPS6451334U (ja) | ||
JPS6451335U (ja) | ||
JPH0334148U (ja) | ||
JPS6331640U (ja) | ||
JPS60135905U (ja) | プログラマブル・コントロ−ラ・システム | |
JPS6284256U (ja) | ||
JPH0246491U (ja) | ||
JPS61171339U (ja) | ||
JPS6352333U (ja) | ||
JPH03263163A (ja) | 情報処理システム | |
JPS62129649U (ja) | ||
JPS6055463A (ja) | マルチプロセツサシステム | |
JPH0415721U (ja) | ||
JPS6181361U (ja) | ||
JPS63135436U (ja) | ||
JPH0337537U (ja) | ||
JPH01180058A (ja) | 情報処理装置 | |
JPS62145456A (ja) | 双方向バスのデ−タ転送制御方式 | |
JPH02143650U (ja) | ||
JPS6219264U (ja) | ||
JPH03124202U (ja) | ||
JPH01139646U (ja) | ||
JPH01180059A (ja) | 情報処理装置 | |
JPH0455653U (ja) |