JPS6450630U - - Google Patents
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- Publication number
- JPS6450630U JPS6450630U JP14421087U JP14421087U JPS6450630U JP S6450630 U JPS6450630 U JP S6450630U JP 14421087 U JP14421087 U JP 14421087U JP 14421087 U JP14421087 U JP 14421087U JP S6450630 U JPS6450630 U JP S6450630U
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- JP
- Japan
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- fet
- gate
- power supply
- load
- turns
- Prior art date
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- Pending
Links
- 230000005856 abnormality Effects 0.000 claims 2
- 238000001514 detection method Methods 0.000 claims 2
- 239000003990 capacitor Substances 0.000 claims 1
- 238000013021 overheating Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
- Dc-Dc Converters (AREA)
Description
第１図はこの考案の実施例である電源供給制御
回路、第２図は従来の電源供給制御回路の例を表
す図である。 ＴＨ―サーモスタツト、ＳＣＲ―サイリスタ（
スイツチ素子）、Ｃ―ゲート・ソース間容量、Ｒ
４―抵抗。
回路、第２図は従来の電源供給制御回路の例を表
す図である。 ＴＨ―サーモスタツト、ＳＣＲ―サイリスタ（
スイツチ素子）、Ｃ―ゲート・ソース間容量、Ｒ
４―抵抗。
Claims (1)
- 【実用新案登録請求の範囲】 電源と負荷との間に直列接続して負荷供給電流
をオン・オフするＦＥＴと、 電源または負荷の過熱状態を検出してＦＥＴの
ゲートを非能動電位にする異常検出回路と、 一端がＦＥＴのゲートに接続され、負荷に流れ
る過電流を検出したときオンするとともにＦＥＴ
のゲートを非能動電位にするスイツチ素子を備え
た電源供給制御回路において、 ＦＥＴのゲート・ソース間容量またはゲート・
ソース間に接続したコンデンサとの組み合わせで
時定数回路を構成する抵抗をＦＥＴのゲートと前
記異常検出回路の出力間に接続したことを特徴と
する電源供給制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14421087U JPS6450630U (ja) | 1987-09-21 | 1987-09-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14421087U JPS6450630U (ja) | 1987-09-21 | 1987-09-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6450630U true JPS6450630U (ja) | 1989-03-29 |
Family
ID=31411713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14421087U Pending JPS6450630U (ja) | 1987-09-21 | 1987-09-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6450630U (ja) |
-
1987
- 1987-09-21 JP JP14421087U patent/JPS6450630U/ja active Pending