JPS643408B2 - - Google Patents
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- JPS643408B2 JPS643408B2 JP14858183A JP14858183A JPS643408B2 JP S643408 B2 JPS643408 B2 JP S643408B2 JP 14858183 A JP14858183 A JP 14858183A JP 14858183 A JP14858183 A JP 14858183A JP S643408 B2 JPS643408 B2 JP S643408B2
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Description
【発明の詳細な説明】
本発明は、ｎ個のA1，A2……Aoを入力信号と
し、それらから、
B1＝A1・A2……Ao-1・Ao、
B2＝A1・A2……Ao-1・o、
B3＝A1・A2……Ao-2・o-1・Ao、
B4＝A1・A2……Ao-2・o-1・o、
〓
Ba-1＝1・2……o-1・Ao、
Ba＝1・2……o-1・o
の論理積（但し、ａ＝2nを表わし、またi（ｉ
＝１，２……ａ）は、Aiの否定論理を表わす）で
表わされるａ個のB1，B2，B3，B4……Ba-1，Ba
を出力信号として出力出力する、ジヨセフソン素
子を用いて構成されたジヨセフソンデコード回路
の改良に関する。[ Detailed Description of the Invention ] The present invention uses n A 1 , A 2 . 2 =A 1・A 2 ……A o-1・o , B 3 =A 1・A 2 ……A o-2・o-1・A o , B 4 =A 1・A 2 ……A o -2・o-1・o , 〓 B a-1 = 1・2 ... o-1・A o , B a = 1・2 ...... logical product of o-1・o (however, a=2 n and i (i
= 1, 2...a) represents the negative logic of A i ) A number of B 1 , B 2 , B 3 , B 4 ...B a-1 , B a
The present invention relates to an improvement of a Josephson decoding circuit configured using a Josephson element, which outputs as an output signal.
従来、第１図を伴なつて次に述べるジヨセフソ
ンデコード回路が提案されている。ただし、簡単
のため、ｎ＝３、従つてａ＝23＝８の場合で述べ
る。 Conventionally, the Josephson decoding circuit described below with reference to FIG. 1 has been proposed. However, for the sake of simplicity, the case where n=3 and therefore a=2 3 =8 will be described.
すなわち、A1を入力信号として、それから、
A1及び1で表される信号を出力する相補性信号
発生回路A1と、A2を入力信号として、それから、
A2及び2で表される信号を出力する相補性信号
発生回路Q2と、A3を入力信号として、それから、
A3及び3で表される信号を出力する相補性信号
発生回路Q3とを有する。 That is, take A 1 as the input signal, then
A complementary signal generation circuit A 1 outputting signals represented by A 1 and 1 and A 2 as input signals, then,
A complementary signal generation circuit Q 2 outputting signals represented by A 2 and 2 and A 3 as input signals, and then,
A complementary signal generation circuit Q 3 outputting signals represented by A 3 and 3 .
この場合、相補性信号発生回路Q1，Q2及びQ3
のそれぞれは、ジヨセフソン素子を用いて構成さ
れている。 In this case, complementary signal generation circuits Q 1 , Q 2 and Q 3
Each of them is constructed using Josephson elements.
また、ジヨセフソン素子E12，E34，E56及びE78
を有する。 Also, Josephson elements E 12 , E 34 , E 56 and E 78
has.
そして、ジヨセフソン素子E12及びE34の制御線
が直列に接続されて、それらに、相補性信号発生
回路Q1からのA1で表わされる信号が供給される
ように構成されている。 The control lines of Josephson elements E 12 and E 34 are connected in series so that a signal represented by A 1 from complementary signal generation circuit Q 1 is supplied thereto.
また、ジヨセフソン素子E56及びE78の制御線が
直列に接続されて、それらに、相補性信号発生回
路Q1からの1で表わされる信号が供給されるよ
うに構成されている。 Furthermore, the control lines of the Josephson elements E56 and E78 are connected in series, and are configured to be supplied with a signal represented by 1 from the complementary signal generating circuit Q1 .
さらに、ジヨセフソン素子E12及びE56の接合が
直列に接続されて、それらに、相補性信号発生回
路Q2からのA2で表わされる信号が供給されるよ
うに構成されている。 Furthermore, the junctions of the Josephson elements E 12 and E 56 are connected in series so that they are supplied with a signal denoted by A 2 from the complementary signal generating circuit Q 2 .
また、ジヨセフソン素子E34及びE78の接合が直
列に接続されて、それらに、相補性信号発生回路
Q2からの2で表わされる信号が供給されるよう
に構成されている。 In addition, the junctions of Josephson elements E 34 and E 78 are connected in series, and a complementary signal generation circuit is connected to them.
It is configured so that a signal represented by 2 from Q 2 is supplied.
さらに、ジヨセフソンE1，E2……E8を有する。 Furthermore, it has Josephson E 1 , E 2 . . . E 8 .
そして、ジヨセフソン素子E1及びE2の制御線
が、直列に接続されて、ジヨセフソン素子E12の
接合の両端に、抵抗Ｒ１２を介して接続され、ま
た、ジヨセフソン素子E3及びE4の制御線が、直
列に接続されて、ジヨセフソン素子E34の接合の
両端に、抵抗Ｒ３４を介して接続されている。 The control lines of the Josephson elements E 1 and E 2 are connected in series to both ends of the junction of the Josephson element E 12 via a resistor R12, and the control lines of the Josephson elements E 3 and E 4 are connected in series. are connected in series to both ends of the Josephson element E34 via a resistor R34.
さらに、ジヨセフソン素子E5及びE6の制御線
が、直列に接続されて、ジヨセフソン素子E56の
制御線の接合の両端に、抵抗R56を介して接続さ
れ、また、ジヨセフソン素子E7及びE8の制御線
が、直列に接続されて、ジヨセフソン素子E78の
接合の両端に、抵抗R78を介して接続されてい
る。 Furthermore, the control lines of Josephson elements E 5 and E 6 are connected in series and connected to both ends of the control line junction of Josephson element E 56 via a resistor R 56 , and the control lines of Josephson elements E 7 and E 8 control lines are connected in series across the junction of Josephson element E 78 via resistor R 78 .
また、ジヨセフソン素子E1，E3，E5及びE7が、
直列に接続されて、それらに、相補性信号発生回
路Q3からのA3で表わされる信号が供給されるよ
うに構成されている。 Furthermore, Josephson elements E 1 , E 3 , E 5 and E 7 are
are connected in series so that they are supplied with a signal denoted A 3 from a complementary signal generating circuit Q 3 .
さらに、ジヨセフソン素子E2，E4，E6及びE8
が、直列に接続されて、それらに、相補性信号発
生回路Q3からの3で表わされる信号が供給され
るように構成されている。 Furthermore, Josephson elements E 2 , E 4 , E 6 and E 8
are connected in series so that they are supplied with a signal denoted by 3 from a complementary signal generating circuit Q3 .
また、ジヨセフソン素子E1，E2……E8の接合
の両端が、それぞれ抵抗R1，R2……R8を介して、
負荷M1，M2……M8に接続されている。 In addition, both ends of the Josephson elements E 1 , E 2 ...E 8 are connected via resistors R 1 , R 2 ...R 8 , respectively.
Loads M 1 , M 2 ... are connected to M 8 .
以上が、従来提案されているジヨセフソンデコ
ード回路の構成である。 The above is the configuration of the Josephson decoding circuit that has been proposed in the past.
このような構成を有するジヨセフソンデコード
回路によれば、相補性信号発生回路Q1，Q2及び
Q3に供給されるｎ（＝３）個のA1・A2及びA3の
入力信号から、
B1＝A1・A2・A3
B2＝A1・A2・3
B3＝A1・2・A3
B4＝A1・2・3
B5＝1・A2・A3
B6＝1・A2・3
B7＝1・2・A3
B8＝1・2・3
の論理積で表わされるａ（＝23＝８）個のB1，B2
……B8の信号を、それぞれ負荷M1，M2，M3，
M4，M5，M6，M7及びM8に、出力信号として供
給することができる。 According to the Josefson decoding circuit having such a configuration, complementary signal generating circuits Q 1 , Q 2 and
From n (=3) input signals of A 1 , A 2 and A 3 supplied to Q 3 , B 1 = A 1 , A 2 , A 3 B 2 = A 1 , A 2 , 3 B 3 = A 1・2・A 3 B 4 = A 1・2・3 B 5 = 1・A 2・A 3 B 6 = 1・A 2・3 B 7 = 1・2・A 3 B 8 = 1・2・a (=2 3 = 8) B 1 , B 2 expressed by the logical product of 3
...The signal of B 8 is connected to the loads M 1 , M 2 , M 3 ,
M 4 , M 5 , M 6 , M 7 and M 8 can be supplied as output signals.
いま、その動作を、負荷M1に、B1の出力信号
が供給される場合で例示して述べれば、次のとお
りである。 The operation will now be described as follows, illustrating the case where the output signal of B1 is supplied to the load M1 .
すなわち、相補性信号発生回路Q1及びQ2から
得られるA1及びA2で表わされる信号にもとずき、
ジヨセフソン素子E12の接合が、有電圧状態から
零電圧状態に転移することで、ジヨセフソン素子
E12の接合の両端から、A1・A2で表される論理積
出力が得られ、そして、その論理積出力A1・A2
と、相補性信号発生回路Q3から得られるA3で表
わされる信号とにもとづき、ジヨセフソン素子
E1の接合が、零電圧状態から有電圧状態に転移
することで、ジヨセフソン素子E1の両端から、
B1＝A1・A2・A3で表されるB1の論理積出力が得
られ、そして、それが、負荷M1に供給される、
という動作によつて、負荷M1に、B1＝A1・A2・
A3で表わされるB1の出力信号を供給することが
できる。 That is, based on the signals represented by A 1 and A 2 obtained from complementary signal generation circuits Q 1 and Q 2 ,
The junction of the Josephson element E 12 transitions from the voltage state to the zero voltage state, causing the Josephson element
From both ends of the junction of E 12 , a logical product output represented by A 1・A 2 is obtained, and the logical product output A 1・A 2
Based on the signal represented by A3 obtained from the complementary signal generating circuit Q3 , Josephson element
As the junction of E 1 transitions from the zero voltage state to the voltage state, from both ends of Josephson element E 1 ,
The AND output of B 1 is obtained, expressed as B 1 = A 1 · A 2 · A 3 , and it is supplied to the load M 1 .
By this operation, the load M 1 becomes B 1 = A 1・A 2・
An output signal of B 1 represented by A 3 can be provided.
しかしながら、第１図に示す従来のジヨセフソ
ンデコード回路の場合、ジヨセフソン素子E12，
E34，E56及びE78から構成されている段と、ジヨ
セフソン素子E1，E2……E8から構成されている
段とが継続接続されている構成を有するので、ジ
ヨセフソンデコード回路の構成が全体として複雑
大型化するとともに、段間の配線のインダクタン
スのために、高速動作しないなどの欠点を有して
いた。 However, in the case of the conventional Josephson decoding circuit shown in FIG. 1, the Josephson elements E 12 ,
Since the stage composed of E 34 , E 56 and E 78 and the stage composed of Josephson elements E 1 , E 2 . . . E 8 are continuously connected, the Josephson decoding circuit The overall structure of the device is complicated and large, and the inductance of the wiring between the stages makes it difficult to operate at high speed.
よつて、本発明は、上述した欠点のない新規な
ジヨセフソンデコード回路を提案せんとするもの
で、第２図を伴なつて詳述するところから明らか
となるであろう。 Therefore, the present invention seeks to propose a new Josephson decoding circuit which does not have the above-mentioned drawbacks, as will become clear from the detailed description in conjunction with FIG.
第２図は、本発明によるジヨセフソンデコード
回路の一例を示し、次に述べる構成を有する。 FIG. 2 shows an example of a Josephson decoding circuit according to the present invention, and has the configuration described below.
すなわち、
A1を入力信号として、それから、A1及び1で
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Q1と、
A2を入力信号として、それから、A2及び2で
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Q2と、
〓
Aoを入力信号として、それから、Ao及びoで
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Qoとを有す
る。 That is, a complementary signal generation circuit Q 1 configured using Josephson elements takes A 1 as an input signal, and then outputs signals represented by A 1 and 1 , and A 2 is used as an input signal, and then, A complementary signal generation circuit Q 2 configured using Josephson elements outputs signals represented by A 2 and 2 ; It has a complementary signal generation circuit Q o configured using a Josephson element, which outputs a complementary signal.
また、
相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-1及びoで表される信号を入力
として、それらの論理和出力（1＋2……＋
ｏ−１＋o）を、論理和出力C1として出力する、ジ
ヨセフソン素子を用いて構成された論理和回路S1
と、
相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-1及びAoで表される信号を入力
として、それらの論理和出力（1＋2……o-
１＋Ao）を、論理和出力C2として出力する、ジヨ
セフソン素子を用いて構成された論理和回路S2
と、
相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-2，Ao-1，oで表される信号を
入力として、それらの論理和出力（1＋2……
＋o-2＋Ao-1＋o）を、論理和出力C3として出
力する、ジヨセフソン素子を用いて構成された論
理和回路S3と、
相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-2，Ao-1及びAoで表される信号
を入力として、それらの論理和出力（1＋2…
…o-2＋Ao-1＋Ao）を、論理和出力C4として出
力する、ジヨセフソン素子を用いて構成された論
理和回路S4と、
〓
相補性信号発生回路Q1，Q2……Qoからの信号
A1，A2……Ao-1及びoで表される信号を入力と
して、それらの論理和出力（A1＋A2……Ao-1＋
Ａo）を、論理和出力Ca-1（ただし、ａ＝2n）とし
て出力する、ジヨセフソン素子を用いて構成され
た論理和回路Sa-1と、
相補性信号発生回路Q1，Q2……Qoからの信号
A1，A2……Ao-1及びAoで表される信号を入力と
して、それらの論理和出力（A1＋A2……Ao-1＋
Ao）を、論理和出力Caとして出力する、ジヨセ
フソン素子を用いて構成された論理和回路Saとを
有する。 In addition, the complementary signal generation circuits Q 1 , Q 2 ...Q o output signals A 1 , 2 ... o-1 and o , and their logical sum output ( 1 + 2 ... +
o-1 + o ) as a logical sum output C1 , an OR circuit S1 configured using Josephson elements
The complementary signal generation circuits Q 1 , Q 2 ... signals A 1 , 2 ... from Q o are inputted, and the signals represented by o-1 and A o are input, and their logical sum output ( 1 + 2 ... … o-
1 +A o ) as a logical sum output C 2 , an OR circuit S 2 configured using Josephson elements
, and the signals represented by the signals A 1 , 2 ... o-2 , A o-1 , o from the complementary signal generation circuits Q 1 , Q 2 ...Q o are input, and their logical sum output ( 1 + 2 ...
+ o-2 +A o-1 + o ) as a logical sum output C3 , an OR circuit S3 configured using Josephson elements, and a complementary signal generating circuit Q1 , Q2 ...Q The signals A 1 , 2 ... o-2 , A o-1 and A o from o are input, and their logical sum output ( 1 + 2 ...
… o-2 +A o-1 +A o ) as a logical sum output C4 , an OR circuit S4 configured using Josephson elements, and complementary signal generation circuits Q1 , Q2 ... Signal from Q o
A 1 , A 2 ... A
A OR circuit S a-1 configured using Josephson elements, which outputs A o ) as a OR output C a-1 ( where a=2 n ), and complementary signal generating circuits Q 1 , Q 2 ……Signal from Q o
A 1 , A 2 .... Inputs the signals represented by A o-1 and A o , and outputs their logical sum (A 1 + A 2 ... A o-1 +
A o ), and an OR circuit S a configured using Josephson elements, which outputs A o ) as an OR output C a .
さらに、
論理和回路S1からの論理和出力C1を入力とし
て、その否定出力1を、出力信号B1として出力
する、ジヨセフソン素子を用いて構成された否定
回路N1と、
論理和回路S2からの論理和出力C2を入力とし
て、その否定出力2を、出力信号B2として出力
する、ジヨセフソン素子を用いて構成された否定
回路N2と、
〓
論理和回路Saからの論理和出力Caを入力とし
て、その否定出力aを出力信号Baとして出力す
る、ジヨセフソン素子を用いて構成された否定回
路Naとを有する。 Further, a NOT circuit N 1 configured using a Josephson element receives the OR output C 1 from the OR circuit S 1 and outputs its NOT output 1 as an output signal B 1 ; and an OR circuit S A NOT circuit N 2 configured using Josephson elements receives the OR output C 2 from OR circuit S a and outputs its NOT output 2 as an output signal B 2 ; It has an inverting circuit N a configured using a Josephson element, which receives an output C a as an input and outputs its inverted output a as an output signal B a .
以上が、本発明によるジヨセフソンデコード回
路の一例構成である。 The above is an example of the configuration of the Josephson decoding circuit according to the present invention.
このような構成を有する本発明によるジヨセフ
ソンデコード回路によれば、論理和回路S1からの
論理和出力C1が
C1＝1＋2＋……o
の論理和で表され、そして、その論理和出力C1
の否定出力1が、否定回路N1から、出力信号B1
として出力されるので、その出力信号B1が、
B1＝1
＝1＋2＋……o
の論理和の否定で表され、そして、その論理和の
否定は、論理代数の基本公式から、
1＋2＋……o
＝A1・A2・……Ao
の論理積で表されるので、出力信号B1が、
B1＝A1・A2・……Ao-1・Ao
の論理積で表される。 According to the Josefson decoding circuit according to the present invention having such a configuration, the logical sum output C1 from the logical sum circuit S1 is expressed as the logical sum of C1 = 1 + 2 +... o , and, Its logical sum output C 1
The negative output 1 of the negative circuit N 1 outputs the output signal B 1 from the negative circuit N 1 .
Therefore, the output signal B 1 is B 1 = 1 = 1 + 2 +... It is expressed as the negation of the logical sum of o , and the negation of the logical sum is, from the basic formula of logical algebra, 1 + 2 +…… o = A 1・A 2・……A o Since the output signal B 1 is expressed as the logical product of B 1 = A 1・A 2・……A o-1・A It is expressed as the logical product of o .
また、否定回路N2，N3……Na-1，Naからそれ
ぞれ出力される論理和出力C2，C3，……Ca-1，
Caの否定出力2，3……a-1，aでなる出力
信号B2，B3……Ba-1，Baについても、出力信号
B1について上述したのに準じて、
B2＝A1・A2・……Ao-1・o、
B3＝A1・A2・……Ao-2・o-1・Ao、
B4＝A1・A2・……Ao-2・o-1・o、
〓
Ba-1＝1・2・……o-1・Ao、
Ba＝1・2・……o-1・o
で表わされる。 Also, the logical sum outputs C 2 , C 3 , ... C a-1 , which are output from the negative circuits N 2 , N 3 ...N a-1 , N a , respectively
Regarding the output signals B 2 , B 3 ... B a-1 , B a consisting of negative outputs 2 , 3 ... a -1 , a of C a , the output signals
According to the above for B 1 , B 2 = A 1・A 2・……A o-1・o , B 3 = A 1・A 2・……A o-2・o-1・A o , B 4 = A 1・A 2・……A o-2・o-1・o , 〓 B a-1 = 1・2・…… o-1・A o , B a = 1・2・… ... Represented by o-1・o .
従つて、否定回路N1，N2，N3……Na-1，Na
からそれぞれ出力される出力信号B1，B2，B3，
B4……Ba-1，Baが、それぞれ
B1＝A1・A2・……Ao-1・Ao、
B2＝A1・A2・……Ao-1・o、
B3＝A1・A2・……Ao-2・o-1・Ao、
B4＝A1・A2・……Ao-2・o-1・o、
〓
Ba-1＝1・2・……o-1・Ao、
Ba＝1・2・……o-1・o
の論理積で表わされる信号として得られる。 Therefore, the negative circuits N 1 , N 2 , N 3 ...N a-1 , N a
Output signals B 1 , B 2 , B 3 , respectively output from
B 4 ……B a-1 , B a are respectively B 1 = A 1・A 2・……A o-1・A o , B 2 =A 1・A 2・……A o-1・o , B 3 =A 1・A 2・……A o-2・o-1・A o , B 4 =A 1・A 2・……A o-2・o-1・o , 〓 B a- It is obtained as a signal expressed by the logical product of 1 = 1 ・ 2・…… o- 1・A o and B a = 1・2・・・・ o-1・o .
従つて、第２図に示す本発明によるジヨセフソ
ンデコード回路による場合も、第１図に示す従来
のジヨセフソンデコード回路の場合と同様のデコ
ーダとしての機能が得られる。 Therefore, the Josephson decoding circuit according to the present invention shown in FIG. 2 provides the same decoder function as the conventional Josephson decoding circuit shown in FIG.
しかしながら、第２図に示す本発明によるジヨ
セフソンデコード回路によれば、入力信号の数ｎ
の値が大になつても、論理和回路S1，S2……Saか
ら構成されている段と、否定回路N1，N2……Na
から構成されている段とが縦続接続されている構
成を有するだけであるので、縦続接続している段
数が、ｎの値が大になるに応じて増加することが
ない。 However, according to the Josephson decoding circuit according to the present invention shown in FIG.
Even if the value of _
The number of cascaded stages does not increase as the value of n increases.
従つて、第２図に示す本発明によるジヨセフソ
ンデコード回路によれば、ジヨセフソンデコード
回路の構成を、全体として、第１図に示すジヨセ
フソンデコード回路に比し、格段的に小型簡易化
することができるとともに、高速動作をさせるこ
とができる、という特徴を有する。 Therefore, according to the Josephson decoding circuit according to the present invention shown in FIG. 2, the overall structure of the Josephson decoding circuit is much smaller than that of the Josephson decoding circuit shown in FIG. It has the characteristics that it can be simplified and can operate at high speed.
また、第２図に示す本発明によるジヨセフソン
デコード回路において、その論理和回路S1，S2…
…Saとして、第３図に示すような論理和回路を用
い、また、否定回路N1，N2……Naとして、第４
図または第５図に示すような否定回路を用いれ
ば、ジヨセフソンデコード回路全体を、さらに、
簡易、小型化することができ、また、さらに高速
動作をさせることができる。 Furthermore, in the Josephson decoding circuit according to the present invention shown in FIG. 2, the OR circuits S 1 , S 2 . . .
...As S a , a logical sum circuit as shown in Fig. 3 is used, and as N a , a fourth
If a negative circuit as shown in FIG.
It can be simplified and miniaturized, and can operate at higher speeds.
なお、第３図に示す論理和回路は、詳細説明は
省略するが、次に述べる構成を有する。 Note that the OR circuit shown in FIG. 3 has the configuration described below, although detailed explanation will be omitted.
すなわち、電源端子１１と接地との間に、抵抗
１２と、ジヨセフソン素子１３及び１４とが、そ
れらの順に直列に接続されているとともに、抵抗
１５と、ジヨセフソン素子１６とが、それらの順
に直列に接続されている。 That is, a resistor 12 and Josephson elements 13 and 14 are connected in series in that order between the power supply terminal 11 and the ground, and a resistor 15 and a Josephson element 16 are connected in series in that order. It is connected.
また、抵抗１２及びジヨセフソン素子１３の接
続中点と、抵抗１５及びジヨセフソン素子１６の
接続中点との間に、抵抗１７が接続されている。 Further, a resistor 17 is connected between the midpoint of the connection between the resistor 12 and the Josephson element 13 and the midpoint of the connection between the resistor 15 and the Josephson element 16.
さらに、ジヨセフソン素子１４と並列に、抵抗
１８が接続されている。 Furthermore, a resistor 18 is connected in parallel with the Josefson element 14.
そして、ジヨセフソン素子１３及び１４の接続
中点から、抵抗H1，H2……Hoを介して、入力端
子T1，T2……Toが導出され、また、抵抗１５及
びジヨセフソン素子１６の接続中点から、出力端
子TOが導出されている。 Input terminals T 1 , T 2 . . . T o are led out from the connection midpoint of the Josephson elements 13 and 14 via resistors H 1 , H 2 . The output terminal TO is derived from the midpoint of the connection.
以上が、第２図に示す本発明によるジヨセフソ
ンデコード回路に用いている論理和回路S1，S2…
…Saに適用し得る論理和回路の一例構成である。 The above describes the OR circuits S 1 , S 2 . . . used in the Josephson decoding circuit according to the present invention shown in FIG.
...This is an example configuration of an OR circuit that can be applied to S a .
このような構成によれば、詳細説明は省略する
が、入力端子T1，T2……Toに入力があつた場
合、まず、ジヨセフソン素子１４が零電圧状態か
ら有電圧状態に転移し、次で、ジヨセフソン素子
１６が零電圧状態から有電圧状態に転移し、次
で、ジヨセフソン素子１３が零電圧状態から有電
圧状態に転移し、その結果、出力端TOから、論
理和出力が得られる。 According to such a configuration, although a detailed explanation will be omitted, when an input is applied to the input terminals T 1 , T 2 . Next, the Josephson element 16 transitions from the zero voltage state to the voltage state, and then the Josephson element 13 transitions from the zero voltage state to the voltage state, and as a result, a logical OR output is obtained from the output terminal TO. .
従つて、第３図に示す論理和回路は、第２図に
示す本発明によるジヨセフソンデコード回路に用
いている論理和回路S1，S2……Saに適用し得、そ
してその構成は極めて簡易である。 Therefore, the OR circuit shown in FIG. 3 can be applied to the OR circuits S 1 , S 2 . . . S a used in the Josephson decoding circuit according to the present invention shown in FIG. is extremely simple.
よつて、第３図に示す論理和回路を、第２図に
示す本発明によるジヨセフソンデコード回路に用
いている論理和回路S1，S2……Saに適用して好適
である。 Therefore, it is suitable to apply the OR circuit shown in FIG. 3 to the OR circuits S 1 , S 2 . . . S a used in the Josephson decoding circuit according to the present invention shown in FIG.
また、第４図に示す否定回路は、詳細説明は省
略するが、次に述べる構成を有する。 Further, the NOT circuit shown in FIG. 4 has the following configuration, although detailed explanation will be omitted.
すなわち、電源端２１と接地との間に、ジヨセ
フソン素子２２の接合が接続されているととも
に、ジヨセフソン素子２３の接合と、ジヨセフソ
ン素子２４の制御線とが直列に接続されている。 That is, the junction of the Josephson element 22 is connected between the power supply terminal 21 and the ground, and the junction of the Josephson element 23 and the control line of the Josephson element 24 are connected in series.
また、電源端２５と接地との間に、ジヨセフソ
ン素子２２の接合が接続されている。 Furthermore, the junction of the Josephson element 22 is connected between the power supply terminal 25 and the ground.
さらに、電源端２６と接地との間に、ジヨセフ
ソン素子２４の接合が接続されている。 Furthermore, the junction of the Josephson element 24 is connected between the power source end 26 and ground.
そして、ジヨセフソン素子２２の制御線と、ジ
ヨセフソン素子２３の制御線とが直列に接続され
て、入力端TIが導出され、また、ジヨセフソン
素子２４の接合の接地側とは反対側から出力端
TOが導出されている。 The control line of the Josephson element 22 and the control line of the Josephson element 23 are connected in series to derive the input terminal TI, and the output terminal is connected from the side opposite to the ground side of the junction of the Josephson element 24.
TO has been derived.
以上が、第２図に示す本発明によるジヨセフソ
ンデコード回路に用いている否定回路N1，N2…
…Naに適用し得る否定回路の一例構成である。 The above describes the NOT circuits N 1 , N 2 . . . used in the Josephson decoding circuit according to the present invention shown in FIG.
...This is an example configuration of a negative circuit that can be applied to N a .
このような構成によれば、詳細説明は省略する
が、入力端TIに入力があつた場合、ジヨセフソ
ン素子２３の接合が零電圧状態から有電圧状態に
転移しないので、出力端TOに否定出力は得られ
ないが、入力端TIに入力がない場合、ジヨセフ
ソン素子２３の接合が零電圧状態から有電圧状態
に転移せず、しかしながら、ジヨセフソン素子２
２の接合が、零電圧状態から有電圧状態に転移す
るので、ジヨセフソン素子２４の接合が、零電圧
状態から有電圧状態に転移し、その結果、出力端
TOから否定出力が得られる。 According to such a configuration, although a detailed explanation will be omitted, when an input is applied to the input terminal TI, the junction of the Josephson element 23 does not transition from a zero voltage state to a voltage state, so that a negative output is not output to the output terminal TO. However, if there is no input at the input terminal TI, the junction of the Josephson element 23 does not transition from the zero voltage state to the voltage state; however, the junction of the Josephson element 2
Since the junction of Josephson element 24 transitions from a zero voltage state to a voltage state, the junction of Josephson element 24 transitions from a zero voltage state to a voltage state, and as a result, the output terminal
A negative output is obtained from TO.
さらに、第５図に示す否定回路は、詳細説明は
省略するが、電源端３１と接地との間に、抵抗３
２と、ジヨセフソン素子３３の接合と、ジヨセフ
ソン素子３４の制御線とが、それらの順に直列に
接続されているとともに、抵抗３５と、ジヨセフ
ソン素子３４の接合とが、それらの順に直列に接
続され、そして、ジヨセフソン素子３３の制御線
から入力端TIが導出され、また、抵抗３５及び
ジヨセフソン素子３４の接合との接続中点から出
力端TOが導出されている構成を有している。 Furthermore, the negative circuit shown in FIG.
2, the junction of the Josephson element 33, and the control line of the Josephson element 34 are connected in series in that order, and the resistor 35 and the junction of the Josephson element 34 are connected in series in that order, The input end TI is led out from the control line of the Josephson element 33, and the output end TO is led out from the connection midpoint between the resistor 35 and the junction of the Josephson element 34.
このような構成によれば、詳細説明は省略する
が、入力端TIに入力があつた場合、ジヨセフソ
ン素子３３の接合が、零電圧状態から有電圧状態
に転移し、このため、ジヨセフソン素子３４の接
合が零電圧状態から有電圧状態に転移せず、従つ
て、出力端TOに否定出力は得られないが、入力
端TIに入力がない場合、ジヨセフソン素子３３
の接合は、零電圧状態から有電圧状態に転移しな
いので、ジヨセフソン素子３４の接合が、零電圧
状態から有電圧状態に転移し、よつて、出力端
TOに否定出力が得られる。 According to such a configuration, although a detailed explanation will be omitted, when an input is applied to the input terminal TI, the junction of the Josephson element 33 transitions from a zero voltage state to a voltage state, and therefore the Josephson element 34 If the junction does not transition from the zero voltage state to the voltage state, and therefore no negative output is obtained at the output terminal TO, but there is no input at the input terminal TI, Josephson element 33
Since the junction of the Josephson element 34 does not transition from a zero voltage state to a voltage state, the junction of Josephson element 34 transitions from a zero voltage state to a voltage state, and thus the output terminal
Negative output is obtained at TO.
以上述べたところから、第４図及び第５図に示
す否定回路は、第２図に示す本発明によるジヨセ
フソンデコード回路に用いている否定回路N1，
N2……Naに適用し得、そしてその構成は極めて
簡易である。 From what has been described above, the NOT circuit shown in FIGS. 4 and 5 is similar to the NOT circuit N 1 used in the Josephson decoding circuit according to the present invention shown in FIG.
It can be applied to N 2 ...N a , and its configuration is extremely simple.
よつて、第４図及び第５図に示す否定回路を、
第２図に示す本発明によるジヨセフソンデコード
回路に用いている否定回路N1，N2……Naに適用
して好適である。 Therefore, the NOT circuit shown in FIGS. 4 and 5 is
It is suitable for application to the NOT circuits N 1 , N 2 . . . N a used in the Josephson decoding circuit according to the present invention shown in FIG.
第１図は、従来のジヨセフソンデコード回路を
示す接続図である。第２図は、本発明によるジヨ
セフソンデコード回路を示す系統的接続図であ
る。第３図は、第２図に示す本発明によるジヨセ
フソンデコード回路に用いている論理和回路に適
用して好適な論理和回路を示す接続図である。第
４図及び第５図は、それぞれ第２図に示す本発明
によるジヨセフソンデコード回路に用いている否
定回路に適用して好適な否定回路を示す系統図で
ある。
Q1，Q2……Qo……相補性信号発生回路、S1，
S2……S2……論理和回路、N1，N2……Na……否
定回路。
FIG. 1 is a connection diagram showing a conventional Josephson decoding circuit. FIG. 2 is a systematic connection diagram showing a Josephson decoding circuit according to the present invention. FIG. 3 is a connection diagram showing an OR circuit suitable for application to the OR circuit used in the Josephson decoding circuit according to the present invention shown in FIG. 4 and 5 are system diagrams showing inverting circuits suitable for application to the inverting circuit used in the Josephson decoding circuit according to the present invention shown in FIG. 2, respectively. Q 1 , Q 2 ... Q o ... Complementary signal generation circuit, S 1 ,
S 2 ...S 2 ...OR circuit, N 1 , N 2 ...N a ...NOT circuit.
Claims (1)
らから、 B1＝A1・A2……Ao-1・Ao、 B2＝A1・A2……Ao-1・o、 B3＝A1・A2……Ao-2・o-1・Ao、 B4＝A1・A2……Ao-2・o-1・o、 〓 Ba-1＝1・2……o-1・Ao、 Ba＝1・2……o-1・o の論理積（但し、ａ＝2nを表わし、またi（ｉ
＝１，２……ａ）は、Aiの否定論理を表わす）で
表わされるａ個のB1，B2，B3，B4……Ba-1，Ba
を出力信号として出力する、ジヨセフソン素子を
用いて構成されたジヨセフソンデコード回路にお
いて、 A1を入力信号として、それから、A1及び1で
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Q1と、 A2を入力信号として、それから、A2及び2で
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Q2と、 〓 Aoを入力信号として、それから、Ao及びoで
表される信号を出力する、ジヨセフソン素子を用
いて構成された相補性信号発生回路Qoと、 相補性信号発生回路Q1，Q2，……Qoからの信
号1，2……o-1及びoで表される信号を入
力として、それらの論理和出力（1＋2……＋
Ａo-1＋o）を、論理和出力C1として出力する、
ジヨセフソン素子を用いて構成された論理和回路
S1と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-1及びAoで表される信号を入力
として、それらの論理和出力（1＋2……o-
１＋Ao）を、論理和出力C2として出力する、ジヨ
セフソン素子を用いて構成された論理和回路S2
と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-2，Ao-1・oで表される信号を
入力として、それらの論理和出力（1＋2……
＋o-2＋Ao-1＋o）を、論理和出力C3として出
力する、ジヨセフソン素子を用いて構成された論
理和回路S3と、 相補性信号発生回路Q1，Q2……Qoからの信号
Ａ1，2……o-2，Ao-1及びAoで表される信号
を入力として、それらの論理和出力（1＋2…
…o-2＋Ao-1＋Ao）を、論理和出力C4として出
力する、ジヨセフソン素子を用いて構成された論
理和回路S4と、 〓 相補性信号発生回路Q1，Q2……Qoからの信号
A1，A2……Ao-1及びoで表される信号を入力と
して、それらの論理和出力（A1＋A2……Ao-1＋
Ａo）を、論理和出力Ca-1（ただし、ａ＝2n）とし
て出力する、ジヨセフソン素子を用いて構成され
た論理和回路Sa-1と、 相補性信号発生回路Q1，Q2……Qoからの信号
A1，A2……Ao-1及びAoで表される信号を入力と
して、それらの論理和出力（A1＋A2……Ao-1＋
Ao）を、論理和出力Caとして出力する、ジヨセ
フソン素子を用いて構成された論理和回路Saと 論理和回路S1からの論理和出力C1を入力とし
て、その否定出力1を、出力信号B1として出力
する、ジヨセフソン素子を用いて構成された否定
回路N1と、 論理和回路S2からの論理和出力C2を入力とし
て、その否定出力2を、出力信号B2として出力
する、ジヨセフソン素子を用いて構成された否定
回路N2と、 〓 論理和回路Saからの論理和出力Caを入力とし
て、その否定出力aを出力信号Baとして出力す
る、ジヨセフソン素子を用いて構成された否定回
路Naとを有することを特徴とするジヨセフソン
デコード回路。[Claims] 1 n A 1 , A 2 ...A o are input signals, and from them, B 1 =A 1・A 2 ...A o-1・A o , B 2 =A 1・A 2 ……A o-1・o , B 3 =A 1・A 2 ……A o-2・o-1・A o , B 4 =A 1・A 2 ……A o-2・o -1・o , 〓 B a-1 = 1・2 ... o-1・A o , B a = 1・2 ...... o-1・o (however, a=2 represents n , and i (i
= 1, 2...a) represents the negative logic of A i ) A number of B 1 , B 2 , B 3 , B 4 ...B a-1 , B a
In a Josephson decoding circuit configured using a Josephson element that outputs as an output signal, A 1 is used as an input signal, and then a signal represented by A 1 and 1 is output a complementary signal generating circuit Q 1 configured using Josephson elements, which takes A 2 as an input signal and outputs signals represented by A 2 and 2 ; 〓 Complementary signal generation circuit Q o configured using Josephson elements, which takes A o as an input signal and outputs signals represented by A o and o , and complementary signal generation circuits Q 1 , Q 2 , ... Q Signals 1 , 2 ... signals expressed by o-1 and o are input, and their logical sum output ( 1 + 2 ... +
A o-1 + o ) is output as the logical sum output C1 ,
OR circuit constructed using Josephson elements
S 1 and the signals A 1 , 2 . 2 ... o-
1 +A o ) as a logical sum output C 2 , an OR circuit S 2 configured using Josephson elements
, and the signals represented by A 1 , 2 . 1 + 2 ...
+ o-2 +A o-1 + o ) as a logical sum output C3 , an OR circuit S3 configured using Josephson elements, and a complementary signal generating circuit Q1 , Q2 ...Q The signals A 1 , 2 ... o-2 , A o-1 and A o from o are input, and their logical sum output ( 1 + 2 ...
… o-2 +A o-1 +A o ) as a logical sum output C4 , an OR circuit S4 configured using Josephson elements, and complementary signal generation circuits Q1 , Q2 ... Signal from Q o
A 1 , A 2 ... A
A OR circuit S a-1 configured using Josephson elements, which outputs A o ) as a OR output C a-1 ( where a=2 n ), and complementary signal generating circuits Q 1 , Q 2 ……Signal from Q o
A 1 , A 2 .... Inputs the signals represented by A o-1 and A o , and outputs their logical sum (A 1 + A 2 ... A o-1 +
A o ) is output as a disjunction output C a , and the disjunction circuit S a configured using Josephson elements and the disjunction output C 1 from the disjunction circuit S 1 are input, and its negative output 1 is Inputs the logical sum output C 2 from the negative circuit N 1 configured using Josephson elements and the logical sum circuit S 2 , which outputs the output signal B 1 , and outputs the negative output 2 as the output signal B 2 . A NOT circuit N 2 configured using a Josephson element, and a NOT circuit N 2 configured using a Josephson element, which receives the OR output C a from the OR circuit S a as an input, and outputs its NOT output a as an output signal B a . What is claimed is: 1. A Josephson decoding circuit comprising: a negative circuit N a configured as a negative circuit;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14858183A JPS6039927A (en) | 1983-08-13 | 1983-08-13 | Josephson decode circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14858183A JPS6039927A (en) | 1983-08-13 | 1983-08-13 | Josephson decode circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6039927A JPS6039927A (en) | 1985-03-02 |
| JPS643408B2 true JPS643408B2 (en) | 1989-01-20 |
Family
ID=15455940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14858183A Granted JPS6039927A (en) | 1983-08-13 | 1983-08-13 | Josephson decode circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039927A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8602294A (en) * | 1986-09-11 | 1988-04-05 | Philips Nv | ELECTRONIC CIRCUIT WITH COMPLEMENTARY SIGNALING DATA LINES. |
-
1983
- 1983-08-13 JP JP14858183A patent/JPS6039927A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6039927A (en) | 1985-03-02 |
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