JPS643224U - - Google Patents
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- Publication number
- JPS643224U JPS643224U JP9427887U JP9427887U JPS643224U JP S643224 U JPS643224 U JP S643224U JP 9427887 U JP9427887 U JP 9427887U JP 9427887 U JP9427887 U JP 9427887U JP S643224 U JPS643224 U JP S643224U
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- output end
- buffer circuits
- integer
- serve
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 3
Description
第１図は本考案の一実施例による４ビツトＤ−
Ａコンバータの回路図、第２図は本考案の他の実
施例による８ビツトＤ−Ａコンバータの回路図、
第３図は従来のＤ−Ａコンバータの回路図である
。 Ｉ１〜Ｉ８……デイジタルデータ信号入力端、
１１〜１４……バツフアー回路、Ｒ１〜Ｒ４……
抵抗、２０，５０……アナログデータ出力端。
Ａコンバータの回路図、第２図は本考案の他の実
施例による８ビツトＤ−Ａコンバータの回路図、
第３図は従来のＤ−Ａコンバータの回路図である
。 Ｉ１〜Ｉ８……デイジタルデータ信号入力端、
１１〜１４……バツフアー回路、Ｒ１〜Ｒ４……
抵抗、２０，５０……アナログデータ出力端。
Claims (1)
- デイジタルデータ信号が個々に入力される複数
個のバツフアー回を有し、これらのバツフアー回
路の各出力端にそれぞれ２ｎ（ｎは整数）倍の関
係にある抵抗の各一端を接続するとともに、これ
ら抵抗の他端間を結線してアナログデータ出力端
としたことを特徴とするＤ−Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9427887U JPS643224U (ja) | 1987-06-18 | 1987-06-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9427887U JPS643224U (ja) | 1987-06-18 | 1987-06-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS643224U true JPS643224U (ja) | 1989-01-10 |
Family
ID=31318786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9427887U Pending JPS643224U (ja) | 1987-06-18 | 1987-06-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS643224U (ja) |
-
1987
- 1987-06-18 JP JP9427887U patent/JPS643224U/ja active Pending
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