JPS641069B2 - - Google Patents
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- Publication number
- JPS641069B2 JPS641069B2 JP56066741A JP6674181A JPS641069B2 JP S641069 B2 JPS641069 B2 JP S641069B2 JP 56066741 A JP56066741 A JP 56066741A JP 6674181 A JP6674181 A JP 6674181A JP S641069 B2 JPS641069 B2 JP S641069B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- gate
- logic element
- semiconductor logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高速転送動作特性を有し、かつ低消費
電力化が可能でしかも高密度な集積化の容易な例
えばシフト・レジスタ機構の得られる半導体機能
装置に関するものである。
電力化が可能でしかも高密度な集積化の容易な例
えばシフト・レジスタ機構の得られる半導体機能
装置に関するものである。
（従来の技術）
従来のこの種の信号転送装置においては、第１
図に示すように全体として１で示され、スイツチ
２の一端が接地され、他端が負荷抵抗４を介して
電源バイアス５に接続している。外部クロツクパ
ルス６，７，８に同期して信号を転送させるに
は、スイツチ２とは別に前段状態の出力信号とシ
フトパルスとのAND論理などを行うために、３
で示す論理回路が必要不可欠であつた。スイツチ
２、論理回路３を具体的に実現する素子として
は、バイポーラトランジスタや電界効果トランジ
スタが用いられ、各要素は互いに分離領域等によ
つて電気的に隔離された状態でないと、本機能装
置のモノシリツク構成は困難であつた。
図に示すように全体として１で示され、スイツチ
２の一端が接地され、他端が負荷抵抗４を介して
電源バイアス５に接続している。外部クロツクパ
ルス６，７，８に同期して信号を転送させるに
は、スイツチ２とは別に前段状態の出力信号とシ
フトパルスとのAND論理などを行うために、３
で示す論理回路が必要不可欠であつた。スイツチ
２、論理回路３を具体的に実現する素子として
は、バイポーラトランジスタや電界効果トランジ
スタが用いられ、各要素は互いに分離領域等によ
つて電気的に隔離された状態でないと、本機能装
置のモノシリツク構成は困難であつた。
前述した回路構成では、負荷抵抗やANDゲー
ト自身の占有面積に加えて分離領域なども必要と
なる。更に入、出力伝達のための配線領域も必要
なために、回路の高密度な集積化は困難であつ
た。
ト自身の占有面積に加えて分離領域なども必要と
なる。更に入、出力伝達のための配線領域も必要
なために、回路の高密度な集積化は困難であつ
た。
一方、従来回路の動作速度はスイツチ２の応答
遅れに加えてゲート３の遅延時期と、配線やトラ
ンジスタの接合部の浮遊容量と直列抵抗効果で生
ずる時定数が付加されて限界があつた。
遅れに加えてゲート３の遅延時期と、配線やトラ
ンジスタの接合部の浮遊容量と直列抵抗効果で生
ずる時定数が付加されて限界があつた。
信号転送装置１を機能的に実現した機能素子と
してプラズマ結合素子（PCD）のみが公知であ
るが、少数キヤリアの注入、拡散効果を利用して
いるため高速度転送動作には限界があつた。
してプラズマ結合素子（PCD）のみが公知であ
るが、少数キヤリアの注入、拡散効果を利用して
いるため高速度転送動作には限界があつた。
（発明の目的）
本発明はこれらの欠点を除去するため、通常の
プレナ拡散技術によつて比較的容易に製造できる
半導体機能装置、例えばシフトレジスタ機能の得
られる半導体機能装置を提案するものである。
プレナ拡散技術によつて比較的容易に製造できる
半導体機能装置、例えばシフトレジスタ機能の得
られる半導体機能装置を提案するものである。
（問題を解決する為の手段）
本願の半導体機能装置を構成する半導体論理要
素は、 第１の導電型の半導体基体内に第２の導電型を
有する環状のゲート領域があり、このゲート領域
で囲まれた半導体主面に第１の導電型を有するソ
ース領域がある。
素は、 第１の導電型の半導体基体内に第２の導電型を
有する環状のゲート領域があり、このゲート領域
で囲まれた半導体主面に第１の導電型を有するソ
ース領域がある。
このような半導体論理要素は、上記ゲート領域
に印加したゲート電圧と上記ソース領域に流れる
ソース電流の間に電流制御形の負性抵抗特性をも
つように構成され、上記半導体基体を共通として
複数形成されている。
に印加したゲート電圧と上記ソース領域に流れる
ソース電流の間に電流制御形の負性抵抗特性をも
つように構成され、上記半導体基体を共通として
複数形成されている。
なお、後述するように、電流制御形の負性抵抗
は、ゲート電圧とソース電流に限定されず、ゲー
ト電圧とドレイン電流の間でも同様に生ずる構成
とする。
は、ゲート電圧とソース電流に限定されず、ゲー
ト電圧とドレイン電流の間でも同様に生ずる構成
とする。
本願の半導体機能装置は、その１の半導体論理
要素のソース領域とゲート領域間に制御電圧を印
加してターンオン状態で生じた電界の変化に基き
当該１の半導体論理要素を隣りの他の少くとも１
つの半導体論理要素のターンオン電圧が低下する
ように各々半導体論理要素を配置している。
要素のソース領域とゲート領域間に制御電圧を印
加してターンオン状態で生じた電界の変化に基き
当該１の半導体論理要素を隣りの他の少くとも１
つの半導体論理要素のターンオン電圧が低下する
ように各々半導体論理要素を配置している。
（作用）
本発明は、半導体基板内における隣接素子間の
電気的結合効果と外部クロツクパルスとを組み合
わせてシフト動作をさせていて、外部クロツクに
より転送動作を制御している。
電気的結合効果と外部クロツクパルスとを組み合
わせてシフト動作をさせていて、外部クロツクに
より転送動作を制御している。
（実施例）
先ず本発明の半導体装置の構成例を、平面図で
示した第２図Ａについて説明する。この平面図の
単位セルは第５図に示した電界効果トランジスタ
で構成され、ドレインは全て共通に束ねてある。
この場合には主として横型構造の接合型を例とし
て示す。
示した第２図Ａについて説明する。この平面図の
単位セルは第５図に示した電界効果トランジスタ
で構成され、ドレインは全て共通に束ねてある。
この場合には主として横型構造の接合型を例とし
て示す。
セル１７において小さな電極のソース領域９と
環状形ゲート領域１１およびドレイン領域１０よ
り電界効果トランジスタが形成されている。電界
効果トランジスタの開閉はゲート領域１１の周辺
の空乏層の拡がりを制御するゲート電圧及び隣接
素子の電位変化によつて行われる。定常状態にお
いて、ソース領域９とドレイン領域１０とは、ゲ
ート領域１１と基板１２との間に存在する空乏層
で遮断状態となる条件を満足するよう電極配置、
基板比抵抗及びバイアスを設定する。
環状形ゲート領域１１およびドレイン領域１０よ
り電界効果トランジスタが形成されている。電界
効果トランジスタの開閉はゲート領域１１の周辺
の空乏層の拡がりを制御するゲート電圧及び隣接
素子の電位変化によつて行われる。定常状態にお
いて、ソース領域９とドレイン領域１０とは、ゲ
ート領域１１と基板１２との間に存在する空乏層
で遮断状態となる条件を満足するよう電極配置、
基板比抵抗及びバイアスを設定する。
良く知られているように、一例としてｎ形の高
抵抗基板に高濃度のp+層を熱拡散したp+−ｎの
段階形不純物分布の接合の場合、ｎ形領域に延び
る空乏層（xd）は、｛2εs（Vbi−Ｖ）／（qNB）｝
で与えられる。ここでεsは半導体の誘導率、Vbi
は接合の拡散電位、Ｖは接合に印加した外部電
圧、ｑは電子電荷、そしてNBはｎ領域の不純物
キヤリア濃度をあらわす物理定数である。
抵抗基板に高濃度のp+層を熱拡散したp+−ｎの
段階形不純物分布の接合の場合、ｎ形領域に延び
る空乏層（xd）は、｛2εs（Vbi−Ｖ）／（qNB）｝
で与えられる。ここでεsは半導体の誘導率、Vbi
は接合の拡散電位、Ｖは接合に印加した外部電
圧、ｑは電子電荷、そしてNBはｎ領域の不純物
キヤリア濃度をあらわす物理定数である。
例えば、９−１１の電極間距離はバイアス電圧
１３が10Vの場合、シリコン基板１２の比抵抗50
Ωcm（ｎ型）のとき４〜7μｍ以内、比抵抗が10
Ωcm（ｎ型）のとき３〜5μｍの程度以内が設計
の目安となる。バイアス電源の一方の電極端子と
して１０のようなラテラル型ドレイン電極の他に
基板の裏面から取る事も出来る。又、ドレイン領
域１０とゲート領域１１の間隔は論理要素のピツ
チと関係しており、ピツチが50μｍの場合は10μ
ｍ〜20μｍ程度とする。
１３が10Vの場合、シリコン基板１２の比抵抗50
Ωcm（ｎ型）のとき４〜7μｍ以内、比抵抗が10
Ωcm（ｎ型）のとき３〜5μｍの程度以内が設計
の目安となる。バイアス電源の一方の電極端子と
して１０のようなラテラル型ドレイン電極の他に
基板の裏面から取る事も出来る。又、ドレイン領
域１０とゲート領域１１の間隔は論理要素のピツ
チと関係しており、ピツチが50μｍの場合は10μ
ｍ〜20μｍ程度とする。
一方、本論理要素のゲート領域１１に印加した
ゲート電圧とソース領域９に流れるソース電流間
の電流電圧特性はpnpnダイオードやUJTなど類
似の電流制御形負性抵抗特性を示す。それは、ソ
ース領域が例えば10μｍ角と小さく、且つソース
を中心に生じた電導度変調領域内にゲート領域を
配置して電流電圧の正帰還が顕著にあらわれる構
造のためである。
ゲート電圧とソース領域９に流れるソース電流間
の電流電圧特性はpnpnダイオードやUJTなど類
似の電流制御形負性抵抗特性を示す。それは、ソ
ース領域が例えば10μｍ角と小さく、且つソース
を中心に生じた電導度変調領域内にゲート領域を
配置して電流電圧の正帰還が顕著にあらわれる構
造のためである。
なお、論理要素がターンオン時のソース電流
は、ゲート電流とドレイン電流の和とから成つて
いる。本発明の素子の構造定数では、ソース電流
に占めるドレイン電流はわずかであり、ゲート電
流がほとんどである。従つてソース電流≠ドレイ
ン電流の関係が成立するので、負性抵抗はゲート
電圧とソース電流又はドレイン電流間で得られ
る。
は、ゲート電流とドレイン電流の和とから成つて
いる。本発明の素子の構造定数では、ソース電流
に占めるドレイン電流はわずかであり、ゲート電
流がほとんどである。従つてソース電流≠ドレイ
ン電流の関係が成立するので、負性抵抗はゲート
電圧とソース電流又はドレイン電流間で得られ
る。
以下にシフト動作原理を述べる。
シフトパルス印加電極１４と接続されたゲート
をもつ、あるセル１７が第２図Ｂに示すシフトパ
ルス２１の時刻t1でON状態のとき、当該ドレイ
ン電流は領域１０から９に向かつて流れ、その流
通電流によつて生じた基板内の電位降下のため、
セル１７の半導体基板内領域１８の電位はドレイ
ン領域１０の電位１３よりも降下する。その効果
はセル１７の左右両隣りのセルにも基板１２を介
して電位変化の影響を与え、領域１９及び２０の
電位を低下させる。すなわち、セル１７をON状
態にすることにより、その両側のセルのスイツチ
ングのしきい値を低下させたことになる。この
時、第２図Ｂに示すクロツクパルスのタイミング
チヤートの２２の相を有するパルスをセル２４の
ゲート領域１１に印加すると、セル２４のゲート
領域周辺の領域１９の空乏層は、その右隣りのセ
ルの領域２５に比べてより狭くなり、セル２４の
チヤネルが開いてソース・ドレイン間が導通状態
に転移する。一たんセル２４がON状態になる
と、シフトパルスの電圧でON状態は保持され
る。その後２１のシフトパルスをハイからロウレ
ベルにすることによつて、領域１８の空乏層を拡
げてチヤネルを閉じセル１７をオフ状態にする。
このような動作を順次くり返えすことにより、オ
ン信号をクロツクのシフトパルスの周波数に対応
した速度で転送させシフトレジスタ動作が行われ
る。
をもつ、あるセル１７が第２図Ｂに示すシフトパ
ルス２１の時刻t1でON状態のとき、当該ドレイ
ン電流は領域１０から９に向かつて流れ、その流
通電流によつて生じた基板内の電位降下のため、
セル１７の半導体基板内領域１８の電位はドレイ
ン領域１０の電位１３よりも降下する。その効果
はセル１７の左右両隣りのセルにも基板１２を介
して電位変化の影響を与え、領域１９及び２０の
電位を低下させる。すなわち、セル１７をON状
態にすることにより、その両側のセルのスイツチ
ングのしきい値を低下させたことになる。この
時、第２図Ｂに示すクロツクパルスのタイミング
チヤートの２２の相を有するパルスをセル２４の
ゲート領域１１に印加すると、セル２４のゲート
領域周辺の領域１９の空乏層は、その右隣りのセ
ルの領域２５に比べてより狭くなり、セル２４の
チヤネルが開いてソース・ドレイン間が導通状態
に転移する。一たんセル２４がON状態になる
と、シフトパルスの電圧でON状態は保持され
る。その後２１のシフトパルスをハイからロウレ
ベルにすることによつて、領域１８の空乏層を拡
げてチヤネルを閉じセル１７をオフ状態にする。
このような動作を順次くり返えすことにより、オ
ン信号をクロツクのシフトパルスの周波数に対応
した速度で転送させシフトレジスタ動作が行われ
る。
空乏層の開閉動作は、オン電流によるバルク内
の電位降下の依存性を敏感に受ける事から、例え
ば第３図に示すようにドレイン電極の形状を鋸歯
状にするなどして、電位分布に非対称性を与え、
一方向性を有する転送特性を構造的に制御でき
る。前記の電位分布に非対称性を付与する手段に
は、この他にもイオン注入法等を用いて基板の比
抵抗に分布をもたせ、電位分布を一方向に拡げる
かあるいは狭ばめるなどの操作が出来る。これら
の非対称電位分布をもつたセルアレイを用いる事
により、シフトパルス電圧の動作範囲が拡がり、
大きな動作マージンが得られる。
の電位降下の依存性を敏感に受ける事から、例え
ば第３図に示すようにドレイン電極の形状を鋸歯
状にするなどして、電位分布に非対称性を与え、
一方向性を有する転送特性を構造的に制御でき
る。前記の電位分布に非対称性を付与する手段に
は、この他にもイオン注入法等を用いて基板の比
抵抗に分布をもたせ、電位分布を一方向に拡げる
かあるいは狭ばめるなどの操作が出来る。これら
の非対称電位分布をもつたセルアレイを用いる事
により、シフトパルス電圧の動作範囲が拡がり、
大きな動作マージンが得られる。
２相クロツクによる２相シフトレジスタを実現
するには、第４図Ａに示す電極配置例にて、コン
デンサ２６を導入すると共に、第４図Ｂに示す例
えば２７，２８のような重なりのある２相シフト
パルスをゲートの入力端子２９，３０に印加する
事によつて、オン状態を蛇行状に矢印方向に転送
する。
するには、第４図Ａに示す電極配置例にて、コン
デンサ２６を導入すると共に、第４図Ｂに示す例
えば２７，２８のような重なりのある２相シフト
パルスをゲートの入力端子２９，３０に印加する
事によつて、オン状態を蛇行状に矢印方向に転送
する。
本構成の動作原理は以下の通りである。ゲート
入力端子２９に接続されている単位セル３２が
OFFからON状態に変化したとき、隣接セル３３
もON状態となるがソースはコンデンサ２６を介
して接地されているため、ON状態はコンデンサ
の端子電圧が低い間だけである。このときコンデ
ンサの容量値Ｃはセル３３のゲートからソースに
至る直列抵抗成分Ｒと該コンデンサの容量値Ｃで
定める時定数CRを与えるため、シフトパルスの
クロツク周波数に比して小さな値を選ぶ。セル３
３がON状態となつた結果、対向するセル３５，
３４の近傍の電位が低下ししきい値も下がる。一
方、シフトパルス３０により、セル３５，３４は
共にON状態になるが、ソースが接地されている
セル３４の方がより長時間ON状態を保持でき
る。その結果、ON状態がセル３２から３４に転
送可能となる。
入力端子２９に接続されている単位セル３２が
OFFからON状態に変化したとき、隣接セル３３
もON状態となるがソースはコンデンサ２６を介
して接地されているため、ON状態はコンデンサ
の端子電圧が低い間だけである。このときコンデ
ンサの容量値Ｃはセル３３のゲートからソースに
至る直列抵抗成分Ｒと該コンデンサの容量値Ｃで
定める時定数CRを与えるため、シフトパルスの
クロツク周波数に比して小さな値を選ぶ。セル３
３がON状態となつた結果、対向するセル３５，
３４の近傍の電位が低下ししきい値も下がる。一
方、シフトパルス３０により、セル３５，３４は
共にON状態になるが、ソースが接地されている
セル３４の方がより長時間ON状態を保持でき
る。その結果、ON状態がセル３２から３４に転
送可能となる。
ゲート近傍の電位の検出方法として第５図に示
したオーミツク拡散電極３１を該素子の近傍又は
内部に設ける。本出力電極は低出力インピーダン
ス特性をもつ回路構成のため、大きな電流及び電
圧を駆動出来、したがつてフアンアウトが大きい
ため回路設計における制約が少くいろいろな応用
がある。
したオーミツク拡散電極３１を該素子の近傍又は
内部に設ける。本出力電極は低出力インピーダン
ス特性をもつ回路構成のため、大きな電流及び電
圧を駆動出来、したがつてフアンアウトが大きい
ため回路設計における制約が少くいろいろな応用
がある。
（発明の効果）
以上説明したように、半導体基板内における隣
接素子間の電気的結合効果と、外部クロツクパル
スとを組み合わせて、シフト動作をさせる事によ
つて、素子間分離領域や隣接素子相互間の信号伝
達のための入、出力配線が不要となる。また、負
荷抵抗も省けるため、本機能素子は高密度、大容
量集積回路に適した構造である。更に、外部クロ
ツクにより転送動作が制御されているため、安定
でしかも周辺回路との同期をとる事が容易であ
る。少数キヤリアを利用しないこと、比較的高比
抵抗基板を利用するため接合容量を小さく出来そ
の充放電時定数を短くとれることなどから高速動
作が容易になる。ノーマリ・オフ形の回路構成の
ため、スタンバイ時における消費電力は無視出
来、また、動作時においても動作電圧には低電圧
動作に対して本質的な制限がなく低電力動作が可
能である。なお、本実施例ではｎ型シリコン半導
体基板を例にして説明したが、シリコン以外の材
料及びＰ型基板とそれに対応する電極層を用いて
も得られる効果は同様に大きい。
接素子間の電気的結合効果と、外部クロツクパル
スとを組み合わせて、シフト動作をさせる事によ
つて、素子間分離領域や隣接素子相互間の信号伝
達のための入、出力配線が不要となる。また、負
荷抵抗も省けるため、本機能素子は高密度、大容
量集積回路に適した構造である。更に、外部クロ
ツクにより転送動作が制御されているため、安定
でしかも周辺回路との同期をとる事が容易であ
る。少数キヤリアを利用しないこと、比較的高比
抵抗基板を利用するため接合容量を小さく出来そ
の充放電時定数を短くとれることなどから高速動
作が容易になる。ノーマリ・オフ形の回路構成の
ため、スタンバイ時における消費電力は無視出
来、また、動作時においても動作電圧には低電圧
動作に対して本質的な制限がなく低電力動作が可
能である。なお、本実施例ではｎ型シリコン半導
体基板を例にして説明したが、シリコン以外の材
料及びＰ型基板とそれに対応する電極層を用いて
も得られる効果は同様に大きい。
第１図は従来形シフトレジスタの概念図、第２
図以下は本発明の実施例で第２図Ａは平面図、第
２図Ｂはそれを駆動するシフトパルスのタイミン
グチヤート。第３図は電位分布に非対称性をもた
せたシフトレジスタの一例。第４図Ａは２相駆動
形シフトレジスタの実施例で第４図Ｂはその駆動
シフトパルスタイミングチヤート。第５図は単位
セルの一例。 １……従来形シフトレジスタ、２……スイツ
チ、３……ANDゲート、４……負荷抵抗、５…
…電源、６，７，８……ANDゲート入力端子、
９……ソース領域、１０……ドレイン領域、１１
……ゲート領域、１２……基板層、１３……電
源、１４，１５，１６……ゲート電極入力端子、
１７……単位セル、１８，１９，２０……基板
層、２１，２２，２３……シフトパルス、２４…
…単位セル、２５……基板層、２６……コンデン
サ、２７，２８……２相シフトパルス、２９，３
０……ゲート電極端子、３１……出力電極、３
２，３３，３４，３５……単位セル。
図以下は本発明の実施例で第２図Ａは平面図、第
２図Ｂはそれを駆動するシフトパルスのタイミン
グチヤート。第３図は電位分布に非対称性をもた
せたシフトレジスタの一例。第４図Ａは２相駆動
形シフトレジスタの実施例で第４図Ｂはその駆動
シフトパルスタイミングチヤート。第５図は単位
セルの一例。 １……従来形シフトレジスタ、２……スイツ
チ、３……ANDゲート、４……負荷抵抗、５…
…電源、６，７，８……ANDゲート入力端子、
９……ソース領域、１０……ドレイン領域、１１
……ゲート領域、１２……基板層、１３……電
源、１４，１５，１６……ゲート電極入力端子、
１７……単位セル、１８，１９，２０……基板
層、２１，２２，２３……シフトパルス、２４…
…単位セル、２５……基板層、２６……コンデン
サ、２７，２８……２相シフトパルス、２９，３
０……ゲート電極端子、３１……出力電極、３
２，３３，３４，３５……単位セル。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型式を有する半導体基体内に形成
された第２の導電型式を有する環状の第１の領域
から成るゲート領域と、 該ゲート領域で囲まれた半導体主面に形成され
た第１の導電型式を有する第２の領域から成るソ
ース領域と、 前記ゲート領域に対し、該ソース領域と反対側
に配置された第１の導電型式を有する第３の領域
から成るドレイン領域とより成り、 前記ゲート領域に印加したゲート電圧と前記ソ
ース領域に流れるソース電流の間に電流制御形の
負性抵抗特性を呈するようになれされた構成の半
導体論理要素の複数が、前記半導体基体を共通と
して形成され、 その１の半導体論理要素の前記ソース領域と前
記ゲート領域間に印加した制御電圧によるターン
オン状態で生じた電界の変化に基き、当該１の半
導体論理要素と隣る他の少くとも１つの半導体論
理要素がそのターンオン電圧が低下するに十分な
関係が得られるべく互の間隔を保つて配され、各
半導体論理要素の前記ゲート領域には、ターンオ
ン電圧が低下した状態の半導体論理要素のみをタ
ーンオン状態とし得る制御電圧が印加され、 上記制御電圧により、半導体論理要素のターン
オン状態の転送を行うことを特徴とする半導体機
能装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56066741A JPS57181167A (en) | 1981-05-01 | 1981-05-01 | Semiconductor functional device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56066741A JPS57181167A (en) | 1981-05-01 | 1981-05-01 | Semiconductor functional device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57181167A JPS57181167A (en) | 1982-11-08 |
| JPS641069B2 true JPS641069B2 (ja) | 1989-01-10 |
Family
ID=13324598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56066741A Granted JPS57181167A (en) | 1981-05-01 | 1981-05-01 | Semiconductor functional device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57181167A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144970A (ja) * | 1984-01-06 | 1985-07-31 | Hamamatsu Photonics Kk | 半導体装置 |
-
1981
- 1981-05-01 JP JP56066741A patent/JPS57181167A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57181167A (en) | 1982-11-08 |
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