JPS6399761A - 双方向サイリスタスイツチ回路 - Google Patents
双方向サイリスタスイツチ回路Info
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- JPS6399761A JPS6399761A JP24358886A JP24358886A JPS6399761A JP S6399761 A JPS6399761 A JP S6399761A JP 24358886 A JP24358886 A JP 24358886A JP 24358886 A JP24358886 A JP 24358886A JP S6399761 A JPS6399761 A JP S6399761A
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- emitter
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- 230000002457 bidirectional effect Effects 0.000 title claims description 25
- 238000010586 diagram Methods 0.000 description 19
- 239000003990 capacitor Substances 0.000 description 7
- 238000004804 winding Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、双方向サイリスタスイッチ回路に関し、特に
サイリスタを用いた双方向スイッチのオフ制御回路に関
するものである。
サイリスタを用いた双方向スイッチのオフ制御回路に関
するものである。
サイリスタ (T yrist、or)は、サイラトロ
ンのトランジスタに対応するもので、トリガ条件が簡単
で、かつスイッチ時間がマイクロセコンド程度の高速動
作が可能である。サイリスタスイッチを逆方向に2個並
列接続して、双方向スイッチとして用いたものが知られ
ている。
ンのトランジスタに対応するもので、トリガ条件が簡単
で、かつスイッチ時間がマイクロセコンド程度の高速動
作が可能である。サイリスタスイッチを逆方向に2個並
列接続して、双方向スイッチとして用いたものが知られ
ている。
従来、この種の双方向スイッチのオフ制御回路は、第2
図に示すような構成である。第2図において、La、l
bはサイリスタ、3a、3bはトランス、10a、10
b、20は接点端子、30゜40はオフ制御信号入力端
子、2a、2bはNPN形オフ制御用トランジスタであ
る。A、K。
図に示すような構成である。第2図において、La、l
bはサイリスタ、3a、3bはトランス、10a、10
b、20は接点端子、30゜40はオフ制御信号入力端
子、2a、2bはNPN形オフ制御用トランジスタであ
る。A、K。
Gp+GnはサイリスタLa、Lbの端子の名称であっ
て、Aはアノード、Kはカソード、Gpはpゲート、G
nはnゲートである。なお、第2図(、)はサイリスタ
内部の等価回路図であり、第2図(b)は一般的記法を
用いて表わされた回路図である。
て、Aはアノード、Kはカソード、Gpはpゲート、G
nはnゲートである。なお、第2図(、)はサイリスタ
内部の等価回路図であり、第2図(b)は一般的記法を
用いて表わされた回路図である。
次に、従来の双方向サイリスタスイッチのオフ制御動作
を説明する。サイリスタがオンしている状態において、
電流が流れている側のサイリスタ(ここでは、第2図(
、)のサイリスタ1aとする)では、接点端子10aに
流入した電流が1a内のPNP)−ランジスタのベース
とコレクタに分流し。
を説明する。サイリスタがオンしている状態において、
電流が流れている側のサイリスタ(ここでは、第2図(
、)のサイリスタ1aとする)では、接点端子10aに
流入した電流が1a内のPNP)−ランジスタのベース
とコレクタに分流し。
PNPトランジスタのコレクタ電流がNPNトランジス
タのベース電流となって8力端子20に流出する。また
、NPNトランジスタはベースに電流が流れるため、コ
レクタからエミッタつまり接点端子tabに向けた電流
を流す。このNPNトランジスタのコレクタ電流は、上
記の分流されたPNPトランジスタのベース電流であっ
て、PNPトランジスタのコレクタ電流を流すように作
用する。すなわち、PNPトランジスタのコレクタ電流
→NPN)−ランジスタのベース電流→N P Nトラ
ンジスタのコレクタ電流→PNPトランジスタのベース
電流→PNP!−ランジスタのコレクタ電流、の経路で
正帰還がかかり、サイリスタ1aはオン状態を維持する
。
タのベース電流となって8力端子20に流出する。また
、NPNトランジスタはベースに電流が流れるため、コ
レクタからエミッタつまり接点端子tabに向けた電流
を流す。このNPNトランジスタのコレクタ電流は、上
記の分流されたPNPトランジスタのベース電流であっ
て、PNPトランジスタのコレクタ電流を流すように作
用する。すなわち、PNPトランジスタのコレクタ電流
→NPN)−ランジスタのベース電流→N P Nトラ
ンジスタのコレクタ電流→PNPトランジスタのベース
電流→PNP!−ランジスタのコレクタ電流、の経路で
正帰還がかかり、サイリスタ1aはオン状態を維持する
。
このサイリスタをオフするには、この正帰還の経路を遮
断することが必要である。このため、オフ制御用トラン
ジスタ2aのコレクタをサイリスタ1aのPゲートGp
、つまりサイリスタla内のNPNトランジスタのベー
スに、オフ制御用トランジスタ2aのエミッタをサイリ
スタ1aのカソード、つまりNPNトランジスタのエミ
ッタに接続し、トランジスタ2aのベース・エミッタ間
に電流を流すことにより、サイリスタ1aのPゲートG
P・カソードに間、つまりNPNトランジスタのベース
・エミッタ間を短絡して、上記8還経路を遮断し、サイ
リスタ1aのオフ動作を行っている。第2図の場合、オ
フ制御用トランジスタ2aおよび2bを駆動するため、
トランス3a。
断することが必要である。このため、オフ制御用トラン
ジスタ2aのコレクタをサイリスタ1aのPゲートGp
、つまりサイリスタla内のNPNトランジスタのベー
スに、オフ制御用トランジスタ2aのエミッタをサイリ
スタ1aのカソード、つまりNPNトランジスタのエミ
ッタに接続し、トランジスタ2aのベース・エミッタ間
に電流を流すことにより、サイリスタ1aのPゲートG
P・カソードに間、つまりNPNトランジスタのベース
・エミッタ間を短絡して、上記8還経路を遮断し、サイ
リスタ1aのオフ動作を行っている。第2図の場合、オ
フ制御用トランジスタ2aおよび2bを駆動するため、
トランス3a。
3bを介して駆動信号を供給しており、トランスの2次
巻線の81端子が82端子に対して正電位となった時点
で駆動される。
巻線の81端子が82端子に対して正電位となった時点
で駆動される。
従って、双方向サイリスタスイッチの場合には、接点端
子20と10b間のサイリスタ1bについても、全く同
じようにしてオフ制御動作を行っているため、オフ制御
用トランジスタ2bを駆動するためのトランス3bが必
要となり、全体では2個必要である。
子20と10b間のサイリスタ1bについても、全く同
じようにしてオフ制御動作を行っているため、オフ制御
用トランジスタ2bを駆動するためのトランス3bが必
要となり、全体では2個必要である。
このように、従来、1つの双方向サイリスタスイッチの
オフ機能を実現するためには、2個のトランス(駆動信
号を供給するためのトランス)が必要である。その結果
、サイリスタスイッチは高価となり、小型化も困難であ
る。
オフ機能を実現するためには、2個のトランス(駆動信
号を供給するためのトランス)が必要である。その結果
、サイリスタスイッチは高価となり、小型化も困難であ
る。
本発明の目的は、このような従来の問題を解決し、オフ
制御用の回路を削減できる双方向サイリスタスイッチ回
路を提供することにある。
制御用の回路を削減できる双方向サイリスタスイッチ回
路を提供することにある。
上記目的を達成するため、本発明の双方向サイリスタス
イッチ回路は、第1のサイリスタのPゲート側とカソー
ド側間に第1のオフ制御用トランジスタのコレクタおよ
びエミッタを接続し、第2のサイリスタのnゲート側と
7ノ一ド側間に第2のオフ制御用トランジスタのコレク
タおよびエミッタを接続することに特徴がある。
イッチ回路は、第1のサイリスタのPゲート側とカソー
ド側間に第1のオフ制御用トランジスタのコレクタおよ
びエミッタを接続し、第2のサイリスタのnゲート側と
7ノ一ド側間に第2のオフ制御用トランジスタのコレク
タおよびエミッタを接続することに特徴がある。
本発明の双方向サイリスタスイッチ回路は、第1のサイ
リスタのPゲートと、第2のサイリスタのnゲートに、
それぞれオフ制御用トランジスタを付加して、両オフ制
御用トランジスタのベース間を共通のトランスから駆動
することにより、1個のトランスによりオフ制御動作を
行う。この結果、従来のオフ制御回路に比べてその構成
を簡略化することができる。
リスタのPゲートと、第2のサイリスタのnゲートに、
それぞれオフ制御用トランジスタを付加して、両オフ制
御用トランジスタのベース間を共通のトランスから駆動
することにより、1個のトランスによりオフ制御動作を
行う。この結果、従来のオフ制御回路に比べてその構成
を簡略化することができる。
以下、本発明の実施例を、図面により詳細に説明する。
第1図は、本発明の第1の実施例を示す双方向サイリス
タスイッチ回路の構成図および等価回路図である。第1
図における2a、2b’は、それぞれNPN形とPNP
形のオフ制御用トランジスタであり、その他の記号は第
2図のものと同じである。なお、第1図(a)は等価回
路図、第1図(b)は一般的記法による回路図である。
タスイッチ回路の構成図および等価回路図である。第1
図における2a、2b’は、それぞれNPN形とPNP
形のオフ制御用トランジスタであり、その他の記号は第
2図のものと同じである。なお、第1図(a)は等価回
路図、第1図(b)は一般的記法による回路図である。
第1図(、)において、第1のサイリスタ1aにはNP
N形のオフ制御用トランジスタ2aを、従来の構成と同
じように接続する。また、第2のサイリスタlbにはP
NP形のオフ制御用トランジスタ2b’ のコレクタを
、nゲートGil、つまりサイリスタlb内のPNPト
ランジスタのベースに、オフ制御用トランジスタ2b’
のエミッタをサイリスタ1bのアノード、つまりPNP
トランジスタのエミッタに接続する。両オフ制御用ト
ランジスタ2a、2b’の駆動は、両トランジスタ2a
、2b’のベース間に対して行われる。すなわち、2b
’ のベース→2)1′のエミッタ→2aのエミッタ→
2aのベースの経路で駆動される。
N形のオフ制御用トランジスタ2aを、従来の構成と同
じように接続する。また、第2のサイリスタlbにはP
NP形のオフ制御用トランジスタ2b’ のコレクタを
、nゲートGil、つまりサイリスタlb内のPNPト
ランジスタのベースに、オフ制御用トランジスタ2b’
のエミッタをサイリスタ1bのアノード、つまりPNP
トランジスタのエミッタに接続する。両オフ制御用ト
ランジスタ2a、2b’の駆動は、両トランジスタ2a
、2b’のベース間に対して行われる。すなわち、2b
’ のベース→2)1′のエミッタ→2aのエミッタ→
2aのベースの経路で駆動される。
第1図(a)では、s1端子が52端子に対して正とな
った場合、上記オフ制御電流が流れる。この電流により
、両オフ制御用トランジスタ2a。
った場合、上記オフ制御電流が流れる。この電流により
、両オフ制御用トランジスタ2a。
2b’は共にオンし、サイリスタlaは従来と同じ動作
によりオフされ、他のサイリスタlbはPNPトランジ
スタがオフされるため、正帰還ループが遮断されてオフ
する。
によりオフされ、他のサイリスタlbはPNPトランジ
スタがオフされるため、正帰還ループが遮断されてオフ
する。
この結果、単一のオフ制御回路(つまり、トランス3)
により、双方向サイリスタスイッチを構成する2つのサ
イリスタをオフ制御することができるので、オフ制御回
路の簡略化が実現できる。
により、双方向サイリスタスイッチを構成する2つのサ
イリスタをオフ制御することができるので、オフ制御回
路の簡略化が実現できる。
第3図は、本発明の第2の実施例を示す双方向サイリス
タスイッチ回路の構成図と等価回路図であって、オフ制
御回路とオン駆動回路を組合わせたものである。3はオ
フ駆動用トランス、4はオン駆動用トランスである。
タスイッチ回路の構成図と等価回路図であって、オフ制
御回路とオン駆動回路を組合わせたものである。3はオ
フ駆動用トランス、4はオン駆動用トランスである。
サイリスタla、lbの開成(オン)動作は、オン駆動
用トランス4の81端子→サイリスタ1aのPゲートG
p→カソードに→サイリスタ1bのアノード→nゲート
Gn→オン駆動用トランス2次巻線の52端子の経路に
電流が流れることにより行われる。また、オフ動作は、
オフ制御用トランス3からの駆動により、第1の実施例
と同じ経路で行われる。
用トランス4の81端子→サイリスタ1aのPゲートG
p→カソードに→サイリスタ1bのアノード→nゲート
Gn→オン駆動用トランス2次巻線の52端子の経路に
電流が流れることにより行われる。また、オフ動作は、
オフ制御用トランス3からの駆動により、第1の実施例
と同じ経路で行われる。
第3図の構成においては、オン・オフ制御ともに、各々
単一の回路で構成することができる。その結果として、
サイリスタを用いて開成、開放が可能な双方向スイッチ
を、簡易な回路で構成できる。
単一の回路で構成することができる。その結果として、
サイリスタを用いて開成、開放が可能な双方向スイッチ
を、簡易な回路で構成できる。
第4図は1本発明の第3の実施例を示す双方向サイリス
タスイッチ回路の構成図であって、(a)はコンデンサ
結合の例を示し、(b)は電流結合の例を示す。5,6
はコンデンサ、7はダイオード、8.9は電流源(矢印
は電流の方向)であり、その他の記号は第1.第2の実
施例で示したものと同じものを示す。
タスイッチ回路の構成図であって、(a)はコンデンサ
結合の例を示し、(b)は電流結合の例を示す。5,6
はコンデンサ、7はダイオード、8.9は電流源(矢印
は電流の方向)であり、その他の記号は第1.第2の実
施例で示したものと同じものを示す。
第4図(、)では、コンデンサの容量を、スイッチが取
扱う信号に対して無視できる程度、例えば数〜10数p
F程度に選定し、駆動信号の周波数をコンデンサのイン
ピーダンスが十分低くなるように、例えば数MHzに選
定すれば、実質的にスイッチを駆動回路との絶縁状態に
維持したまま、オフ制御を行うことができる。なお、ダ
イオード7は、コンデンサ5,6のチャージが一方向に
行わることを防止するため、必要に応じて挿入される。
扱う信号に対して無視できる程度、例えば数〜10数p
F程度に選定し、駆動信号の周波数をコンデンサのイン
ピーダンスが十分低くなるように、例えば数MHzに選
定すれば、実質的にスイッチを駆動回路との絶縁状態に
維持したまま、オフ制御を行うことができる。なお、ダ
イオード7は、コンデンサ5,6のチャージが一方向に
行わることを防止するため、必要に応じて挿入される。
また、抵抗でも代用できる。
第4図(b)では、定電流でオフ駆動しており、交流信
号に対して実質的に絶縁状態を実現できる。
号に対して実質的に絶縁状態を実現できる。
これらの実施例からも明らかなように、本発明は駆動回
路の構成によらずに、適用可能である。
路の構成によらずに、適用可能である。
第5図は、本発明の第4の実施例を示す双方向サイリス
タスイッチ回路の構成図と等価回路図であって、オフ制
御用トランジスタの極性を入れ替えたものである。すな
わち、第1図、第3図、第4図では、オフ制御用トラン
ジスタとして、第1のサイリスタ1aにはNPN型を、
第2のサイリスタ1bにはPNP型を用いていたが、本
実施例では、第1のサイリスタlaにPNP型を、第2
のサイリスタ1bにNPN型を用いる。
タスイッチ回路の構成図と等価回路図であって、オフ制
御用トランジスタの極性を入れ替えたものである。すな
わち、第1図、第3図、第4図では、オフ制御用トラン
ジスタとして、第1のサイリスタ1aにはNPN型を、
第2のサイリスタ1bにはPNP型を用いていたが、本
実施例では、第1のサイリスタlaにPNP型を、第2
のサイリスタ1bにNPN型を用いる。
本実施例におけるオフ制御動作は1次のようにして行わ
れる。オフ制御電流は、トランス5の2次巻線のs2→
オフ制御用トランジスタ2bのベース→エミッタ→サイ
リスタIbのG11→アノード→サイリスタ1aのカソ
ードに→GP→オフ制御用トランジスタ2a’のエミッ
タ→ベース→トランス5の2次巻線のslの経路で流れ
る。
れる。オフ制御電流は、トランス5の2次巻線のs2→
オフ制御用トランジスタ2bのベース→エミッタ→サイ
リスタIbのG11→アノード→サイリスタ1aのカソ
ードに→GP→オフ制御用トランジスタ2a’のエミッ
タ→ベース→トランス5の2次巻線のslの経路で流れ
る。
従って、s2端子が51端子に対して正となった場合、
オフ制御用トランジスタ2a’、2bがオンし、サイリ
スタ1aのG p−に間、およびすイリスタ1hのGl
l・A間が短絡されて、両サイリスタIa、lbはオフ
する。なお、サイリスタがオフしている場合には、当該
サイリスタには電流が流れず、オフ制御用トランジスタ
2a’、2bのコレクタ・ベース間を介して、オフ制御
電流が流れる。
オフ制御用トランジスタ2a’、2bがオンし、サイリ
スタ1aのG p−に間、およびすイリスタ1hのGl
l・A間が短絡されて、両サイリスタIa、lbはオフ
する。なお、サイリスタがオフしている場合には、当該
サイリスタには電流が流れず、オフ制御用トランジスタ
2a’、2bのコレクタ・ベース間を介して、オフ制御
電流が流れる。
このように、オフ制御用トランジスタの極性によらず、
本発明を適用することが可能である。
本発明を適用することが可能である。
本発明は、遮断が必要なサイリスタスイッチ、あるいは
直流が流れろ部分に使用されるサイリスタスイッチに好
適であり、例えば、多数のスイッチを使用するディジタ
ル交換機の加入者回路における試験アクセススイッチや
、リンギング送出スイッチ等に使用することができる。
直流が流れろ部分に使用されるサイリスタスイッチに好
適であり、例えば、多数のスイッチを使用するディジタ
ル交換機の加入者回路における試験アクセススイッチや
、リンギング送出スイッチ等に使用することができる。
また、実施例で示したコンデンサは、小容址で実現でき
るので、スイッチ素子と合わせて同一集積回路内に搭載
することができる。
るので、スイッチ素子と合わせて同一集積回路内に搭載
することができる。
以上説明したように、本発明によれば、サイリスタを用
いた双方向スイッチのオフ制御を、単一の回路で実現す
ることができるので、回路を簡略化することが可能であ
る。
いた双方向スイッチのオフ制御を、単一の回路で実現す
ることができるので、回路を簡略化することが可能であ
る。
第1図は本発明の第1の実施例を示す双方向サイリスタ
スイッチ回路の構成図と等価回路図、第2図は従来の双
方向サイリスタスイッチ回路の構成図と等価回路図、第
3図は本発明の第2の実施例を示すオン駆動回路を組み
合わせた双方向サイリスタスイッチ回路の構成図と等価
回路図、第4図は本発明の第3の実施例を示す双方向サ
イリスタスイッチ回路の構成図、第5図は本発明の第4
の実施例を示すもので、オフ制御用1−ランジスタの極
性を入れ替えた双方向サイリスタスイッチ回路の構成図
と等価回路図である。 la、ib:サイリスタ、2 a 、2 b H2a
’ 。 2b′ :オフ制御用トランジスタ、3,3a、3h:
オフ駆動用トランス、4:オン駆動用トランス、10a
、10b、20:接点端子、30.40:オフ制御入力
信号端子、5,6:コンデンサ、7:ダイオード、8,
9:電流源、Aニアノード、K:カソード、GP:Pゲ
ート、Gn: nゲート。 第 1 図 第 2 図 第 3 (a) 第 4 (a) 10a lQb 図 (b) 10a l□b
スイッチ回路の構成図と等価回路図、第2図は従来の双
方向サイリスタスイッチ回路の構成図と等価回路図、第
3図は本発明の第2の実施例を示すオン駆動回路を組み
合わせた双方向サイリスタスイッチ回路の構成図と等価
回路図、第4図は本発明の第3の実施例を示す双方向サ
イリスタスイッチ回路の構成図、第5図は本発明の第4
の実施例を示すもので、オフ制御用1−ランジスタの極
性を入れ替えた双方向サイリスタスイッチ回路の構成図
と等価回路図である。 la、ib:サイリスタ、2 a 、2 b H2a
’ 。 2b′ :オフ制御用トランジスタ、3,3a、3h:
オフ駆動用トランス、4:オン駆動用トランス、10a
、10b、20:接点端子、30.40:オフ制御入力
信号端子、5,6:コンデンサ、7:ダイオード、8,
9:電流源、Aニアノード、K:カソード、GP:Pゲ
ート、Gn: nゲート。 第 1 図 第 2 図 第 3 (a) 第 4 (a) 10a lQb 図 (b) 10a l□b
Claims (1)
- (1)第1のサイリスタのカソード側と第2のサイリス
タのアノード側を接続してスイッチの一端とし、第1の
サイリスタのアノード側および第2のサイリスタのカソ
ード側を独立に、または接続してスイッチの他端とした
双方向サイリスタスイッチ回路において、第1のサイリ
スタのpゲート側とカソード側間に第1のオフ制御用ト
ランジスタのコレクタおよびエミッタを接続し、第2の
サイリスタのnゲート側とアノード側間に第2のオフ制
御用トランジスタのコレクタおよびエミッタを接続する
ことを特徴とする双方向サイリスタスイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24358886A JPS6399761A (ja) | 1986-10-14 | 1986-10-14 | 双方向サイリスタスイツチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24358886A JPS6399761A (ja) | 1986-10-14 | 1986-10-14 | 双方向サイリスタスイツチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6399761A true JPS6399761A (ja) | 1988-05-02 |
Family
ID=17106050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24358886A Pending JPS6399761A (ja) | 1986-10-14 | 1986-10-14 | 双方向サイリスタスイツチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6399761A (ja) |
-
1986
- 1986-10-14 JP JP24358886A patent/JPS6399761A/ja active Pending
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