JPS6393157A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、２重拡散型の半導体装置の製造方法に係る
ものであり、特にＰチャンネル２重拡散型のＭＯＳＦＥ
Ｔ （ＤＭＯＳ）の製造方法に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for manufacturing a double-diffusion type semiconductor device, and particularly to a method for manufacturing a P-channel double-diffusion type MOSFE.
The present invention relates to a method for manufacturing T (DMOS).
［従来の技術］
Ｄ Ｍ ＯＳにおいて、その動作特性を所定の状態に設
定するために、そのオン１１℃抗を小さくすることが望
まれている。このようなり Ｍ ＯＳのオン抵抗を小さ
くするためには、半導体基板の不純物濃度を」二げれば
よいものであることは知られている。[Prior Art] In order to set the operating characteristics of a DMOS to a predetermined state, it is desired to reduce its on-11°C resistance. It is known that in order to reduce the on-resistance of a MOS, it is sufficient to increase the impurity concentration of the semiconductor substrate.
ここで、チャンネル領域を形成するウェルは、基板の濃
度に比べて高濃度に設定する必要がある。Here, the concentration of the well forming the channel region must be set to be higher than that of the substrate.
ＤＭＯ５の閾値電圧は、上記ウェルの表面不純物濃度に
よって決定されるものであり、したがって上記のように
基板不純物濃度を高めることによってオン抵抗を低抵抗
化するようにすると、上記ウェルの表面濃度がより高く
設定されるようになる。The threshold voltage of DMO5 is determined by the surface impurity concentration of the well. Therefore, if the on-resistance is lowered by increasing the substrate impurity concentration as described above, the surface concentration of the well will be lowered. It will be set higher.
したがって、この状態は閾値電圧を上昇させる結果とな
り、このためこのＤＭＯ５素子をシステムに通用する場
合に支障が生ずるようになる。Therefore, this state results in an increase in the threshold voltage, which causes problems when this DMO5 element is used in a system.
ＮチャンネルＤＭＯ３の場合は、最初にボロン、次ぎに
リンまたはヒ素を拡散することによってチャンネルが形
成される。そして、上記のように閾値電圧が上昇された
場合、これを低下させるため、通常は上記チャンネル拡
散に先立ってボロンに比べて拡散係数の小さいヒ素を、
ゲート酸化膜を通してイオン注入させるようにする。そ
の後、ボロン拡散によってヒ素はほとんど拡散されない
ものであり、したがって閾値電圧の低下が可能とされる
ものである。For N-channel DMO3, the channels are formed by first diffusing boron and then phosphorus or arsenic. If the threshold voltage is increased as described above, in order to lower it, arsenic, which has a smaller diffusion coefficient than boron, is usually added prior to the channel diffusion.
Ions are implanted through the gate oxide film. Thereafter, almost no arsenic is diffused by boron diffusion, thus making it possible to lower the threshold voltage.
しかし、ＰチャンネルＤＭＯ３の場合、上記Ｎチャンネ
ルＤＭＯ３のチャンネルに注入されるヒ素に相当する拡
散係数の小さいＰＩ３の拡散源がないため、上記Ｎチャ
ンネルＤＭＯ５のような製造方法を採用することができ
ない。However, in the case of the P-channel DMO3, there is no diffusion source of PI3, which has a small diffusion coefficient equivalent to the arsenic implanted into the channel of the N-channel DMO3, so the manufacturing method like the above-mentioned N-channel DMO5 cannot be adopted.
ＰチャンネルＤＭＯＳにあっては、Ｎ型の基板に比較し
て比抵抗の大きなＰ型基板を用いる必要があり、このよ
うな不利な条件によってオン抵抗を低下させることがよ
り困難となっているものである。P-channel DMOS requires the use of a P-type substrate, which has a higher resistivity than an N-type substrate, and these disadvantageous conditions make it more difficult to reduce the on-resistance. It is.
［発明が解決しようとする問題点コ
この発明は」−記のような点に鑑みなされたもので、チ
ャンネル領域の閾値電圧が確実に低い値に設定できるよ
うにして、ドレイン領域の抵抗を低下するようにするこ
とができ、システムに効果的に適用できるようにする、
例えばＰチャンネルの２市拡散型の゛１６導体装置を製
造する方法を提供しようとするものである。[Problems to be Solved by the Invention] This invention has been devised in view of the following points, and it is possible to reliably set the threshold voltage of the channel region to a low value and reduce the resistance of the drain region. so that it can be applied effectively to the system,
For example, it is an object of the present invention to provide a method for manufacturing a P-channel two-way diffusion type 16-conductor device.
［問題点を解決するための手段］
すなわち、この発明に係る半導体装置の製造方法にあっ
ては、半導体基板に所定の拡散層を形成したチャンネル
領域が形成され、上記基板上にゲート酸化膜を介して所
定の電極層が形成された状態で、上記ゲート酸化膜およ
び電極層を通過するように設定された加速電圧で、上記
半導体基板にイオンを注入させるようにするものである
。[Means for Solving the Problems] That is, in the method of manufacturing a semiconductor device according to the present invention, a channel region in which a predetermined diffusion layer is formed is formed on a semiconductor substrate, and a gate oxide film is formed on the substrate. With a predetermined electrode layer formed therebetween, ions are implanted into the semiconductor substrate at an accelerating voltage set to pass through the gate oxide film and the electrode layer.
［作用］
に記のような半導体の製造方法にあっては、上記チャン
ネル領域に所定のイオンが注入されるようになるもので
あるため、その閾値電圧が効果的に低下されるようにな
る。さらにドレイン領域にはゲート酸化膜を介してイオ
ンが注入されるようになって、その表面不純物濃度が、
１石くなるものであり、オン抵抗が効果的に低下される
ようになる。[Function] In the method for manufacturing a semiconductor as described in (1) above, since predetermined ions are implanted into the channel region, the threshold voltage thereof is effectively lowered. Furthermore, ions are implanted into the drain region through the gate oxide film, increasing the surface impurity concentration.
1 stone, and the on-resistance is effectively reduced.
［発明の実施例］
以下、図面を参照してこの発明の一実施例に係る半導体
の製造方法を説明する。この実施例にあっては、Ｐチャ
ンネルの２重拡散型ＭＯ３ＦＥＴを製造するもので、ま
ず第１図で示すようにＰ＋型半導体基板１１の表面に、
“５ Ｘ １０１５ｃ ｍ−３″の濃度のＰ一層を、エ
ピタキシャル層１２として成長させる。そして、このエ
ピタキシャル層１２の表面に、膜厚１０００人の５ｉ０
２を酸化形成し、ゲート酸化膜１３が全面に形成される
ようにする。[Embodiments of the Invention] A method for manufacturing a semiconductor according to an embodiment of the present invention will be described below with reference to the drawings. In this embodiment, a P-channel double-diffused MO3FET is manufactured, and as shown in FIG.
A single P layer with a concentration of "5 x 1015 cm-3" is grown as the epitaxial layer 12. Then, on the surface of this epitaxial layer 12, a film thickness of 5i0 of 1000 people is applied.
2 is oxidized so that a gate oxide film 13 is formed over the entire surface.
このようにゲート酸化膜１３が形成されならば、第２図
で示すようにその表面上に膜厚約４０００人のポリシリ
コン層を成長させ、これに高ｉ１Ｍ度のリンをドープし
てバターニングすることによってポリシリコン電極層１
４を形成する。Once the gate oxide film 13 has been formed, as shown in FIG. 2, a polysilicon layer with a thickness of approximately 4,000 wafers is grown on its surface, and this is doped with phosphorus with a high i1M degree and then buttered. Polysilicon electrode layer 1 by
form 4.
ここで、上記電極層１４にはチャンネル領域を形成する
部分に対応して拡散窓１４１が形成されているもので、
この拡散窓＋４１を介して第３図で示されるようにエピ
タキシャル層１２にリンを拡散し、Ｎウェル■５を形成
する。そして、さらに第４図で示すように上記Ｎウェル
１５の領域内にレジストパターンによるマスク１Ｇを形
成し、」１記拡散窓＋４１内にボロンを拡散して、Ｎウ
ェル【５にＰ十拡散層１７１および１７２を形成するも
のであり、これによってＤＭＯ５のチャンネル１８が構
成されるようにする。Here, a diffusion window 141 is formed in the electrode layer 14 corresponding to a portion forming a channel region.
As shown in FIG. 3, phosphorus is diffused into the epitaxial layer 12 through this diffusion window +41 to form an N well 5. Then, as shown in FIG. 4, a resist pattern mask 1G is formed in the area of the N well 15, boron is diffused into the diffusion window +41, and a P diffusion layer is formed in the N well [5]. 171 and 172, thereby forming the channel 18 of the DMO 5.
次に、第５図に示すように上記マスクｌ［ｉを除去し、
さらにボロンイオンを注入する。この場合、上記ポリシ
リコンによる電極層１４、さらにゲート酸化膜１３を通
過するように設定される加速電圧、例えば１５０ Ｋ
ｅ Ｖでボロンを“７Ｘ１０１１ＤＯＤＥ”イオン注入
させるようにする。Next, as shown in FIG. 5, the mask l[i is removed,
Furthermore, boron ions are implanted. In this case, an accelerating voltage, for example 150 K, is set to pass through the polysilicon electrode layer 14 and the gate oxide film 13.
Boron ions are implanted at "7X1011DODE" at eV.
このような工程によって、チャンネル領域１８にボロン
が注入されるようになり、したがってその閾値電圧は約
１．５ｖ低下されるようになる。さらにＤＭＯ３素子を
構成するドレイン領域１９にあっては、その表面濃度が
高くなって中濃度ボロン領域２１ｉが形成されるように
なるものであり、したがってこれによりオン抵抗を低下
させることが可能とされるようになる。このようなオン
抵抗を低くできる効果は、通常の横型のＭＯＳでは得ら
れないものであり、ＤＭＯ８特Ｈの効果となるものであ
る。Through this process, boron is implanted into the channel region 18, and therefore its threshold voltage is lowered by about 1.5V. Furthermore, in the drain region 19 constituting the DMO3 element, the surface concentration is increased to form a medium concentration boron region 21i, which makes it possible to reduce the on-resistance. Become so. Such an effect of lowering the on-resistance cannot be obtained with a normal horizontal MOS, and is an effect of the DMO8 special H.
このようなドレイン領域１９のオン抵抗が低くされるよ
うになる効果は、例えばユニットセルサイズ５８μｎ１
、ポリシリコンによる電極層１４の幅１５μｍの、メッ
ンユ型ポリシリコン１１′４造のパワーＭＯＳＦ’ＥＴ
で、上記イオン注入の無い場合と比較して約１０％低減
できるものである。The effect of lowering the on-resistance of the drain region 19 is, for example, when the unit cell size is 58 μn1.
, a power MOSF'ET made of Menyu-type polysilicon 11'4 with a polysilicon electrode layer 14 having a width of 15 μm.
This can be reduced by about 10% compared to the case without ion implantation.
このようにしてＤＭＯ３のチャンネル領域が完成したな
らば、第６図で示すようにＰ十拡散層１７１と１７２と
の間に拡散窓を形成したレジストパターン２０を形成し
、不純物を拡散してＮ十拡散ＩＣ４によるコンタクト領
域２１を形成する。そして、第７図で示すように上記パ
ターン２０を除去した後、上記コンタクト領域２１が露
出されるようにして電極層１４を含む基板１１の表面上
に層間絶縁層２２を形成し、さらに第８図で示すように
この絶縁層２２」−に上記コンタク］・領域２１、Ｐ十
拡散層１７１．１７２に接続されるようにしてソース電
極２３を形成する。Once the channel region of the DMO3 is completed in this way, a resist pattern 20 with a diffusion window formed between the P diffusion layers 171 and 172 is formed as shown in FIG. A contact region 21 is formed using the diffusion IC 4. Then, as shown in FIG. 7, after removing the pattern 20, an interlayer insulating layer 22 is formed on the surface of the substrate 11 including the electrode layer 14 so that the contact region 21 is exposed. As shown in the figure, a source electrode 23 is formed on this insulating layer 22'' so as to be connected to the contact region 21 and the P diffusion layers 171 and 172.
そして、第９図で示されるように基板１１にドレイン電
極２４を形成し、さらに第１０図で示されるように」−
記電極２３をＨする面にパッシベーション膜２５を形成
することによって、この半導体装置が完成されるもので
ある。Then, as shown in FIG. 9, a drain electrode 24 is formed on the substrate 11, and as shown in FIG.
This semiconductor device is completed by forming a passivation film 25 on the surface of the electrode 23.
上記実施例にあっては、ＰチャンネルＤＭＯＳによって
説明したが、これはＮチャンネルＤＭＯ３に対しても同
様に適用可能なものである。Although the above embodiment has been described using a P-channel DMOS, it is also applicable to an N-channel DMOS 3.
また、ゲート電極はポリシリコンによって構成するよう
に説明したが、これはアルミニウム、モリブデン、チタ
ニウム、タングステン等の金属、さらに例えばシリコン
化合物のような、Ｌ記金属との化合物によって構成する
ようにしてもちよい。ここで、上記半導体基板１１はシ
リコンによって構成されるものであるが、このようなシ
リコン半導体に限らず、Ｇａ Ａｓに代表されるような
化合物゛トノ９体であっても同様に実力＆できるもので
ある。Although the gate electrode has been described as being made of polysilicon, it can also be made of a metal such as aluminum, molybdenum, titanium, or tungsten, or a compound with an L metal such as a silicon compound. good. Here, although the semiconductor substrate 11 is made of silicon, it is not limited to such a silicon semiconductor, and even if it is made of a compound such as GaAs, we have the same ability and ability to do so. It is.
［発明の効果］
以」二のようにこの発明によれば、ＤＭＯ５の製造過Ｆ
′？にあって、ゲート酸化膜、さらに電極層が形成され
た状態で、これらゲート酸化膜および電極層を通過する
ような加速電圧によってボロン等のイオンをｌ＋人する
ことによって、ドレイン領域のオン（氏抗を低減制御で
きるようになるものであり、この場合チャンネル領域に
おける閾値電圧も低減できるよに調整されるものである
。したがって、効果的な動作特性が設定され、各種シス
テムにも効果的に対応できるようになる、特にＰチャン
ネルの２重拡散型のＭ ＯＳ Ｆ Ｅ Ｔが効果的に製
造できるようになるものである。[Effect of the invention] As described in 2 below, according to this invention, the production excess F of DMO5 can be reduced.
′? With a gate oxide film and an electrode layer formed, ions such as boron are generated by an accelerating voltage that passes through the gate oxide film and the electrode layer, thereby turning on the drain region. In this case, the threshold voltage in the channel region can also be adjusted to reduce the resistance.Therefore, effective operating characteristics can be set, and it can be effectively adapted to various systems. In particular, P-channel double-diffusion type MOSFETs can be manufactured effectively.
第１図乃至第１０図は、それぞれこの発明の一実施例に
係る半導体装置の製造過程を順次説明する断面構成図で
ある。
１１・・半導体１人板、１２・・・エピタキシャル層、
１３・・・ゲート酸化膜、１４・・・電ｈ；μ層、Ｉ５
・・・Ｎウェル、＋７１、＋７２・・・Ｐ十拡散層、Ｉ
８・・・チャンネル、１９・・・ドレイン領域、２１・
・・コンタクト領域、２ト・・ソース電極、２４・・・
ドレイン電極、２６・・・中温１望ボロン領域。
出願人代理人 弁理士 鈴 １１ 武 １３、１１．
８ 囚−−一
［Ｆ］ ト の；
′ ヒ′、 派σ
つ−＼
Ｃｆ＞０
駅 味1 to 10 are cross-sectional configuration diagrams sequentially illustrating the manufacturing process of a semiconductor device according to an embodiment of the present invention. 11... Semiconductor single board, 12... Epitaxial layer,
13... Gate oxide film, 14... Electron h; μ layer, I5
...N well, +71, +72...P10 diffusion layer, I
8... Channel, 19... Drain region, 21.
...Contact region, 2...Source electrode, 24...
Drain electrode, 26...Medium temperature 1 desired boron region. Applicant's agent Patent attorney Suzu 11 Takeshi 13, 11.
8 Prisoner--1 [F] To;
′ hi′, sσ
Tsu-＼ Cf＞0 Station Taste
Claims (2)
程と、 上記半導体基板表面に対応して２重拡散によりチャンネ
ルを形成する工程と、 上記ゲート酸化膜上に上記拡散層それぞれに対応するよ
うにして電極層を形成する工程と、上記ゲート酸化膜、
拡散層、さらに電極層が形成された後に、上記ゲート酸
化膜さらに電極層を通過するように設定された加速電圧
で上記半導体基板にイオンを注入する工程とを具備し、
上記イオン注入によって上記拡散層を含むチャンネル領
域の閾値電圧が低下されるようにすると共に、ドレイン
領域のオン抵抗が低下されるようにしたことを特徴とす
る半導体装置の製造方法。(1) A step of forming a gate oxide film on the surface of the semiconductor substrate, a step of forming a channel by double diffusion corresponding to the surface of the semiconductor substrate, and a step of forming a channel on the gate oxide film corresponding to each of the above diffusion layers. A step of forming an electrode layer in this manner, and a step of forming the gate oxide film,
After a diffusion layer and an electrode layer are formed, ions are implanted into the semiconductor substrate at an acceleration voltage set to pass through the gate oxide film and the electrode layer,
A method of manufacturing a semiconductor device, characterized in that the threshold voltage of a channel region including the diffusion layer is lowered by the ion implantation, and the on-resistance of a drain region is lowered.
入工程ではボロンが注入されるようにした特許請求の範
囲第１項記載の半導体装置の製造方法。(2) The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor substrate is of P type, and boron is implanted in the ion implantation step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239659A JPS6393157A (en) | 1986-10-08 | 1986-10-08 | Manufacture of semiconductor device |
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| JP61239659A Pending JPS6393157A (en) | 1986-10-08 | 1986-10-08 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
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| JP (1) | JPS6393157A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631689A1 (en) * | 1992-03-20 | 1995-01-04 | SILICONIX Incorporated | Threshold adjustment in vertical dmos devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137985A (en) * | 1978-04-18 | 1979-10-26 | Mitsubishi Electric Corp | Field effect semiconductor device of insulation gate type |
| JPS57188877A (en) * | 1981-05-18 | 1982-11-19 | Nec Corp | Semiconductor device and manufacture thereof |
| JPS59167066A (en) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | Vertical type metal oxide semiconductor field effect transistor |
-
1986
- 1986-10-08 JP JP61239659A patent/JPS6393157A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137985A (en) * | 1978-04-18 | 1979-10-26 | Mitsubishi Electric Corp | Field effect semiconductor device of insulation gate type |
| JPS57188877A (en) * | 1981-05-18 | 1982-11-19 | Nec Corp | Semiconductor device and manufacture thereof |
| JPS59167066A (en) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | Vertical type metal oxide semiconductor field effect transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631689A1 (en) * | 1992-03-20 | 1995-01-04 | SILICONIX Incorporated | Threshold adjustment in vertical dmos devices |
| EP0631689A4 (en) * | 1992-03-20 | 1996-07-31 | Siliconix Inc | Threshold adjustment in vertical dmos devices. |
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