JPS639099A - デイジタル集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル集積回路、さらに詳しく云えば、党
などの電磁波のビーム、又は電子線などの粒子線により
Ｍ造工程の比較的後期又は製造工程終了後において内容
を変更できるように構成された記憶回路やプログラマブ
ルロジックアレイ（ＰＬＡ）を含むディジタル集積回路
に関するものである。

〔従来の技術〕

従来、この種のディジタル記憶集積回路が如何に構成さ
れていたかを以下に示す。第５図は、従来のディジタル
記憶集積回路における主要部の接続を表した接続図であ
る。ｍ本のワード線Ｌｗｌ。

Ｌｗｚ　、　Ｌｗｓ　・・・・・・Ｌｗｍとｎ本のビッ
ト線ＬＢＩ、　ＬＢ意、　ＬＢｌ・・・・・・Ｌｎｎが
互いに直交するように配置され、ビット線の間にビット
線と平行に接地線Ｌｃが複数個配置され、ワード線とビ
ット線の交差点に対応させて電界効果トランジスタ（Ｑ
に添字で表す）とリンク（！に添字であられす）をおの
おの−個具備するメモリセルＭＣがディジタル回路とし
て配置されており、ワード線Ｌｖｒ１（１＝　１．２．
・・・・・・ｍ）とビット線Ｌｓｊ（ｊ　＝　１．２．
・・・・・・ｎ）の交差点に対応させたメモリセルＭＣ
内の電界効果トランジスタＱ・　のドレインはＬｎｊ、
ゲートは’Ｗｌ　＋ソースはｊ リンク１ｉｊの一端子にそれぞれ接続され、リンクｌ、
ｊの他の端子は接地線Ｌｃ　Ｋ接続され、他のメモリセ
ルＭＣ内も全く同様に接続されて構成されている。そし
て各メモリセルは１ビツトの二進情報の書き込みを行う
為に存在し、回路全体で（ｍＸｎ）ビットの二進情報を
記憶することができる。

本従来例のディジタル集積回路に記憶させるデータを書
き込む手段について、代表的な二側について次に説明す
る。第−例の書き込み手段は、レーザビーム等の高エネ
ルギビームを切断すべきリンクに照射し、リンクを溶断
するかまたは電気的に非導通の状態にするものであシ、
第二例の書き込み手段は、該ディジタル集積回路の表面
にレジストを塗布し、電子ビーム等を切断すべきリンク
を含む領域に照射し、次に照射されたリンクだけをエツ
チング等の工程により除去するものである。

次に本従来例のデータ読出し動作について説明するに、
電界効果トランジスタはノーマリ−オフ型ｎチャネルタ
イプであるとする。成るメモリセルＭＣに記憶されてい
るデータを読みだすためには、当該メモリセルＭＣに対
応するワード線Ｌｗｉを高電圧に設定し、その他のワー
ド線を低電圧に設定すると、当該メモリセルに含まれる
トランジスタＱｉｊが導通状態となる。次に当該メモリ
セルＭＣに対応するビット線ＬＢｊと接地線Ｌｃとの間
に電流を流し、電流経路が存在するか否かを例えばビッ
ト線の電位の変化によりビット線に接続される付属回路
で検出することにより、該メモリセルＫｔまれるリンク
ｌｉｊが切断されたか否かが、すなわち該メモリセルに
記憶されたデータが得られる。高電圧に設定するワード
線と、上記接地線との電流経路の有無の検出をしようと
するビット線との組み合わせを選択することにより、任
意の記憶データを取シ出すことができる。

〔発明が解決しようとする問題点〕

このように、従来ディジタル集積回路への記憶データの
書き込みは、個々のリンクへのビームの照射により行わ
れるので、従来においてレーザビーム等電磁波を照射す
る場合、照射する位置の変更はレーザビーム照射のため
の光学系と該ディジタル集積回路の相対位置変更又は、
レザビーム照射のための光学系の中に具備された鏡の角
度変更等機械的動作により行われ、記憶データ書込時間
は切断すべきリンク数が多いと長くなってしまう。

又、粒子線を照射する場合、照射位置の変更は偏向系に
より高速に行われるが、レジストの感度及び粒子線の強
度が十分でないため、切断すべきリンクが多いと照射に
多大な時間を要するという欠点があった。一方、リンク
の切断又は非切断は対応するメモリセルの二進符号情報
にのみよって決定されるものであシ、例えばリンク切断
は二進符号の″１”、非切断は“０″に対応すると設定
した場合、メモリセルに１を多く書き込む必要があると
き、切断すべきリンク数が多い状況におちいり記憶デー
タ書込時間が著しく長いという問題がちった。以上、記
憶回路について従来例を説明したが、プログラマブルロ
ジックアレイ（ＰＬＡ）についても基本的構成は全く同
じであυ、論理処理内容を書き込むのに多大な時間を要
するという欠点があった。

本発明は、切断すべきリンクの数を少なくすることので
きる回路構成によりリンジへの書込時間を短縮すること
の可能なこの種のディジタル集積回路を提供することを
目的としている。

〔問題点を解決するための手段〕

本発明によれば、上記の問題点は、第一方向の複数の信
号線と、第二方向の複数の信号線と、当該第一と第二方
向の信号線の交差点に対応して設けられてそれぞれの信
号線に接続した複数のディジタル回路とを有し、該ディ
ジタル回路は、スイッチ素子と、電流経路に設置され外
部から切断可能なリンク（以下データリンクと呼ぶ）と
を具備し、当該データリンクを流れる電流経路が切断さ
れたか否かによって二進情報を記憶させるかまたは論理
処理の内容が決定されるディジタル集積回路において、 上記複数のディジタル回路を複数の組に組分けし、各々
のディジタル回路の組に対して、スイッチ素子と電流経
路に設置され外部から切断可能なリンク（以下状態リン
クと呼ぶ）とを具備する付加ディジタル回路を付加し、 選択されたディジタル回路に対してそのデータリンクを
該ディジタル回路の属する組に対応する付加ディジタル
回路の状態リンクの切断または非切断の状態に一致か不
一致かの状態に設定することによ）二進情報を書込み、 また、選択されたディジタル回路に対しそのデータリン
クの切断または非切断の状態を検出し、さらに該ディジ
タル回路の属する組に対応する付加ディジタル回路の状
態リンクの切断または非切断の状態を検出し、上記デー
タリンクと状態リンクとの状態の一致か不一致かＫよシ
ニ進情報の読取９ｔ−行なうことを特徴とするディジタ
ル集積回路、によって解決される。

〔作　用〕

従来の技術においては、第一方向の信号線と第二方向の
信号線との交差点に対応してディジタル回路が存在し、
各ディジタル回路にはデータリンクが１ケずつ具備され
ておシ、各データリンクの切断、非切断のみに対応して
相当するメモリセルの二進符号データを記憶するまたは
論理処理の内容が決まるのに対して、本発明では上記従
来の技術のディジタル回路とデータリンクに加えて、前
記ディジタル回路の配列を組分けし、各組のディジタル
回路の集合に状態リンクを含むディジタル回路を付加し
データリンクおよび状態リンクからなる複数のリンクを
切断するかまたは切断せずに放置しておくことによりエ
ビットのメモリセルに二進符号データを書き込み、また
はＰＬＡの論理処理の内容を決定するものである。すな
わち、選択されたディジタル回路に対してそのデータリ
ンク゛を該ディジタル回路の属する組に対応する付加デ
ィジタル回路の状態リンクの切断または非切断の状態に
一致か不一致かの状態に設定することにょシニ進情報を
書込み、 また、選択されたディジタル回路に対しそのデータリン
クの切断または非切断の状態を検出し、さらに該ディジ
タル回路の属する組に対応する付加ディジタル回路の状
態リンクの切断または非切断の状態を検出し、上記デー
タリンクと状態リンクとの状態の一致か不一致かよシニ
進情報の読取りを行なうものである。状態リンクの切断
、非切断の決定により、従来のディジタル記憶集積回路
に比較して統計的に切断すべきリンクの数を減少させる
ことができる。

〔実施例〕

以下本発明の実施例を図面について説明する。

第１図は本発明の第一の実施例の接続図である。

図において、第一方向の複数の信号線としてワード線Ｌ
ＷＩ　−Ｌｗｍが、また第二方向の複数の信号線として
ビット線’Ｂ１〜’Ｂｎが設けられている。この実施例
は、第５図の従来の回路に対してビット線ＬＢｎ＋１が
追加され、トランジスタＱｌ　ｆｉｓｔ　、　Ｑ！　Ｈ
＋１・・・・・・Ｑｍｎ＋ｔおよび状態リンク１１　ｎ
＋１１　Ａ’！　ｎ＋ｔ・・・・・・１ｍｎ＋１からな
るディジタル回路が追加され、さらにｎ個の排他的論理
和回路Ｅｌ−Ｅｎを付加しｊ番目（ｊ　＝　１．２．・
・・・・・ｎ）の排他的論理和回路Ｅｊの第一の入力は
ビット線Ｌｎｊに接続され、第二の入力はビット線ＬＢ
ｎ＋ｔが接続されている。ディジタル回路内のトランジ
スタＱｉｎ＋ｔ　（ｉ　＝　１．２．・・・・・・ｍ）
のドレインはビット線ＬＢ　ｎ＋１に、ゲートはワード
線Ｌｗｉに、さらにソースは状態リンク’ｉｎ＋ｔの一
端子にそれぞれ接続され、’ｉｎ＋＋の他の端子は接地
線ＬＧに接続されている。　この構成の記憶回路にデー
タ書込は次のように行なわれる。状態リンクが付加され
たワード線Ｌｗｉに接続されたディジタル回路に書き込
もうとするデータのうち１１”が“０１より多い場合に
はＬｗｉに対応した状態リンク１ｉｎｅｔを溶断して切
断の状態に設定し、データリンクｌｉｊへのデータの書
き込みは二進情報“０″に対応するデータリンクｌｌｊ
を溶断して切断の状態に設定し、二進情報”１″に対応
するデータリンクｌｉｊは溶断しないようにして非切断
の状態に設定する。

また、逆にあるワード線Ｌｙｉに接続されたメモリセル
に書き込もうとするデータのうち“Ｏ″が”１″より多
いまたは等しい場合はＬｙｉに対応した状態リンクｌｉ
ｎ＋１ヲ溶断せず、データリンクｌｉｊへのデータの書
き込みは二進情報“１１に対応するデータリンクＩｉｊ
を溶断踵二進情報”０″に対応するデータリンクｌｉｊ
は溶断しないように設定する。

すなわち、従来の技術では二進情報はリンクの切断、非
切断に対応して記憶されていたが、本発明の場合、二進
情報は状態リンクとデータリンクの状態（切断または非
切断）が一致するか否かによって記憶される。従来技術
ならＬｗｉに関係するｌｉｌ　ｒ　’１！　＋・・・・
・・Ｅｉｎのリンクのうちに個のリンク（ｋ　＝　０．
１．２１・・・・・・ｎ）を切断する必要がある場合、
本発明においてはｋ＞ｎ／２のときに限シ、状態リンク
’ｉｎ＋ｔの切断及び従来方法なら非切断であるところ
のデータリンクを切断するというディジタル回路（メモ
リセル）への書き込み方法を採用しているので、本発明
による切断数に′はｋ＞ｎ／２のときにはに’＝　１　
＋　（ｎ−ｋ　）（１＋にで与えられ、すなわちに′≦
ｋになるため、従来方法と同じデータ内容を記憶させ、
かつ切断リンク数は従来方式以下にすることができ、特
にｋがｎに近いとき切断すべきリンクの数は著しく少な
くなる。

一方、本実施例の場合、データの読出し動作については
次のように行なわれる。データリンク／ｉｊおよび状態
リンク’ｉｎ＋１の切断、非切断の情報はビット線ＬＢ
　ｊ　、　ＬＢ　１１＋１に取り出され、　さらに排他
的論理和回路Ｅｔ−Ｅｎにより当初記憶させた二進デー
タとしてその排他的論理和回路Ｆ：、ｌ−Ｅｎの出力端
子よシ取シ出すことができＡ０ 本本実側では、ディジタル回路の組分けを第一の方向の
信号線すなわちワード線ＬＷ１（ｉ＝１〜ｍ）毎に行な
っている。

本実施例および以下に述べる各実施例においてデータリ
ンクおよび状態リンクは外部から切断可能なものであっ
て、電磁波又は粒子線の照射により破壊されるか、電気
的性質が変化されるか或は除去されるものである。

第２図は本発明の第二の実施例の接続図である。

第２図における記号は第１図のものと同じものを示し、
なおＳＥＬはセレクタ回路、ＯＰΦ１〜ｏｐ＋ｐはその
出力端子である。この図においてはビット線ＬＢＩ、Ｌ
Ｂ！、・・・・・・Ｌｎｌ　、　ＬＢ　ｎ＋１の出力線
よυ外側を除いては第１図に示された第一の実施例と同
じであり、第二の実施例においてはビット線ＬＢＩ、　
ＬＢ！。

・・・・・・ＬＢｎの出力線はセレクタ回路ＳＥＬの入
力線につながれ、ビット線の１ワ一ド分を選択するセレ
クタ回路ＳＥＬからはｐ本（ｐ　＝　１．２．・・・・
・・ｎ）の出力線が出ておシこの出力線はｐ個の排他的
論理和回路Ｅｌ−ＥＰの各々の一方の入力線につながる
。

状態リンクに関したビット線ＬＢ　ｎ＋ｔの出力はセレ
クタ回路ＳＥＬを通さず各排他的論理和回路Ｅｓ−Ｅｐ
のもう一方の入力線につながれている。この図に示した
回路構成においても前述と同様な書込および読み出し方
法を採用することにより、切断リンク数を減少させるこ
とが可能であることは明らかである。

第３図は本発明の第三の実施例の接続図である。

本実施例は第５図の従来の回路に対して、ワード線Ｌｖ
　ｍ＋　１および補助ビット線Ｌ’ＢＩ、　Ｌ’ＢＩＩ
・・・・・・Ｌ／Ｂｎが追加され、トランジスタＱｍ＋
１１　、　Ｑｍ＋Ｉ　Ｒ＋　・・・・・・Ｑｍ＋ｉｎ　
ｓおよび状態リンクＡ’ｍ＋ｔ　ｔ　＊　’ｍ＋１！　
、　　”’−−’ｍ＋ｔ　ｎが追加され、さらにｎ個の
排他的論理和回路Ｅｌ−Ｅｎが付加されｊ番目（ｊ＝１
，２．・・・・・・ｎ）の排他的論理和回路の第一の入
力はビット線Ｉ、Ｂｊに接続され、第二の入力は補助ビ
ットａ　Ｌ’Ｂ　ｊにつながれている。この構成の記憶
回路にデータ書込は次のように行なわれる。状態リンク
が付加されているビット線Ｌｎｊに接続されたメモリセ
ルＭＣとして構成されたディジタル回路に書き込もうと
するデータのうち“１”が０”よυ多い場合には補助ビ
ット線Ｌ”Ｂ　ｊに対応した状態リンク１ｍ＋１ｊ　を
溶断じて切断状態に設定し、データリンク１ｌｊ（ｉ＝
　１．２．・・・・・・ｍ）へのデータの書き込みは二
進情報１０″に対応するデータリンクｌｉｊを溶断して
切断状態に設定し、二進情報“１１に対応するデータリ
ンクＩｉｊは溶断しないで非切断状態に設定する。

また、逆にあるビット線ＬＢｊに接続されたディジタル
回路（メモリセル）に書き込もうとするデータのうち１
０″が“１″より多いまたは等しい場合はＬ′８．に対
応した状態リンク’ｍａｌ　ｊを溶断せずに非コ 切断状態に設定し、データリンクｌｉｊへのデータの書
き込みは二進情報“１″に対応するデータリンクｌｉｊ
を溶断して切断状態に設定し、二進情報“Ｏ″に対応す
るデータリンクｊ１ｊは溶断しないで非切断状態に設定
する。すなわち、本実施例の場合においても、二進情報
は状態リンクとデータリンクの状態が一致するか否かに
よって記憶される。このような書込方法を採用すること
により、従来方法と同じデータ内容を記憶させ、かつ切
断リンク数を従来方式以下にすることができることは第
一の実施例よシ明らかである。

一方、本実施例の場合、データの読出し動作については
次のように行なわれる。データリンクＪｉｊおよび状態
リンク’ｍｉｓ　Ｊの切断、非切断の情報はビット線Ｌ
ｓｊおよび補助ビット線し′町と接地線Ｌｃとの間に電
流を流して調べ、これらの情報は各々ビット線ＬＢ、お
よび補助ビット線Ｌ＋、、　ｊに取シコ 出され、これらはともに排他的論理和回路Ｅ１〜Ｅｎの
各々の入力となる。さらにその排他的論理和回路Ｅ１〜
Ｅｎの出力端子より当初記憶させた二進データとして読
出しを行なうことができる。

この実施例においても、第二の実施例のようにセレクタ
回路をビット線出力と排他的論理和回路入力との間に挿
入した構成にでき、そのような構成においても切断する
リンクの数を減少できるととはあきらかである。

本実施例においては、ディジタル回路の組分けを第二の
方向の信号線すなわち、ビット線ＬＢｉ（ｉ＝ｉ〜ｎ）
毎に行なっている。

第４図は本発明の第四の実施例を説明する図である。こ
の実施例においてはワード線Ｌｗとビット線Ｌｎが直交
して配置され、それらの交差点に対応してデータリンク
およびスイッチ素子からなるディジタル回路つ匪がメモ
リセルＭＣとして配列されて集積回路を構成するのは従
来例と共通であシ便宜上第４図ではディジタル回路の詳
細は省略している。さらに本実施例ではこれらの回路の
配列を組分けし、それぞれの組のディジタル回路の集合
ＤＣに対応して、状態リンクを含むディジタル回路ＤＳ
Ｌを設置し、もとのディジタル回路の出力および状態リ
ンクを含むディジタル回路ＤＳＬの出力が論理演算回路
ＬＯＧの入力につながっている構成をしている。この構
成の記憶回路にデータ書込は次のように行なわれる。あ
るディジタル回路の集合ＤＧに属する１ビツトの二進情
報を有するメモリセルへの書込みは、そのメモリセルに
書き込まれた二進情報とその集合に対応する状態リンク
の二進情報とを論理演算して本来書き込む二進情報が得
られるように二進情報を書き込む。データの読み出しは
、メモリセルについたデータリンクおよびそのセルが属
する集合ＤＧに対応した状態リンクという複数リンクの
切断または非切断に対応してディジタル回路の非導通ま
たは導通を検知しさらに本来記憶された１ビツトの二進
情報を取り出すために、導通または非導通に対応した複
数の二進情報を前述の論理演算をして行なう。このよう
な回路構成および二進情報の書き込みおよび読み出し方
法を採用することによう、回路構成は複雑になるがデー
タ書き込みの際リンク切断数を減じられることは、第一
の実施例よシ明らかである。

なお、上記各実施例ではデータリンクと状態リンクとの
状態の一致５不一致を検出するのに排他的論理和を用い
ているが、この代υに一致（エクスクル−ジブノア）を
用いても同様の機能が得られる。またスイッチ素子とし
て電界効果トランジスタを用いる例を説明したが、パイ
ボーラド２ンジスタ、あるいは他のスイッチ素子を用い
ることもできる。

また、以上の実施例は、本発明の記憶回路への適用例で
あるが、プログラマブルロジックアレイ（ＰＬＡ）にお
いてもそのアレイ部は記憶回路と全く同様の構成および
データ書込方法であシ、本発明を適用可能である。その
適用において、たとえば、前記第一方向の信号線を入力
線とし、前記第二方向の信号線を出力線とし、該入力線
と出力線の交差点毎に前記リンクをふくむディジタル回
路を配置し、かつ前記実施例と同様に状態リンクを具備
せしめたプログラマブルロジックアレイが提供され状態
リンクは通常設けられるデータリンクとあわせて論理処
理の内容を決定するのに用いられる。通常のＡＮＤ平面
とＯＲ平面とを有するＰＬＡの構成においてはＯＲ平面
に本発明で提案した構成およびデータ書込方法がとシい
れられ、その場合、第一方向の信号線は積項線であシ、
第二方向の信号線は出力線であシ、積項線と出力線の交
差点毎に前記リンクを含むセルを配置しかつ前記各実施
例と同様に状態リンクを具備したプログラマブルロジッ
クアレイが提供され、状態リンクを含めたリンクの切断
により論理処理の内容が決定される。すなわち、プログ
ラマブルロジックアレイのＯＲ平面においては、上記実
施例のワード線全積項線に、ビット線を出力線に置き換
えればよい。

〔発明の効果〕

以上説明したように、本発明のディジタル集積回路によ
れば切断すべきリンクの数を統計的に減少させることが
でき、データ書込時間を減少させることが可能となる効
果がある。

【図面の簡単な説明】

第１図、第２図、第３図は、それぞれ本発明の第一の、
第二のおよび第三の実施例の接続図、第４図は本発明の
第四の実施例の構成図、第５図は従来の技術によるディ
ジタル記憶集積回路の接続図である。 ＬＷ、ＬＷｌ〜Ｌｗｍ、　’Ｌｒｗｍ＋１　・・・ワー
ド線Ｌａ、　ＬＢＩ　−Ｌｎｎ＋　ＬＢ　ｎｅｔ　・・
・ピット線Ａ’ｌｌ〜ら、・・・データリンク ’ｉｎ＋１〜’ｍｎ＋ｔ、　’ｍ＋ｔｔ〜’ｍａｔ　１
　”・状態リンクＬｃ・・・接地線 Ｅ１〜Ｅ、・・・排他的論理和回路 ＳＥＬ・・・セレクタ回路 Ｌ’ＢＩ〜Ｌ′Ｂｎ・・・補助ビット線特許出願人　日
本電信電話株式会社 代理人弁理士　玉　蟲　久　五　部　（外２名）ＬＯＧ
　’　　論理５寅算回路 ＯＰ：比力 本発明の第四の実施例の（乳威図 第４図 Ｌ６−　接地線　　　　　　ＭＣ：　メモリでル従米の
技（ホテによるディジタル配憶￥に積回路の襖恍図菓　
　５　　図

Claims (3)

【特許請求の範囲】
1. （１）第一方向の複数の信号線と、第二方向の複数の信
   号線と、当該第一と第二方向の信号線の交差点に対応し
   て設けられてそれぞれの信号線に接続した複数のディジ
   タル回路とを有し、該ディジタル回路は、スイッチ素子
   と、電流経路に設置され外部から切断可能なリンク（以
   下データリンクと呼ぶ）とを具備し、当該データリンク
   を流れる電流経路が切断された否かによつて二進情報を
   記憶させるかまたは論理処理の内容が決定されるディジ
   タル集積回路において、 上記複数のディジタル回路を複数の組に組分けし、各々
   のディジタル回路の組に対して、スイッチ素子と電流経
   路に設置され外部から切断可能なリンク（以下状態リン
   クと呼ぶ）とを具備する付加ディジタル回路を付加し、 選択されたディジタル回路に対してそのデータリンクを
   該ディジタル回路の属する組に対応する付加ディジタル
   回路の状態リンクの切断または非切断の状態に一致か不
   一致かの状態に設定することにより二進情報を書込み、 また、選択されたディジタル回路に対しそのデータリン
   クの切断または非切断の状態を検出し、さらに該ディジ
   タル回路の属する組に対応する付加ディジタル回路の状
   態リンクの切断または非切断の状態を検出し、上記デー
   タリンクと状態リンクとの状態の一致か不一致かより二
   進情報の読取りを行なうことを特徴とするディジタル集
   積回路。
2. （２）上記の複数のディジタル回路の組分けを第一方向
   の信号線あるいは第二方向の信号線ごとに行なうことを
   特徴とする特許請求の範囲第１項記載のディジタル集積
   回路。
3. （３）上記のデータリンクおよび状態リンクは、電磁波
   または粒子線の照射により破壊されるか電気的性質が変
   化されるか或は除去されるかするリンクであることを特
   徴とする特許請求の範囲第１項または第２項記載のディ
   ジタル集積回路。