JPS6390991A - Scanning line number converting device - Google Patents
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- JPS6390991A JPS6390991A JP23617186A JP23617186A JPS6390991A JP S6390991 A JPS6390991 A JP S6390991A JP 23617186 A JP23617186 A JP 23617186A JP 23617186 A JP23617186 A JP 23617186A JP S6390991 A JPS6390991 A JP S6390991A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＮＴＳＣコンポジット信号の走査線数変換に
関する。特にＶＴＲの入力信号にも有効なシステムに関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to scanning line number conversion of an NTSC composite signal. In particular, the present invention relates to a system that is also effective for VTR input signals.
現行のインタレース走査では、インター ラインフリッ
カ、ラインクローリングなどのインクレース妨害があり
、画質劣化の原因になっているので、インブルーブトテ
レビ（ＩＤＴＶ）では信号処理として、走査線補間によ
り順次走査に変換して表示する。従来のＶＴＲのように
ＮＴＳＣ信号に準拠していない信号での走査線数変換方
式では、コンポジット信号をアナログ手段でＲ，Ｇ、Ｂ
信号に変換し、水平周期に周波数ロックしたクロソクで
各信号をＡ／Ｄ変換し、倍のレートで１水平走査線のデ
ータを２回出力することで、走査線数を倍にして順次走
査となし、Ｄ／Ａ変換するようにしている。Current interlaced scanning has interlaced disturbances such as interline flicker and line crawling, which cause deterioration in image quality. Therefore, in-blue video television (IDTV) uses scanning line interpolation to perform sequential scanning as signal processing. Convert and display. In the scanning line number conversion method for signals that do not conform to NTSC signals, such as in conventional VTRs, composite signals are converted to R, G, and B using analog means.
By converting each signal into a signal, A/D converting each signal using a crosslock whose frequency is locked to the horizontal period, and outputting the data of one horizontal scanning line twice at twice the rate, the number of scanning lines can be doubled and sequential scanning can be performed. None, D/A conversion is performed.
上述の方式では、コンポジット信号をアナログ手段で、
Ｒ，Ｇ、Ｂ信号に変換するので、温度変化・経時変化な
どで特性が変化することが多かった。また、Ｒ，Ｇ、Ｂ
信号の各々についてＡ／Ｄ変換し、信号処理を行なうの
で、３系統の回路が必要であり、その分コスト高の方式
になる。In the above-mentioned method, the composite signal is processed by analog means.
Since it converts into R, G, and B signals, its characteristics often change due to temperature changes, changes over time, etc. Also, R, G, B
Since each signal is A/D converted and signal processed, three systems of circuits are required, resulting in a correspondingly higher cost method.
さらに、コンポジットビデオ信号を４Ｆｓｃでサンプリ
ングしＹ／Ｃ分離を行なうシステムでは、ＶＴＲからの
信号のように、カラーバーストと水平同期信号とが同期
していないコンポジット信号の場合には、ｌラインのサ
ンプル数が厳密に４×（４４５／２） ＝９１０になら
ず、正しい走査線補間ができない。Furthermore, in a system that samples a composite video signal at 4Fsc and performs Y/C separation, in the case of a composite signal in which the color burst and horizontal synchronization signal are not synchronized, such as a signal from a VTR, the l-line sample is The number is not exactly 4×(445/2)=910, and correct scanning line interpolation cannot be performed.
上記問題点を解決するために、本発明は入力されたＮＴ
ＳＣコンポジフト信号の水平同期信号に同期して発生さ
せた９ １０ Ｆ）ｌ （ＦＨ：水平走査周波数）の周
波数のクロックにより、先ずコンポジット信号をＡ／Ｄ
変換し、Ｙ信号および色信号を復調する。色信号として
は２系統のＣ１信号。In order to solve the above problems, the present invention provides input NT
First, the composite signal is converted to A/D using a clock having a frequency of 9 10 F)l (FH: horizontal scanning frequency) generated in synchronization with the horizontal synchronization signal of the SC composite signal.
The Y signal and color signal are demodulated. There are two C1 signals as color signals.
Ｃ２信号である。ここでＣ１信号はＲ−Ｙまたは■信号
、Ｃ２信号はＢ−ＹまたはＣ信号とする。This is the C2 signal. Here, the C1 signal is an R-Y or ■ signal, and the C2 signal is a B-Y or C signal.
このディジタル色復調装置は、本発明者が特願昭６１−
１’＋’Ｊ３（’１３号において提示したものである。This digital color demodulation device was developed by the inventor in Japanese Patent Application No.
1'+'J3 (presented in '13).
前記のＹ信号、Ｃ１信号、Ｃ２信号の走査線数変換は、
３系統として行なわず、Ｙ信号とＣＩ倍信号Ｃ２信号を
時間軸で多重したＣ信号との２系統として行なう。The scanning line number conversion of the Y signal, C1 signal, and C2 signal is as follows:
Instead of three systems, two systems, the Y signal and the C signal obtained by multiplexing the CI multiplied signal C2 signal on the time axis, are used.
Ｙ信号は遅延補償回路を経て、Ｃ１信号・Ｃ２信号は時
間軸多重回路で多重したＣ信号として、それぞれ各別に
、水平走査線間の補間値を演算し、水平走査線データと
補間値データとを倍のレートで交互に出力する走査線数
変換部に入力し、走査線数変換Ｙ′信号と、Ｇ′信号と
を作成する。Ｇ′信号は再び色分離回路により分離しＣ
１′信号・Ｃ２’信号とに分離する。前記Ｙ′信号およ
び０１′信号・Ｃ２’信号をマトリクス回路で原色に復
し、Ｄ／Ａ変換することで走査線数の変換されたＲ’、
Ｃ’、Ｂ’倍信号得る。The Y signal passes through a delay compensation circuit, and the C1 signal and C2 signal are multiplexed in a time axis multiplexing circuit as a C signal. Interpolated values between horizontal scanning lines are calculated for each separately, and horizontal scanning line data and interpolated value data are calculated. is input to a scanning line number conversion section which alternately outputs the signal at double rate to create a scanning line number converted Y' signal and a G' signal. The G' signal is again separated by the color separation circuit and C
The signal is separated into a 1' signal and a C2' signal. The Y' signal, the 01' signal, and the C2' signal are restored to the primary colors by a matrix circuit, and R' with the number of scanning lines converted by D/A conversion.
Obtain C' and B' times signals.
上記ディジタル信号処理におけるクロックは、すべてデ
ィジタル色復調装置に用いた入力ＮＴＳＣコンポジット
信号の水平同期信号に同期して発生させた９１０ＦＨま
たは１８２０Ｆ□クロツクである。The clocks used in the digital signal processing described above are all 910FH or 1820F□ clocks generated in synchronization with the horizontal synchronization signal of the input NTSC composite signal used in the digital color demodulator.
以下、図面を参照して、本発明の一実施例につき説明す
る。第１図は回路ブロック図である。入力のＮＴＳＣ信
号は、ディジタル色復調装置３０に入力し、Ｙ信号およ
びＣＩ、Ｃ２信号を復調する。Ｙ信号は遅延補償回路３
１を経て、走査線数変換部３２に入力し、走査線数変換
Ｙ′信号はマトリクス回路３６に入力する。Ｃ１，Ｃ２
信号は、時間軸多重回路３３で多重化し、その多重化さ
れたＣ信号として走査線数変換部３４に入力し、走査線
数変換Ｇ′信号が再び色分離回路３５で、Ｃ１’、Ｃ２
’信号に分離され、マトリクス回路３６に入力する。マ
トリクス回路３６は入力されたＹ′信号、０１′信号、
０２′信号から原色に復原した後Ｄ／Ａ変換器３７，３
８．３９でアナログ信号に変換し、Ｒ′信号、Ｇ′信号
、Ｂ′信号として出力される。Hereinafter, one embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit block diagram. The input NTSC signal is input to a digital color demodulator 30, and the Y signal, CI, and C2 signals are demodulated. Y signal is delay compensation circuit 3
1, the Y' signal is input to the scanning line number converter 32, and the scanning line number converted Y' signal is input to the matrix circuit 36. C1, C2
The signals are multiplexed in a time axis multiplexing circuit 33 and inputted as the multiplexed C signal to a scanning line number converter 34, and the scanning line number converted G' signal is again sent to a color separation circuit 35, where it is converted into C1', C2.
'The signal is separated into signals and input to the matrix circuit 36. The matrix circuit 36 receives the input Y' signal, 01' signal,
After restoring the primary colors from the 02' signal, the D/A converters 37, 3
8.39, it is converted into an analog signal and output as an R' signal, a G' signal, and a B' signal.
次に各部について説明する。ディジタル色復調装置は、
第２図の回路ブロック図に示す。この装置の詳細は特願
昭６１− ｒｃ／Ｃ１３９３号に記載されているので動
作の概略について述べる。ＰＬＬ回路２は人力ＮＴＳＣ
コンポジット信号のカラーバーストに同期したアナログ
色副搬送波２ａを発生する。一方タイミング発生回路４
はＨＤ、ＶＤの他各種信号を発生し、ＰＬＬ回路３は、
信号１０３として水平同期信号に同期した信号を入力し
、９１０ ＦＨのクロックを発生する。したがってこの
クロックは水平同期信号に同期し、図にみるように各部
のクロック１０４として用いられる。さてＰＬＬ回路２
の出力であるアナログ色副搬送波２ａは、Ａ／Ｄ変換器
６で前記クロック１０４でディジタル化されるので、デ
ィジタル色副搬送波６ａは、常にライン上の確定した位
置にサンプル点をもつ。一方Ａ／Ｄ変換器１のクロック
も同一のクロック１０４であるから、Ｙ／Ｃ分離回路５
の出力Ｃ信号もディジタル色副搬送波６ａと同期関係に
あり、直交復調部２０によって、Ｃ１信号。Next, each part will be explained. Digital color demodulator is
This is shown in the circuit block diagram of FIG. The details of this device are described in Japanese Patent Application No. 61-rc/C1393, so an outline of its operation will be described below. PLL circuit 2 is human powered NTSC
An analog color subcarrier 2a synchronized with the color burst of the composite signal is generated. On the other hand, timing generation circuit 4
generates HD, VD and other various signals, and the PLL circuit 3
A signal synchronized with the horizontal synchronization signal is input as the signal 103, and a clock of 910FH is generated. Therefore, this clock is synchronized with the horizontal synchronizing signal and is used as the clock 104 of each part as shown in the figure. Now, PLL circuit 2
Since the analog color subcarrier 2a, which is the output of the digital color subcarrier 2a, is digitized by the A/D converter 6 using the clock 104, the digital color subcarrier 6a always has a sample point at a fixed position on the line. On the other hand, since the clock of the A/D converter 1 is also the same clock 104, the Y/C separation circuit 5
The output C signal is also in a synchronous relationship with the digital color subcarrier 6a, and is converted into a C1 signal by the orthogonal demodulator 20.
Ｃ２信号を正しく復調できる。The C2 signal can be demodulated correctly.
次に、第１図において、復調されたＹ信号、Ｃ信号の走
査線数を変換する走査線数変換部３２゜３４について説
明する。両者は同一構成である。Next, referring to FIG. 1, the scanning line number conversion units 32 and 34 that convert the number of scanning lines of the demodulated Y signal and C signal will be explained. Both have the same configuration.
走査線数変換部３２は、走査線補間回路３２１゜走査線
数変換回路３２２からなり、時間軸内処理により補間す
る。ただし補間は他の方法、たとえばフィールド間処理
による補間でもよい。走査線補間回路３２１の出力のう
ち信号ａ１が現ライン信号、信号ａ２が補間されたライ
ン信号である。The scanning line number conversion unit 32 includes a scanning line interpolation circuit 321 and a scanning line number conversion circuit 322, and performs interpolation by processing within the time axis. However, the interpolation may be performed using other methods, such as interpolation using inter-field processing. Among the outputs of the scanning line interpolation circuit 321, the signal a1 is the current line signal, and the signal a2 is the interpolated line signal.
信号ａ２はＩＨ遅延器３２１ａの出力と現ライン信号と
を加算器３２１ｂで加算して作成される。Signal a2 is created by adding the output of IH delay device 321a and the current line signal by adder 321b.
加算器３２１ｂは係数２を乗じて出力する。上記信号ａ
、、ａ２が走査線数変換回路３２２に入力し、同回路が
％Ｈ待時間とに信号ａ、、ａｚを順に切替えて１８２０
Ｆ、のクロックで出力することで走査線数を変換した順
次走査とする。多重化されたＣ信号についても同様に走
査線数変換がなされる。The adder 321b multiplies the result by a coefficient of 2 and outputs the result. The above signal a
,,a2 are input to the scanning line number conversion circuit 322, and the circuit sequentially switches the signals a, , az according to the %H waiting time and converts the signals 1820 to 1820.
Sequential scanning is performed by converting the number of scanning lines by outputting with the clock F. The number of scanning lines is similarly converted for the multiplexed C signal.
次に走査線数変換Ｃ′倍信号ら、０１′信号。Next, the scanning line number conversion C' multiplied signal and the 01' signal.
Ｃ２’信号に分離する色分離回路３５について説明する
。この回路は２つの遅延器３５１，３５２で遅延した信
号と現信号とを加算器（ＩＡ倍にして出力する）３５３
で加算した信号βと遅延器３５１の出力信号αとを切替
器３５４で交互に反転して出力する。これによってＣ１
′信号とＣ２’信号とが分離される。この動作は第３図
に示すタイムチャートで理解できる。The color separation circuit 35 that separates the C2' signal will be explained. This circuit converts the signal delayed by two delay devices 351 and 352 and the current signal to an adder 353 (which multiplies the signal by IA and outputs it).
The signal β added in step 1 and the output signal α of the delay device 351 are alternately inverted by a switch 354 and outputted. This allows C1
' signal and C2' signal are separated. This operation can be understood from the time chart shown in FIG.
以上、詳しく説明したように、本発明は特願昭６１−１
’１Ｃ１３’ｉ”３ 号において提示したディジタル色
復調装置により、ＮＴＳＣコンボジント信号をＹ信号お
よびＣ１信号・Ｃ２信号に復調した後、走査線数の変換
を行なってから、マトリクス回路によりＲ，Ｇ、Ｂ信号
として出力する変換装置である。Ｃ１，Ｃ２信号の走査
線数変換は、ＣＩ。As explained in detail above, the present invention was filed in Japanese Patent Application No. 61-1
After demodulating the NTSC composite signal into a Y signal, C1 signal, and C2 signal using the digital color demodulation device presented in '1C13'i''3, the number of scanning lines is converted, and then R, G, This is a conversion device that outputs as a B signal.The conversion of the number of scanning lines of C1 and C2 signals is performed by CI.
Ｃ２信号を時間軸上で多重化したＣ信号について行ない
、その後でＣ１′信号、０２′信号に分離する。このた
めに必要となる時間軸多重回路、色分離回路は、きわめ
て簡単なスイッチング回路。The C2 signal is applied to the C signal multiplexed on the time axis, and then separated into the C1' signal and the 02' signal. The time axis multiplexing circuit and color separation circuit required for this purpose are extremely simple switching circuits.
遅延器、加算器で構成できる。したがって、大規模な回
路になる走査線補間回路、走査線数変換回路から構成さ
れる走査線数変換部が、Ｙ信号とＣ１、Ｃ２信号とに対
して２個設けるだけでよいので全体として回路規模が小
さくできる。It can be configured with a delay device and an adder. Therefore, the scanning line number converter, which is a large-scale circuit consisting of a scanning line interpolation circuit and a scanning line number converting circuit, only needs to be provided for two signals, one for the Y signal and one for the C1 and C2 signals. Can be made smaller.
また、ディジタル色復調装置により復調されたＹ信号、
Ｃ１信号、Ｃ２信号は、水平同期信号に同期して出力さ
れるので、ＶＴＲの信号の場合（カラーバーストと水平
同期信号とが同期していない）にも、後段のディジタル
信号処理、たとえば走査線数変換補間が有効に行ないう
る。In addition, the Y signal demodulated by the digital color demodulator,
The C1 and C2 signals are output in synchronization with the horizontal synchronization signal, so even in the case of VTR signals (color burst and horizontal synchronization signal are not synchronized), digital signal processing in the subsequent stage, such as scanning line Number conversion interpolation can be performed effectively.
第１図は本発明の一実施例の回路ブロック図、第２図は
ディジタル色復調装置の回路ブロック図、第３図は色分
離回路の動作説明のためのタイムチャートである。
３０・−ディジタル色復調装置、
３１−遅延補償回路、
３２．３４−走査線数変換部、
３２１−走査線補間回路、
３２２−・走査線数変換回路、
３３−・−時間軸多重回路、 ３５・−色分離回路、３
５−マトリクス回路、
３７〜３９−・・Ｄ／Ａ変換器。FIG. 1 is a circuit block diagram of an embodiment of the present invention, FIG. 2 is a circuit block diagram of a digital color demodulator, and FIG. 3 is a time chart for explaining the operation of the color separation circuit. 30--Digital color demodulation device, 31--Delay compensation circuit, 32. 34--Scanning line number converter, 321--Scanning line interpolation circuit, 322--Scanning line number converter circuit, 33--Time axis multiplexing circuit, 35・-Color separation circuit, 3
5-matrix circuit, 37-39-...D/A converter.
Claims (1)
入力し、Ｙ信号・Ｃ１信号・Ｃ２信号として分離出力し
、 Ｙ信号は遅延補償回路を経て、Ｃ１信号・Ｃ２信号は時
間軸多重回路で多重したＣ信号として、それぞれ各別に
、水平走査線間の補間値を演算し、水平走査線データと
補間値データとを倍のレートで交互に出力する走査線数
変換部に入力し、前記走査線数変換部の出力である走査
線数変換Ｙ′信号と、走査線数変換Ｃ′信号を色分離回
路により分離したＣ１′信号・Ｃ２′信号とをマトリク
ス回路に入力し、 前記マトリクス回路の出力をそれぞれＤ／Ａ変換して走
査線数変換Ｒ′、Ｇ′、Ｂ′信号として出力する走査線
数変換装置であって、 前記ディジタル色復調装置および各種ディジタル処理部
のクロックが入力されたＮＴＳＣコンポジット信号の水
平同期信号に同期して発生させた９１０Ｆ＿Ｈまたは１
８２０Ｆ＿Ｈ（Ｆ＿Ｈ：水平走査周波数）の周波数の信
号であることを特徴とする走査線数変換装置。[Claims] The NTSC composite signal is input to a digital color demodulation device and separated and output as a Y signal, C1 signal, and C2 signal. The Y signal passes through a delay compensation circuit, and the C1 signal and C2 signal are time-domain multiplexed. As a C signal multiplexed in a circuit, interpolated values between horizontal scanning lines are calculated for each separately, and inputted to a scanning line number converter that alternately outputs horizontal scanning line data and interpolated value data at double rate, Inputting the scanning line number conversion Y' signal, which is the output of the scanning line number conversion section, and the C1' signal and C2' signal, which are obtained by separating the scanning line number conversion C' signal by a color separation circuit, into a matrix circuit; A scanning line number conversion device that converts the outputs of the circuits into digital analog signals and outputs them as scanning line number conversion signals R', G', and B', the clocks of the digital color demodulation device and various digital processing units being inputted. 910F_H or 1 generated in synchronization with the horizontal synchronization signal of the NTSC composite signal
A scanning line number conversion device characterized in that the signal has a frequency of 820F_H (F_H: horizontal scanning frequency).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236171A JP2531644B2 (en) | 1986-10-06 | 1986-10-06 | Scan line number converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236171A JP2531644B2 (en) | 1986-10-06 | 1986-10-06 | Scan line number converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6390991A true JPS6390991A (en) | 1988-04-21 |
| JP2531644B2 JP2531644B2 (en) | 1996-09-04 |
Family
ID=16996823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236171A Expired - Lifetime JP2531644B2 (en) | 1986-10-06 | 1986-10-06 | Scan line number converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531644B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057794A (en) * | 1983-09-08 | 1985-04-03 | Nec Corp | Scanning converter |
-
1986
- 1986-10-06 JP JP61236171A patent/JP2531644B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057794A (en) * | 1983-09-08 | 1985-04-03 | Nec Corp | Scanning converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2531644B2 (en) | 1996-09-04 |
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