JPS6388909A - Gain variable amplifier circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ゲインを可変とした増幅回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an amplifier circuit with variable gain.
［従来の技術］
従来、ゲイン可変増幅回路は、第２図のように、可変抵
抗器を用いた回路であった。この回路は、例えば、ＡＣ
ナーボモータのトルクをリニアに可変とするために用い
られる。ずなわち、２は、ＯＰアンプであり、その反転
入力端子４は、抵抗器１４を介して、信号入力端子１Ｇ
に接続される。また、前記反転入力端子４は、可変抵抗
器１８を介してＯＰアンプ２の出力端子８に接続される
。さらに、ＯＰアンプ２の非反転入力端子６は、アース
に接続され、前記出力端子８は、信号出力端子２０に接
続される。すなわち、ＯＰアンプ２は、反転増幅器とし
て用いられ、抵抗器１４の抵抗値と可変抵抗器１８の抵
抗値とをそれぞれＲ１、Ｒ２とすると、前記信号入力端
子１６に印加される電圧■１と前記信号出力端子２０か
ら出力される電圧Ｖ２との関係は、次のようになる。[Prior Art] Conventionally, a variable gain amplifier circuit has been a circuit using a variable resistor, as shown in FIG. This circuit, for example,
Used to linearly vary the torque of the nervo motor. That is, 2 is an OP amplifier, and its inverting input terminal 4 is connected to the signal input terminal 1G via a resistor 14.
connected to. Further, the inverting input terminal 4 is connected to the output terminal 8 of the OP amplifier 2 via a variable resistor 18. Further, the non-inverting input terminal 6 of the OP amplifier 2 is connected to ground, and the output terminal 8 is connected to a signal output terminal 20. That is, the OP amplifier 2 is used as an inverting amplifier, and assuming that the resistance value of the resistor 14 and the resistance value of the variable resistor 18 are R1 and R2, respectively, the voltage ■1 applied to the signal input terminal 16 and the The relationship with the voltage V2 output from the signal output terminal 20 is as follows.
Ｖ２ ／Ｖ１ ＝Ｒ２／Ｒ１
したがって、この反転増幅器のゲインはＲ２／Ｒ１とな
り、可変抵抗器１８の抵抗値Ｒ２を設定変更することに
より、前記ゲインの設定を可変としていた。V2 /V1 = R2/R1 Therefore, the gain of this inverting amplifier is R2/R1, and by changing the resistance value R2 of the variable resistor 18, the gain setting is made variable.
［発明が解決しようとする問題点］
ところが、以上に説明した従来のゲイン可変増幅回路は
、可変抵抗器を用いていたため、その接触不良が発生し
たり、抵抗値設定の再現性が悪いという問題点があった
。また、大きなスペースを必要とし、可変抵抗器のサイ
ズを小さくするとゲインの設定操作が困難になるという
問題点があった。さらに、温度変化によってその抵抗値
が変化するという問題点もあった。[Problems to be Solved by the Invention] However, since the conventional variable gain amplifier circuit described above uses a variable resistor, there are problems such as poor contact and poor reproducibility of resistance value setting. There was a point. In addition, it requires a large space, and if the size of the variable resistor is made small, it becomes difficult to set the gain. Furthermore, there was also the problem that the resistance value changed due to temperature changes.
本発明は、以上の点に鑑み可変抵抗器を用いることなく
増幅回路のゲインを可変とすることができるゲイン可変
増幅回路を提供することを目的とする。In view of the above points, it is an object of the present invention to provide a variable gain amplifier circuit that can vary the gain of the amplifier circuit without using a variable resistor.
［問題点を解決するための手段］
本発明は、以上の目的を達成するために、ＯＰアンプの
入出力間にＦＥＴを接続し、前記ＯＰアンプの出力を前
記ＦＥＴのゲートにウィンドコンパレータを介して接続
し、このウィンドコンパレータにゲイン設定電圧を印加
してなり、前記ウィンドコンパレータに印加された前記
ゲイン設定電圧に応じてゲインを可変としたものである
。[Means for Solving the Problems] In order to achieve the above object, the present invention connects an FET between the input and output of an OP amplifier, and connects the output of the OP amplifier to the gate of the FET via a window comparator. A gain setting voltage is applied to the window comparator, and the gain is made variable according to the gain setting voltage applied to the window comparator.
［作用］
ウィンドコンパレータに印加されたゲイン設定電圧は、
ウィンドコンパレータの上限電圧ＵＴＰとその下限電圧
ＬＴＰとを決定する。ＯＰアンプの出力電圧が、ウィン
ドコンパレータの上限電圧ＵＴＰと下限電圧１− Ｔ
Ｐとの間の電圧であるとき、ウィンドコンパレータの出
力電圧がＬレベルとなるため、ＯＰアンプの入出力間に
接続されたＦＥＴｔｆｉＯＦＦとなって、ＯＰアンプが
コンパレータとして作用する。すなわち、ＯＰアンプの
出力電圧が飽和に向かう。ところが、この出力電圧が、
ウィンドコンパレータの上限電圧ＵＴＰ又は下限電圧Ｌ
ＴＰを越えると、ウィンドコンパレータの出力電圧がＨ
レベルとなって、この電圧がゲートに印加されるＦＥＴ
がＯＮとなるため、ＯＰアンプの入出力間がショートさ
れる。したがって、ＯＰアンプの出力電圧が、ウィンド
コンパレータの上限電圧ＵＴＰとｒ陽電圧ＬＴＰとの間
の゛耐圧まで降下する。[Function] The gain setting voltage applied to the window comparator is
The upper limit voltage UTP and the lower limit voltage LTP of the window comparator are determined. The output voltage of the OP amplifier is the upper limit voltage UTP and the lower limit voltage 1-T of the window comparator.
Since the output voltage of the window comparator becomes L level, the FET tfiOFF connected between the input and output of the OP amplifier becomes OFF, and the OP amplifier acts as a comparator. That is, the output voltage of the OP amplifier tends to saturate. However, this output voltage is
Window comparator upper limit voltage UTP or lower limit voltage L
When TP is exceeded, the output voltage of the window comparator becomes H.
level, and this voltage is applied to the gate of the FET
is turned on, so the input and output of the OP amplifier are short-circuited. Therefore, the output voltage of the OP amplifier drops to a withstand voltage between the upper limit voltage UTP of the window comparator and the r positive voltage LTP.
以下、前記の動作を轟速で繰返すことにより、ＯＰアン
プの出力電圧は、ウィンドコンパレータに印加された前
記ゲイン設定電圧に応じた一定の電圧となる。すなわち
、上記の回路は、ウィンドコンパレータに印加されたゲ
イン設定電圧に応じてゲインを可変としたゲイン可変増
幅回路として動作する。Thereafter, by repeating the above operation at a rapid speed, the output voltage of the OP amplifier becomes a constant voltage corresponding to the gain setting voltage applied to the window comparator. That is, the above circuit operates as a variable gain amplifier circuit whose gain is variable according to the gain setting voltage applied to the window comparator.
［実施例］
以下、本発明の一実施例を図面に基づいて説明する。第
１図は、上記ＯＰアンプを反転増幅器として用いた場合
の例を示す回路図である。[Example] Hereinafter, an example of the present invention will be described based on the drawings. FIG. 1 is a circuit diagram showing an example in which the above-mentioned OP amplifier is used as an inverting amplifier.
ＯＰアンプ２の反転入力端子４は、抵抗器１４を介して
、信号入力端子１６に接続され、この信号入力端子１６
には、入力信号■１が印加される。The inverting input terminal 4 of the OP amplifier 2 is connected to a signal input terminal 16 via a resistor 14.
An input signal ■1 is applied to the .
また、この反転入力端子４は、ＮチャネルＦＥＴ１０を
介してＯＰアンプ２の出力端子８に接続される。さらに
、ＯＰアンプ２の非反転入力端子６は、アースに接続さ
れ、前記出力端子８は、信号出力端子２０に接続されて
、この信号出力端子２０が出力信＠Ｖ２を出力する。１
２は、ウィンドコンパレータであり、前記ＯＰアンプ２
の出力端子８は、このウィンドコンパレータ１２を介し
て、前記ＦＥＴ１０のゲートに接続される。Further, this inverting input terminal 4 is connected to the output terminal 8 of the OP amplifier 2 via an N-channel FET 10. Furthermore, the non-inverting input terminal 6 of the OP amplifier 2 is connected to ground, and the output terminal 8 is connected to a signal output terminal 20, which outputs an output signal @V2. 1
2 is a window comparator, and the OP amplifier 2
The output terminal 8 of is connected to the gate of the FET 10 via this window comparator 12.
このウィンドコンパレータの構成をさらに詳細に説明す
る。ゲイン設定電圧■３は、設定電圧入力端子２２に印
加される。この設定電圧入力端子２２は、抵抗器２４を
介して例えば＋１５Ｖの正の直流電源に接続されるとと
もに、抵抗器２６を介してＯＰアンプ２８の反転入力端
子３０に接続される。このＯＰアンプ２８の非反転入力
端子３２は、アースに接続され、その出力端子３４は、
抵抗器３６を介して前記反転入力端子３０に接続される
。また、前記ＯＰアンプ２８の反転入力端子３０は、他
のＯＰアンプ３８の非反転入力端子４０に接続される。The configuration of this window comparator will be explained in more detail. Gain setting voltage ■3 is applied to the setting voltage input terminal 22. This set voltage input terminal 22 is connected via a resistor 24 to a positive DC power supply of, for example, +15V, and is also connected via a resistor 26 to an inverting input terminal 30 of an OP amplifier 28 . A non-inverting input terminal 32 of this OP amplifier 28 is connected to ground, and an output terminal 34 thereof is
It is connected to the inverting input terminal 30 via a resistor 36. Further, the inverting input terminal 30 of the OP amplifier 28 is connected to the non-inverting input terminal 40 of another OP amplifier 38.
その反転入力端子４２は、抵抗器４４を介してアースに
接続されるとともに、抵抗器４６を介して、そのＯＰア
ンプ３８の出力端子４８に接続される。The inverting input terminal 42 is connected to ground via a resistor 44 and to the output terminal 48 of the OP amplifier 38 via a resistor 46 .
前記両ＯＰアンプ２８．３８の出力側には、二つのコン
パレータ５０．５２が配される。コンパレータ５０の反
転入力端子５４は、前記ＯＰアンプ２８の出力端子３４
に接続され、コンパレータ５２の非反転入力端子５６は
、前記ＯＰアンプ３８の出力端子４８に接続される。ま
た、コンパレータ５０の非反転入力端子５８とコンパレ
ータ５２の反転入力端子６０とは、ともに前記ＯＰアン
プ２の出力端子８に接続される。さらに各コンパレータ
５０．５２の出力端子６２．６４は、接続点６５にて互
いに接続され、さらに抵抗器６６を介して前記正の直流
電源に接続されるとともに、抵抗器６８を介してＮＰＮ
トランジスタ７０のベースに接続される。このトランジ
スタ７０のエミッタは、抵抗器７２を介してそのベース
に接続されるとともに、例えば−１５Ｖの負の直流電源
に接続される。また、このトランジスタ７０のコレクタ
は、抵抗器７４を介して前記正の直流電源に接続される
とともに、前記ＮチャネルＦＥＴ１０のゲートに接続さ
れる。Two comparators 50, 52 are arranged on the output side of both the OP amplifiers 28, 38. The inverting input terminal 54 of the comparator 50 is connected to the output terminal 34 of the OP amplifier 28.
The non-inverting input terminal 56 of the comparator 52 is connected to the output terminal 48 of the OP amplifier 38. Further, the non-inverting input terminal 58 of the comparator 50 and the inverting input terminal 60 of the comparator 52 are both connected to the output terminal 8 of the OP amplifier 2. Further, the output terminals 62, 64 of each comparator 50, 52 are connected to each other at a connection point 65, further connected to the positive DC power supply via a resistor 66, and connected to the NPN via a resistor 68.
Connected to the base of transistor 70. The emitter of this transistor 70 is connected to its base via a resistor 72 and to a negative DC power supply of, for example, -15V. Further, the collector of this transistor 70 is connected to the positive DC power supply via a resistor 74 and to the gate of the N-channel FET 10.
なお、前記ＯＰアンプ２．２８．３８及びコンパレータ
５０．５２は、すべて前記＋１５Ｖの正の直流電源と、
−１５Ｖの負の直流電源との２電源動作とする。Note that the OP amplifier 2, 28, 38 and the comparator 50, 52 are all connected to the +15V positive DC power supply,
Two power supply operation with -15V negative DC power supply is assumed.
ＯＰアンプ２８は反転増幅器として動作し、ＯＰアンプ
３８は非反転増幅器として動作するから、ゲイン設定電
圧■３が設定電圧入力端子２２に印加されると、ＯＰア
ンプ２８の出力電圧とＯＰアン７３８の出力電圧とは、
それぞれウィンドコンパレータ１２の上限電圧ＵＴＰと
下限電圧ＬＴＰとを決定する。例えば、両ＯＰアンプ２
８．３８のゲインが１となるように抵抗器２６．３６、
及び抵抗器４４．４６を選択する。すると、ゲイン設定
電圧ｖ３が、例えば＋１０Ｖのときには、両ＯＰアンプ
２８．３８の出力電圧は、それぞれ−１０Ｖ、＋１０Ｖ
となり、上限電圧Ｕ Ｔ Ｐが＋１０ｖ、下限電圧しＴ
Ｐが一１０ｖと決定される。Since the OP amplifier 28 operates as an inverting amplifier and the OP amplifier 38 operates as a non-inverting amplifier, when the gain setting voltage 3 is applied to the setting voltage input terminal 22, the output voltage of the OP amplifier 28 and the output voltage of the OP amplifier 738 are What is output voltage?
The upper limit voltage UTP and lower limit voltage LTP of the window comparator 12 are determined respectively. For example, both OP amplifiers 2
resistor 26.36 so that the gain of 8.38 is 1,
and resistors 44, 46. Then, when the gain setting voltage v3 is, for example, +10V, the output voltages of both OP amplifiers 28.38 are -10V and +10V, respectively.
Therefore, the upper limit voltage U T P is +10v, and the lower limit voltage T
P is determined to be -10v.
このとき、入力信号■１の電圧が正の小さい値であって
、ＯＰアンプ２の反転入力端子４に入力される入力信＠
Ｖ１が正の小さい電圧であれば、ＯＰアンプ２の出力電
圧すなわち出力信号ｖ２が、負の電圧となる。この出力
信号■２が、ウィンドコンパレータ１２のド限電圧しＴ
Ｐより絶対値の小さい負の電圧であれば、すなわち前記
の例において一１０ＶとＯＶとの間の電圧であれば、次
のようにして、その電圧■２は、＝１０ｖとなる。At this time, the voltage of the input signal 1 is a small positive value, and the input signal @ input to the inverting input terminal 4 of the OP amplifier 2 is
If V1 is a small positive voltage, the output voltage of the OP amplifier 2, that is, the output signal v2, becomes a negative voltage. This output signal 2 is the limit voltage of the window comparator 12, T
If it is a negative voltage with an absolute value smaller than P, that is, if it is a voltage between -10V and OV in the above example, the voltage 2 becomes =10V in the following manner.
つまり、このとき両コンパレータ５０．５２の出力がと
もに＋１５Ｖすなわち１ルベルとなり、抵抗器６６に電
圧降下が生じないから、ワイヤードＯＲ接続の接続点６
５の電圧がＨレベルとなる。In other words, at this time, the outputs of both comparators 50 and 52 are both +15V, that is, 1 level, and since no voltage drop occurs across the resistor 66, the connection point 6 of the wired OR connection
5 becomes H level.
したがって、トランジスタ７０がＯＮＬでそのコレクタ
電圧がＬレベルとなり、ウィンドコンパレータ１２から
Ｌレベルの信号が出力され、ＯＰアンプ２の入出力間に
接続されたＮチャネルＦＥＴｌ０がＯＦＦとなる。この
とき、ＯＰアンプ２は、コンパレータとして作用する。Therefore, the transistor 70 is ONL and its collector voltage becomes L level, the window comparator 12 outputs an L level signal, and the N-channel FET l0 connected between the input and output of the OP amplifier 2 is turned OFF. At this time, the OP amplifier 2 acts as a comparator.
つまり、その出力電圧すなわち出力信号Ｖ２が飽和電圧
−１５ｖに向かって変化する。ところが、この電圧が、
ウィンドコンパレータ１２の下限電圧ＬＴＰすなわち一
１０ｖを越えると、コンパレータ５０の出力が一１５Ｖ
すなわちＬレベルとなって、抵抗器６６に電圧降下が生
じ、ワイヤードＯＲ接続の接続点６５の電圧がＬレベル
となる。したがって、トランジスタ１０が０ＦＦＬ、、
てそのコレクタ電圧がＨレベルとなり、ウィンドコンパ
レータ１２の出力電圧がＨレベルとなって、この電圧が
ゲートに印加されるＦ Ｅ Ｔ １０がＯＮするため、
ＯＰアンプ２の入出力間がショートされる。したがって
、ＯＰアンプ２の出力電圧が、ＯＶに向かって変化する
。ところが、この電圧が、ウィンドコンパレータ１２の
下限電圧Ｌ Ｔ Ｐすなわら一１０Ｖを越えると、再び
両コンパレータ５０．５２の出力がどもに１」レベルと
なり、前記のようにウィンドコンパレータ１２からＬレ
ベルの信号が出力され、ＦＥＴｌ０がＯＦＦとなる。That is, the output voltage, that is, the output signal V2 changes toward the saturation voltage -15V. However, this voltage
When the lower limit voltage LTP of the window comparator 12 exceeds -10V, the output of the comparator 50 becomes -115V.
That is, the voltage becomes L level, a voltage drop occurs across the resistor 66, and the voltage at the connection point 65 of the wired OR connection becomes L level. Therefore, the transistor 10 is 0FFL,
Then, the collector voltage becomes H level, the output voltage of the window comparator 12 becomes H level, and FET 10 to which this voltage is applied to the gate is turned on.
The input and output of the OP amplifier 2 are short-circuited. Therefore, the output voltage of the OP amplifier 2 changes toward OV. However, when this voltage exceeds the lower limit voltage L T P of the window comparator 12, that is, -10V, the outputs of both comparators 50 and 52 become 1'' level again, and the L level is output from the window comparator 12 as described above. A signal is output, and FET10 is turned off.
以下、ＦＥＴｌ０が高速でＯＮ、ＯＦＦを繰返すことに
より、前記の動作が高速で繰返され、ＯＰアンプ２の出
力電圧すなわち出力信号Ｖ２は、前記のように一１０■
となり、ウィンドコンパレータ１２に印加されたゲイン
設定電圧ｖ３に応じた一定の電圧となる。Thereafter, by repeating ON and OFF of FET10 at high speed, the above operation is repeated at high speed, and the output voltage of the OP amplifier 2, that is, the output signal V2, is 110μ as described above.
Therefore, it becomes a constant voltage according to the gain setting voltage v3 applied to the window comparator 12.
逆に、入力信号ｖ１の電圧が負の小さい値であって、Ｏ
Ｐアンプ２の反転入力端子４に入力される入力信号Ｖ１
が負の小さい電圧であれば、ＯＰアンプ２の出力電圧す
なわち出力信号Ｖ２が、正の電圧となる。この出力信号
Ｖ２が、ウィンドコンパレータ１２の上限電圧ＵＴＰよ
り小さい電圧であれば、すなわち前記の例において＋１
０■とＯ■との間の電圧であれば、コンパレータ５２の
出力が１ルベルとＬレベルとの間の変化を！！！返し、
Ｆ Ｅ Ｔ １０が高速でＯＮ、ＯＦＦを繰返すことに
より、前記と同様にして、出力信号Ｖ２は、＋１０■と
なる。Conversely, if the voltage of the input signal v1 is a small negative value, O
Input signal V1 input to inverting input terminal 4 of P amplifier 2
If V is a small negative voltage, the output voltage of the OP amplifier 2, that is, the output signal V2, becomes a positive voltage. If this output signal V2 is a voltage smaller than the upper limit voltage UTP of the window comparator 12, that is, +1 in the above example.
If the voltage is between 0■ and O■, the output of comparator 52 changes between 1 level and L level! ! ! return,
By repeating ON and OFF of FET10 at high speed, the output signal V2 becomes +10■ in the same manner as above.
すなわち、上記の回路は、ウィンドコンパレータ１２に
印加されたゲイン設定電圧■３に応じてゲインを可変と
したゲイン可変増幅回路として動作する。That is, the above circuit operates as a variable gain amplifier circuit whose gain is variable according to the gain setting voltage (3) applied to the window comparator 12.
［発明の効果１
本発明においては、ＯＰアンプのフィードバック抵抗と
して可変抵抗器を用いることなく、０Ｐアンプの入出力
間にＦｆＥＴを接続し、前記ＯＰアンプの出力を前記Ｆ
ＥＴのゲートにウィンドコンパレータを介して接続し、
このウィンドコンパレータにゲイン設定電圧を印加し、
前記ウィンドコンパレータに印加された前記ゲイン設定
電圧に応じて増幅器のゲインを可変としたものであるた
め、次のような効果がある。すなわち、従来のように可
変抵抗器を用いていたときに生じていた接触不良が、生
じることはない。また、ゲインの設定の再現性が良く、
回路素子のサイズを小さくすることができる。さらに、
ＦＥＴのチャネル抵抗の温度係数は、ゲート・ソース間
のバイアス電圧を適当に選択することにより、Ｏにする
ことができるから、温度特性が向上する。[Effect of the invention 1] In the present invention, an FfET is connected between the input and output of the OP amplifier without using a variable resistor as a feedback resistance of the OP amplifier, and the output of the OP amplifier is connected to the FfET.
Connect to the gate of ET via a window comparator,
Apply a gain setting voltage to this window comparator,
Since the gain of the amplifier is made variable according to the gain setting voltage applied to the window comparator, the following effects are achieved. That is, the contact failure that occurs when a variable resistor is used as in the past does not occur. In addition, the reproducibility of gain settings is good,
The size of circuit elements can be reduced. moreover,
The temperature coefficient of the channel resistance of the FET can be set to 0 by appropriately selecting the bias voltage between the gate and the source, so that the temperature characteristics are improved.
以上に説明したように、本発明は、可変抵抗器を用いる
ことなく増幅回路のゲインを可変とすることができるゲ
イン可変増幅回路を提供することができ、有用なもので
ある。As described above, the present invention is useful because it can provide a variable gain amplifier circuit that can vary the gain of the amplifier circuit without using a variable resistor.
第１図は、本発明の実施例を示す回路図、第２図は、従
来のゲイン可変増幅回路を示す回路図である。
符号の説明
２・・・ＯＰアンプ、１０・・・ＦＥＴ、１２・・・ウ
ィンドコンパレータ、２８．３８・・・ＯＰアンプ、５
０．５２・・・コンパレータ、１０・・・］・ランジス
ク、ｖｌ・・・入力信号、Ｖ２・・・出力信号、Ｖ３・
・・ゲイン設定電圧。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a conventional variable gain amplifier circuit. Explanation of symbols 2...OP amplifier, 10...FET, 12...Window comparator, 28.38...OP amplifier, 5
0.52...Comparator, 10...]・Ranjisk, vl...Input signal, V2...Output signal, V3...
...Gain setting voltage.
Claims (1)
アンプの出力を前記ＦＥＴのゲートにウインドコンパレ
ータを介して接続し、このウインドコンパレータにゲイ
ン設定電圧を印加してなり、前記ウインドコンパレータ
に印加された前記ゲイン設定電圧に応じてゲインを可変
としたことを特徴とするゲイン可変増幅回路。1. Connect a FET between the input and output of the OP amplifier, and
The output of the amplifier is connected to the gate of the FET via a window comparator, a gain setting voltage is applied to the window comparator, and the gain is made variable according to the gain setting voltage applied to the window comparator. A variable gain amplifier circuit featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23530186A JPS6388909A (en) | 1986-10-01 | 1986-10-01 | Gain variable amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23530186A JPS6388909A (en) | 1986-10-01 | 1986-10-01 | Gain variable amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6388909A true JPS6388909A (en) | 1988-04-20 |
Family
ID=16984087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23530186A Pending JPS6388909A (en) | 1986-10-01 | 1986-10-01 | Gain variable amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6388909A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03224323A (en) * | 1989-12-22 | 1991-10-03 | Nippondenso Co Ltd | Radiotelephony system |
-
1986
- 1986-10-01 JP JP23530186A patent/JPS6388909A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03224323A (en) * | 1989-12-22 | 1991-10-03 | Nippondenso Co Ltd | Radiotelephony system |
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