JPS6386547A - Manufacture of multilayer interconnection substrate - Google Patents
Manufacture of multilayer interconnection substrateInfo
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- JPS6386547A JPS6386547A JP23256286A JP23256286A JPS6386547A JP S6386547 A JPS6386547 A JP S6386547A JP 23256286 A JP23256286 A JP 23256286A JP 23256286 A JP23256286 A JP 23256286A JP S6386547 A JPS6386547 A JP S6386547A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多重配線基板構造に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a multiple wiring board structure.
一般に、多重配線基板は、第５図に示オニ］、程により
製造されている。Generally, multiple wiring boards are manufactured by the process shown in FIG.
即ち、第５図（Ａ）に示すように、シリコン製基板１０
の表面に酸化皮膜（Ｓ ｉｏ Ｊｌｌを形成し、この酸
化皮膜１１の上層にアルミニウム製の第１配線層１２を
形成する。That is, as shown in FIG. 5(A), a silicon substrate 10
An oxide film (S io Jll) is formed on the surface of the oxide film 11, and a first wiring layer 12 made of aluminum is formed on the oxide film 11.
さらに、第５図（Ｂ）に示すように、この第１配線層１
２を含む酸化皮膜１１の上層全体に絶縁層としてのシリ
ケートガラス（１’ＳＧ）層１３を形成し、続いて、エ
ツチングによって第１配線層１２に至るスルーホール１
４を穿没する３゜
そして、第５図（Ｃ）に示すように、酸化皮膜１１の」
−層に第２配線層Ｉ５を形成し、１１ｊ記スルーホール
１４を介してこの第２配線屑１５（Ｑ一部を第１配線層
１２に接続して多重配線がなさイするようにな−・てい
る。Furthermore, as shown in FIG. 5(B), this first wiring layer 1
A silicate glass (1'SG) layer 13 is formed as an insulating layer on the entire upper layer of the oxide film 11 including the oxide film 2, and then through holes 1 leading to the first wiring layer 12 are formed by etching.
4. Then, as shown in FIG. 5(C), the oxide film 11 is
- A second wiring layer I5 is formed in the second wiring layer I5, and a part of the second wiring scrap 15 (Q) is connected to the first wiring layer 12 through the through hole 14 in 11j to avoid multiple wiring. ·ing.
しかし、前記シリケートガラス層１３け第５図（Ｂ）に
示４−ように、第１配線層１２のｌ二部てオーバーハン
グを有する山形となるため、第２配線層Ｉ５を形成した
際にはこのオーバーバンクしノ一部位て第２配線層１５
の膜厚が極端に薄くなり断線し易い状態となる。However, as shown in FIG. 5(B), the silicate glass layer 13 has a mountain shape with an overhang in two parts of the first wiring layer 12, so when the second wiring layer I5 is formed, The second wiring layer 15 is located at this overbank part.
The film thickness becomes extremely thin, making it easy to break.
そこで、この点を改善するため、第５図（Ｄ）に示すよ
うに、前記シリケートガラス層１３の上に更に有機シリ
化ガラス層１７を形成し、前記オーバーハングを埋めて
、この」二に形成される第２配線層１５の膜厚を均一化
しようとしたものが提案されている。Therefore, in order to improve this point, as shown in FIG. 5(D), an organic silicate glass layer 17 is further formed on the silicate glass layer 13 to fill the overhang. A method has been proposed in which the thickness of the second wiring layer 15 to be formed is made uniform.
ところが、前記した従来のものにおいては、シリケート
ガラス層１３と、この上に形成される有機ノリ化ガラス
層１７とのエツチングレート（蝕刻比率）が異なること
により問題を生ずる。However, in the conventional device described above, a problem arises due to the difference in etching rate between the silicate glass layer 13 and the organic silicate glass layer 17 formed thereon.
１ｕｌｌち、シリケートガラス層１３のエツチングレー
トをＥｌ、有機ンリ化ガラス層１７のエツチングレート
をＥ、とすると、Ｅ Ｉ＜ Ｅ ｔである場合には第５
図（Ｅ）に示すように、上層に位置する有機シリ化ガラ
ス層Ｉ７が過剰に蝕刻されてスルーホール１４の口縁部
分が広がるため、精度が低下し微細な加工が困難になる
。1ull, if the etching rate of the silicate glass layer 13 is El, and the etching rate of the organic phosphorous glass layer 17 is E, then if E I < E t, the fifth
As shown in Figure (E), the organic silicate glass layer I7 located in the upper layer is etched excessively and the edge portion of the through hole 14 widens, resulting in a decrease in precision and difficulty in fine processing.
一方、ＥＩ＞Ｅ２の場合には第５図（Ｆ）に示すように
、ンリケートカラス層１３が蟻溝状に蝕刻されてスルー
ホール１４の内部にオーバーハング１８が形成され、こ
のオーバーバンク゛１８部分で第２配線層１５の膜厚が
極端に薄くなり断線し易い状態となる。On the other hand, in the case of EI>E2, as shown in FIG. The film thickness of the second wiring layer 15 becomes extremely thin in some parts, making it easy to break.
本発明は前記事項に鑑みてなされたもので、スルーホー
ルの形成が容易であるのは勿論、スルーホールの精度を
向上させることができ、さらに第２配線層の膜厚が充分
に得られるようにした多重配線基板の製造方法を提供す
ることを技術的課題とする。The present invention has been made in view of the above-mentioned matters, and it not only facilitates the formation of through holes, but also improves the precision of the through holes, and also enables the second wiring layer to have a sufficient thickness. The technical problem is to provide a method for manufacturing a multi-wiring board with the following characteristics.
本発明は前記技術的課題を解決するために、以下のよう
な構成とした。In order to solve the above technical problem, the present invention has the following configuration.
即ち、第１配線層３を覆うノリケートガラス（ＰＳＧ）
層４の表面に絶縁層５を形成する。That is, silicate glass (PSG) covering the first wiring layer 3
An insulating layer 5 is formed on the surface of layer 4.
つぎに、この絶縁層５における前記第１配線層３の上部
に位置する部位６をエツチングにより除去してシリケー
トガラス層４を露出させ、さらに当該露出部分から前記
第１配線層３に至るスルーホール７を穿設する。Next, a portion 6 of this insulating layer 5 located above the first wiring layer 3 is removed by etching to expose the silicate glass layer 4, and a through hole is formed from the exposed portion to the first wiring layer 3. 7 is drilled.
続いて、前記シリケートガラス層４上に第２配線層８を
形成し、さらにこの第２配線層８を第１配線層３へ前記
スルーホール７を介して接続して多重配線基板を製造す
る。Subsequently, a second wiring layer 8 is formed on the silicate glass layer 4, and the second wiring layer 8 is further connected to the first wiring layer 3 via the through hole 7 to produce a multiple wiring board.
絶縁層５における前記第１配線層３の上部に位置する部
位６をエツチングにより除去してシリケートガラス層４
を露出させると、絶縁層５はソリケートガラス層４のオ
ーバーハング部分を埋めるように残存する。このため、
スルーホール７の周辺は前記した工程によりなだらかな
山形となる。A portion 6 of the insulating layer 5 located above the first wiring layer 3 is removed by etching to form a silicate glass layer 4.
When the insulating layer 5 is exposed, the insulating layer 5 remains so as to fill the overhang portion of the silicate glass layer 4. For this reason,
The periphery of the through hole 7 becomes a gentle mountain shape through the above-described process.
この状態において、シリケートガラス層４の前記露出部
分から前記第１配線層３に至るスルーホール７を穿設す
る。In this state, a through hole 7 extending from the exposed portion of the silicate glass layer 4 to the first wiring layer 3 is bored.
この場合、スルーホール７はその形成過程において複数
の材質を通過することなく、シリケートガラス層４内だ
けを通過するため、従来のもののようにエツチングレー
トの差異による問題は生しない。In this case, since the through hole 7 does not pass through a plurality of materials during its formation process, but only passes through the silicate glass layer 4, there is no problem due to the difference in etching rate as in the conventional structure.
続いて、前記ンリケー］・ガラス層４」二に第２配線層
８を形成し、さらにこの第２配線層８の一部を第１配線
層３へ前記スルーホール７を介して接続する。Next, a second wiring layer 8 is formed on the glass layer 4, and a part of the second wiring layer 8 is connected to the first wiring layer 3 via the through hole 7.
本発明の実施例を第１図ないし第４図に基づいて説明す
る。Embodiments of the present invention will be described based on FIGS. 1 to 4.
まず、シリコン製基板１の表面に酸化皮膜（Ｓｉｏ２）
２を形成し、この酸化皮膜２の上層にアルミニウム製の
第１配線層３を形成する。さらに、この第１配線層３を
含む酸化皮膜２の上層全体に絶縁層としてのシリケート
ガラス（ＰＳＧ）層４を形成し、続いて、このシリケー
トガラス（ＰＳＧ）層４の上面に絶縁層５を形成する。First, an oxide film (Sio2) is formed on the surface of the silicon substrate 1.
A first wiring layer 3 made of aluminum is formed on the oxide film 2. Furthermore, a silicate glass (PSG) layer 4 as an insulating layer is formed on the entire upper layer of the oxide film 2 including this first wiring layer 3, and then an insulating layer 5 is formed on the upper surface of this silicate glass (PSG) layer 4. Form.
これらの構成及び製法は第１図に示すように、従来のも
のと同様である。As shown in FIG. 1, these structures and manufacturing methods are the same as those of the conventional ones.
そして、第２図に示すように、絶縁層５における前記第
１配線層３の上部に位置する部位６をエツチングにより
除去してシリケートガラス層４を露出させろ。Then, as shown in FIG. 2, a portion 6 of the insulating layer 5 located above the first wiring layer 3 is removed by etching to expose the silicate glass layer 4.
この場合、絶縁層５における第１配線層３の上部に位置
する部位６のみを周知手段により集中的にエツチングし
てもよいが、絶縁層５全体を適度にエツチングしても同
等の結果が得られる。これは絶＃ｌ１５がシリケートガ
ラス層４のオーバーハング部分に深く入り込んでいるた
め部位６側の絶縁層５の方が先に除去されるためである
。In this case, only the portion 6 of the insulating layer 5 located above the first wiring layer 3 may be intensively etched by well-known means, but the same result can be obtained by moderately etching the entire insulating layer 5. It will be done. This is because the insulating layer 5 on the part 6 side is removed first because the insulating layer 15 deeply penetrates into the overhang part of the silicate glass layer 4.
このため、シリケートガラス層４における前記第１配線
層３の上部に位置する部位は露出するとともに、絶縁層
５は第２図に示すように、シリケートガラスＪＩ１４の
オーバーハング部分を埋めるように残存する。Therefore, the portion of the silicate glass layer 4 located above the first wiring layer 3 is exposed, and the insulating layer 5 remains so as to fill the overhang portion of the silicate glass JI 14, as shown in FIG. .
この状部において、第３図に示すように、シリケートガ
ラス層４の前記露出部分から前記第１配線層３に至るス
ルーホール７を穿設する。In this portion, as shown in FIG. 3, a through hole 7 extending from the exposed portion of the silicate glass layer 4 to the first wiring layer 3 is bored.
この場合、スルーホール７はその形成過程において複数
の材質を通過することなく、シリケートガラスＭ４内だ
けを通過するため、従来のもののようにエツチングレー
トの差異に」；る問題は生じない。In this case, the through hole 7 does not pass through a plurality of materials during its formation process, but only passes through the silicate glass M4, so that the problem of difference in etching rate unlike the conventional one does not occur.
続いて、第４図に示すように、前記シリケートガラス１
４上に第２配線層８を形成し、さらにこの第２配線層８
の一部を第１配線ＷＩ３へ前記スルーホール７を介して
接続する。Subsequently, as shown in FIG. 4, the silicate glass 1
A second wiring layer 8 is formed on the second wiring layer 8.
is connected to the first wiring WI3 via the through hole 7.
このスルーホール７の周辺は前記した工程によりなだら
かな山形となっており、第２配線層８の膜厚は均一とな
る。このため、断線等を生ずることはなく、信頼性が向
」二する。The periphery of the through hole 7 has a gentle mountain shape due to the above-described process, and the thickness of the second wiring layer 8 is uniform. Therefore, disconnections and the like will not occur, and reliability will be improved.
本発明によれば、第１配線層を覆うシリケートガラス層
の表面に絶縁層を形成し、この絶縁層における前記第１
配線層の」一部に位置する部位をエーチングにより除去
してシリケートガラス層を露出させ、さらに当該露出部
分から前記第１配線層に至るスルーホールを穿設したの
で、第２配線層を形成すべき部位Ｃ二極端な凹凸な形成
されることはない。According to the present invention, an insulating layer is formed on the surface of the silicate glass layer covering the first wiring layer, and the first
A part of the wiring layer was removed by etching to expose the silicate glass layer, and a through hole was drilled from the exposed part to the first wiring layer, so that a second wiring layer could be formed. The part C is not extremely uneven.
このため第２配線層の膜厚は均一となり、断線笠を未然
に防止できて信頼性が向上する。Therefore, the film thickness of the second wiring layer becomes uniform, and disconnection of the wire cap can be prevented, thereby improving reliability.
また、スルーホールの形成が容易であり、エツチング工
程においてこれが変形することもないため、精度を向上
させることができる。Furthermore, the through holes are easy to form and are not deformed during the etching process, so accuracy can be improved.
第１図ないし第４図は本発明の実施例を示す断面図、第
５図は従来の多重配線基板の製造方法を示す断面図であ
る。
１・・・シリコン製基板、２・・・酸化皮膜（Ｓｉｎ、
）、３・・・第１配線層、
４・・・シリケートガラス（ＰＳＧ）層、５・・・絶縁
層、
６・・・第１配線層の上部に位置する部位、？・・・ス
ルーホール、 ８・・・第２配線層。
−８〜
第１図
第２図
第３図
第４図
第５図
第５図
手続補正宙泊樹
昭和６１ｆｆ１２月１６日
特許庁長官 黒１丁１ 明表什 殿
１゜事件の表示
墾盗）昭和６１年 １ｈ 訂 願 第２３２
５６２号２、ざｔ明の名称
多重配線基板の製造方法
３、補正をする考
事イ１どの関係 代表特許出！相人
住所 〒１５３ 東京都目黒］メ目Ｊ１丁目４′Ｍ１
号名称（５０１）ノ〈イＡ−ニア（体式会老Ｌ１＋Σす
（ｒ
４、補正の対℃
明＠古の「光明の詳細な説明」の欄
５、補正の内容
［別紙］
（１）明細書の２ペ一ジ１２行に記載の「・・・酸化皮
膜１１・・・」を
Ｊ・・・シリケートガラス層１３・・・」に補正します
。
以ト
特 許 出 願 人
パイオニア株式会社 他１名1 to 4 are cross-sectional views showing an embodiment of the present invention, and FIG. 5 is a cross-sectional view showing a conventional method for manufacturing a multiple wiring board. 1... Silicon substrate, 2... Oxide film (Sin,
), 3... first wiring layer, 4... silicate glass (PSG) layer, 5... insulating layer, 6... portion located above the first wiring layer, ? ...Through hole, 8...Second wiring layer. -8~ Figure 1 Figure 2 Figure 3 Figure 4 Figure 5 Figure 5 Procedural amendment Sorahakuju December 16, 1984 Commissioner of the Japan Patent Office Black 1-cho 1 Akira Pyo 1 Indication of the incident
Robbery) 1986 1h Revised Request No. 232
No. 562 No. 2, the name of the method for manufacturing multiplex wiring boards 3, consideration for correction 1 Which relationship Representative patent issued! Partner address 〒153 Meguro, Tokyo] Meme J1-4'M1
Issue name (501) No〈IA-Nia (Taishikikairo L1 + Σsu (r 4, pair of amendments ℃ Ming@Ko's "Detailed explanation of Komei" column 5, contents of amendment [Attachment]) (1) Details "...Oxide film 11..." written on page 2, line 12 of the book has been corrected to "J...Silicate glass layer 13...". Patent Applicant: Pioneer Corporation 1 other person
Claims (1)
Ｇ）層の表面に絶縁層を形成し、この絶縁層における前
記第１配線層の上部に位置する部位をエッチングにより
除去してシリケートガラス層を露出させ、さらに当該露
出部分から前記第１配線層に至るスルーホールを穿設す
るとともに、前記シリケートガラス層上に第２配線層を
形成し、さらにこの第２配線層を第１配線層へ前記スル
ーホールを介して接続したことを特徴とする多重配線基
板の製造方法。(1) Silicate glass (PS) covering the top of the first wiring layer
G) Forming an insulating layer on the surface of the layer, removing a portion of the insulating layer located above the first wiring layer by etching to expose the silicate glass layer, and further forming the first wiring layer from the exposed portion. , a second wiring layer is formed on the silicate glass layer, and the second wiring layer is connected to the first wiring layer via the through hole. A method of manufacturing a wiring board.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23256286A JPS6386547A (en) | 1986-09-30 | 1986-09-30 | Manufacture of multilayer interconnection substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23256286A JPS6386547A (en) | 1986-09-30 | 1986-09-30 | Manufacture of multilayer interconnection substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386547A true JPS6386547A (en) | 1988-04-16 |
Family
ID=16941278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23256286A Pending JPS6386547A (en) | 1986-09-30 | 1986-09-30 | Manufacture of multilayer interconnection substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386547A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169801A (en) * | 1989-06-30 | 1992-12-08 | Nec Corporation | Method for fabricating a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295437A (en) * | 1986-06-14 | 1987-12-22 | Yamaha Corp | Forming method for multilayer interconnection |
-
1986
- 1986-09-30 JP JP23256286A patent/JPS6386547A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295437A (en) * | 1986-06-14 | 1987-12-22 | Yamaha Corp | Forming method for multilayer interconnection |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5169801A (en) * | 1989-06-30 | 1992-12-08 | Nec Corporation | Method for fabricating a semiconductor device |
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