JPS6379349A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、ピン・グリッド・
アレイ（ＰＧＡ）型半導体装置に関するものである。

〔従来技術〕

半導体装置のほとんどのパッケージ、特に、ピン・グリ
ッド・アレイ型半導体装置のパッケージは、長方形、正
方形等の四角形になっている。

【発明が解決しようとする問題点〕

しかしながら、前記ピン・グリッド・アレイ型半導体装
置の四角形パッケージでは、第４図に示すように、パッ
ケージ１の中心から、それに設けられている隅部のリー
ドピン２までの距離と辺部のリードピン３までの距離の
比は、ｆＩ≠１．４である。これらの距離に施された配
線のインダクタンスしは、配線の畏さΩ、配線の半径ａ
、真空の透磁率μ。、リードピンの比透磁率μヒとする
と。

この式を用いてパッケージ１の中心からリードピン２と
リードピン３までのインダクタンスＬを計算すると、距
離の比は１．４倍であるが、インダクタンスＬの比は約
２倍となる。式（１）において、ＱはＱｏｇの中にも入
っているので、インダクタンスＬに与える影響が大きい
。

次に、前記インダクタンスＬがシステムの動作スピード
に与える影響を考えてみる。

半導体装置のリードを、第５図に示すように、抵抗Ｒと
インダクタンスＬとでモデル化する。

時間１＝０において、Ａ点の電位をＶａに上げた時、Ｂ
点の電位Ｖ　（ｔ）は時間ｔと共に次式（２）式（２）
において、時定数はＬ　／　Ｒであり、Ｌに比例する。

Ｌが大きい場合と小さい場合の式（２）をグラフで表わ
すと、第６図に示すような特性となる。。

前記式（２）及び第６図から、インダクタスＬが２倍に
なれば、動作スピードも２倍になることがわかる。

したがって、パッケージ上の半導体チップからリードピ
ンまでの配線距離（インダクタンスＬ）により、半導体
装置の動作速度が大きく異なり。

システムの高速化をはかる」二で悪影響を及ぼすという
問題を発明者は見い出した。

また、リードピン数の増大化に伴い、半導体チップに対
するパッケージの面積が大きくなるため実装密度が低減
するという問題があった。

本発明の目的は、ピン・グリッド・アレイ型半導体装置
において、高速化をはかることができる技術を提供する
ことにある。

本発明の他の目的は、実装密度を向上することができる
ピン・グリッド・アレイ型半導体装置を提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

を問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ピン・グリッド・アレイ型半導体装置において。

上下面を正六角形状に形成したブロック状のパッケージ
構造としたものである。

〔作用〕

前記した手段によれば、パッケージの上下面を正六角形
状に形成したブロック状のパッケージ構造としたことに
より、パッケージの中心から各リードビンまでの配線距
離（インダクタンス）をほぼ一定にすることができるの
で、高速化する上で非常に有効である。また、パッケー
ジの上下面を正六角形状にすることにより、実装基板上
に配列した時に、隙間なくぎっしりと配列することがで
きるので、半導体装置の実装密度を向上することができ
る。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

第１図は、本発明の一実施例のピン・グリッド・アレイ
型半導体装置のパッケージの形状を示す平面図、 第２図は、第１図に示すピン・グリッド・アレイ型半導
体装置の側面図である。

本実施例のピン・グリッド・アレイ型半導体装置は、第
１図及び第２図に示すように、上下面を正六角形状に形
成したブロック状構造のパッケージ１０からなっている
。このブロック状構造のパッケージ１０は、プラスチッ
ク等の樹脂あるいはセラミックで構成される。そして、
前記正六角形状の下面には、多数のリードピン１１が設
けられている。

このように、パッケージ１０の上下面を正六角形状にす
ることにより、パッケージ１０の中心から各リードピン
１１までの配線距離（インダクタンスし）をほぼ一定に
することができるので、高速化をはかる上で非常に有効
である（前記第４図〜第６図参照）。

また、電流変化があった場合、前記インダクタンスＬに
よる電圧Ｖは、次の関係式（３）に基づいて発生する。

Ｖ　＝−Ｌｄ　ｉ／ｄ　ｔ　・・・（３）すなわち、電
圧Ｖは、インダクタンスＬに比列し、パッケージ１０の
中心から各リードピン１１までの配線距離が短いほど低
く抑えることができるので、ノイズの低減や静電破壊耐
電圧の向上に寄与することができる。これにより、半導
体装置の信頼性を向上することができる。

また、パッケージ１０の上下面が正六角形状にすること
により、実装基板上に配列した時に、第３図（半導体装
置実装平面図）に示すように、隙間なくぎっしりと配置
することができるので、半導体装置の実装密度を向上す
ることができる。

また、パッケージ１０の中心から各リードピン１１まで
の距離が長ければ長い程各リードピン１１にかかる応力
は大きくなる。

すなわち、リードピン１１の応力をσ、リードピン１１
の弾性係数をＥ、ひずみをｅ、パッケージ１０の熱膨張
係数をα□、実装基板の熱膨張係数をα２゜リードビン
１１の長さをｔ、温度差をΔＴ、パッケージ１０の中心
からリードビン１１までの距離をＱとすると、次式（４
）で表わされる。

この式（４）かられかるように、パッケージ１０の中心
からリードピン１１までの距離Ωは、短い方が良い。

したがって、前記正六角形状のパッケージは、長方形や
正方形のパッケージに比べて、特に隅のリードビンにお
いて短く、パッケージ１１の中心からすべてのリードビ
ン１１までの距離がほぼ一定しているので、実装時の応
力を低減することができる。

また、特に゛、空除冷時は、前記正六角形状のパッケー
ジは、四角形のパッケージに比べて二つの角部が増える
ことにより、角部での放熱量（角部が一番放熱性がよい
ことは一般に知られている）が増えるので、放熱効率を
向上することができる。

なお、ピン・グリッド・アレイ型パッケージは、例えば
、フラット・プラスチック・パッケージ（Ｐ　Ｐ　Ｐ）
型に比べて多数のリードピンにしても半田付実装面積が
少ないという特徴がある。

以上、本発明を実施例にもとすき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

（発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

（１）、パッケージの上下面を正六角形状にすることに
より、パッケージの中心から各リードピンまでの配線距
離（インダクタンスＬ）をほぼ一定にすることができる
ので、高速化をはかる上で非常に有効である。

（２）、前記（１）により、前記インダクタンスしによ
る電圧■は、インダクタンスしに比列し各リードビンま
での配線の距離が短いほど低く抑えることができるので
、ノイズの低減や静電破壊耐電圧の向上に寄与すること
ができる。

（３）、前記（１）及び（２）により、半導体装置の信
頼性を向上することができる。

（４）、パッケージの上下面が正六角形状にすることに
より、実装基板上に配列した時に、隙間なくぎっしりと
配置することができるので、半導体装置の実装密度を向
上することができる。

（５）、正六角形状のパッケージの方は、パッケージの
中心から各リードピンまでの距離が、長方形や正方形の
パッケージに比べてほぼ一定しているので、実装時の応
力を低減することができる。

（６）、特に、空冷時には、正六角形状のパッケージは
、四角形のパッケージに比べて二つの角部が増えること
により、角部での放熱量が増えるので、放熱効率を向上
することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のピン・グリッド・アレイ
型半導体装置のパッケージの形状を示す平面図、 第２図は、第１図に示すピン・グリッド・アレイ型半導
体装置の側面図、 第３図は、第１図に示すピン・グリッド・アレイ型半導
体装置の実装例を示す平面図、第４図〜第６図は、従来
のピン・グリッド・アレイ型半導体装置の問題点を説明
するための説明図である。 図中、１０・・・パッケージ、１１・・・リードピンで
ある。 第　　１　　図 第　　２　　図 第　　３ｖＡ 第　　４　　図 第　　５　　図

Claims (1)

【特許請求の範囲】
1. １、上下面を正六角形状に形成したブロック状のパッケ
   ージ構造としたことを特徴とするピン・グリッド・アレ
   イ型半導体装置。