JPS6373642A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6373642A JPS6373642A JP21732186A JP21732186A JPS6373642A JP S6373642 A JPS6373642 A JP S6373642A JP 21732186 A JP21732186 A JP 21732186A JP 21732186 A JP21732186 A JP 21732186A JP S6373642 A JPS6373642 A JP S6373642A
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- cell
- wiring
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- 238000000034 method Methods 0.000 abstract description 15
- 239000002699 waste material Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000001934 delay Effects 0.000 description 2
- 229910016459 AlB2 Inorganic materials 0.000 description 1
- 206010011224 Cough Diseases 0.000 description 1
- 101000693961 Trachemys scripta 68 kDa serum albumin Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000010561 standard procedure Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
スタンダードセル方式の半４体集積回路装置であって、
２列のセル列（Ａｉ、Ｂｉ）を１組単位として有し、咳
組単位のセル列を複数組配列することにより、スタンダ
ードセル方式の利点を保つと共に、レイアウト上の自由
度を拡張する。
２列のセル列（Ａｉ、Ｂｉ）を１組単位として有し、咳
組単位のセル列を複数組配列することにより、スタンダ
ードセル方式の利点を保つと共に、レイアウト上の自由
度を拡張する。
（産業上の利用分野〕
本発明は、スタンダードセル方式の半導体集積回路装置
に関し、特にスタンダードセルを用いて論理ＬＳＩ（大
規模集積回路）を構成する場合のレイアウト技術に関す
る。
に関し、特にスタンダードセルを用いて論理ＬＳＩ（大
規模集積回路）を構成する場合のレイアウト技術に関す
る。
論理ＬＳＩを設計する場合のレイアウト手法として、上
述したスタンダードセル方式のほかにゲートアレイ方式
がある。以下、スタンダードセル方式と対比するために
ゲートアレイ方式について説明する。
述したスタンダードセル方式のほかにゲートアレイ方式
がある。以下、スタンダードセル方式と対比するために
ゲートアレイ方式について説明する。
第２図にはゲートアレイの一例としてのセル配列図が示
される。図中、２０はチップを示し、このチップ２０上
には２人力ＮＡＮＤ等の基本ゲートを構成する４個のト
ランジスタからなるベーシックセルＢＣが一列に配列さ
れ、さらにこのベーシックセル列が複数列ＢＧ、〜ＢＣ
，配列されている。この場合、各セル列ＢＣ，〜ＢＣ，
，は互いに固定幅の配線チャネルＷＣｏを介在して配列
される、各ベーシックセル列においては、連続する複数
のベーシックセル間を配線することにより１つの論理機
能を実現した部分（破線２１で示す）がハードマクロと
して形成される。ゲートアレイにおけるこのハードマク
ロは、後述するスタンダードセルの各セルに相当する構
成要素である。
される。図中、２０はチップを示し、このチップ２０上
には２人力ＮＡＮＤ等の基本ゲートを構成する４個のト
ランジスタからなるベーシックセルＢＣが一列に配列さ
れ、さらにこのベーシックセル列が複数列ＢＧ、〜ＢＣ
，配列されている。この場合、各セル列ＢＣ，〜ＢＣ，
，は互いに固定幅の配線チャネルＷＣｏを介在して配列
される、各ベーシックセル列においては、連続する複数
のベーシックセル間を配線することにより１つの論理機
能を実現した部分（破線２１で示す）がハードマクロと
して形成される。ゲートアレイにおけるこのハードマク
ロは、後述するスタンダードセルの各セルに相当する構
成要素である。
このように、ゲートアレイにおいては配線前チップの状
態までが標準化されて用意されており、各ハードマクロ
間、言い換えると各ゲート間に適宜配線を行うことによ
り所望の論理ＬＳＩが構成され得る。従って、開発費お
よび開発期間という点から見れば、ゲートアレイ方式に
よる設計は好適である。しかしながら、論理回路の規模
が大きくなり、複雑化してくると、配線チャネルＷＣ。
態までが標準化されて用意されており、各ハードマクロ
間、言い換えると各ゲート間に適宜配線を行うことによ
り所望の論理ＬＳＩが構成され得る。従って、開発費お
よび開発期間という点から見れば、ゲートアレイ方式に
よる設計は好適である。しかしながら、論理回路の規模
が大きくなり、複雑化してくると、配線チャネルＷＣ。
の幅が固定化されているので配線チャネルの不足の事態
が生じ、場合によっては結線できないという不都合が生
じる。また、ベーシックセル上を通過配線領域として使
用することも必要になるので、モルの無駄が生じ、セル
の使用率を低下させるという問題がある。このような点
に鑑みて、最近ではスタンダードセル方式が開発され、
盛んに用いられている。
が生じ、場合によっては結線できないという不都合が生
じる。また、ベーシックセル上を通過配線領域として使
用することも必要になるので、モルの無駄が生じ、セル
の使用率を低下させるという問題がある。このような点
に鑑みて、最近ではスタンダードセル方式が開発され、
盛んに用いられている。
第３図には従来形の一例としてのスタンダードセル方式
によるセル配列図が示される。第３図の例示はポリセル
型の場合を示す。図中、３ｏはチップを示し、このチッ
プ３０の上には予め設計しである１つの論理機能を有す
るスタンダードセルｓ ｃ、、 ｓ ｃ、、・・・、Ｓ
Ｃ，がアレイ状に配列されている。この場合、セルＳＣ
１およびＳＣ２によりセル列ＰＣＩが構成され、以下同
様にして各セル列Ｐ ＣＩ−Ｐ ＣＲが構成され、各セ
ル列の間には配線プログラムに基づき配線に必要とする
幅に設定された配線チャネルＷＣ３〜ＷＣＭ−，が介在
されている。スタンダードセル方式においては、ゲート
アレイ方式と異なり、セルの配置から設計が始まるので
手間はかかるが、セルのレイアウト時に配線チャネルが
適当な幅に設定されるので、ゲートアレイ方式における
配線チャネルの不足あるいはセルの無駄といった問題を
回避することができ、同時にチップの大きさを小さくで
きるという利点がある。
によるセル配列図が示される。第３図の例示はポリセル
型の場合を示す。図中、３ｏはチップを示し、このチッ
プ３０の上には予め設計しである１つの論理機能を有す
るスタンダードセルｓ ｃ、、 ｓ ｃ、、・・・、Ｓ
Ｃ，がアレイ状に配列されている。この場合、セルＳＣ
１およびＳＣ２によりセル列ＰＣＩが構成され、以下同
様にして各セル列Ｐ ＣＩ−Ｐ ＣＲが構成され、各セ
ル列の間には配線プログラムに基づき配線に必要とする
幅に設定された配線チャネルＷＣ３〜ＷＣＭ−，が介在
されている。スタンダードセル方式においては、ゲート
アレイ方式と異なり、セルの配置から設計が始まるので
手間はかかるが、セルのレイアウト時に配線チャネルが
適当な幅に設定されるので、ゲートアレイ方式における
配線チャネルの不足あるいはセルの無駄といった問題を
回避することができ、同時にチップの大きさを小さくで
きるという利点がある。
上述した従来のスタンダードセル方式においては、例え
ばシフトレジスタのように多くのトランジスタを必要す
るセル、すなわち第３図の配列図において縦長のセル（
例えば５Ｃｚ）を考えた場合、Ｑ、の部分とＱ、の部分
とでは動作に遅延が生じる。このため、セルの配置また
は長さに起因して生じる論理素子の動作の遅延を防止す
る観点から、セルのレイアウトに制約をかける必要が生
じ、これによってレイアウト上の自由度が縮小するとい
う問題があった。
ばシフトレジスタのように多くのトランジスタを必要す
るセル、すなわち第３図の配列図において縦長のセル（
例えば５Ｃｚ）を考えた場合、Ｑ、の部分とＱ、の部分
とでは動作に遅延が生じる。このため、セルの配置また
は長さに起因して生じる論理素子の動作の遅延を防止す
る観点から、セルのレイアウトに制約をかける必要が生
じ、これによってレイアウト上の自由度が縮小するとい
う問題があった。
本発明は、上述した従来形における問題点に鑑み創作さ
れたもので、スタンダードセル方式の利点を保つと共に
、レイアウト上の自由度を拡張することができる半導体
集積回路装置を提供することを目的としている。
れたもので、スタンダードセル方式の利点を保つと共に
、レイアウト上の自由度を拡張することができる半導体
集積回路装置を提供することを目的としている。
本発明は、例えば第１図の一実施例に示されるように、
スタンダードセル方式の半導体集積回路装置であって、
固定幅の配線チャネルＷｏを挾んで配置された２列のセ
ル列Ａｉ、Ｂｉを１組単位として有し、この組単位のセ
ル列Ａ ｉ＋ Ｅ３ ｔを所定の幅の配線チャネルＷ
ｉを介在して複数組配列したことを特徴とするものであ
るが、その構成および作用の詳細は図示の実施例と共に
説明する。
スタンダードセル方式の半導体集積回路装置であって、
固定幅の配線チャネルＷｏを挾んで配置された２列のセ
ル列Ａｉ、Ｂｉを１組単位として有し、この組単位のセ
ル列Ａ ｉ＋ Ｅ３ ｔを所定の幅の配線チャネルＷ
ｉを介在して複数組配列したことを特徴とするものであ
るが、その構成および作用の詳細は図示の実施例と共に
説明する。
第１図には本発明の一実施例としてのスタンダードセル
方式の半導体集積回路装置が示される。
方式の半導体集積回路装置が示される。
第１図の例示はビルディング・ブロック型の場合を示す
０図中、１０は半導体のチップを示し、このチップ１０
の上には０ＭＯ３（相補型金属酸化膜半導体）スタンダ
ードセルによって構成されたセル列ＡＩ＋ＢＩ＋・・・
Ａ ｉ Ｂ ａ 、およびＰＬＡ （プログラマブルロ
ジックアレイ） 、ＲＡＭ （ランダムアクセスメモリ
） 、ＲＯＭ （リードオンリメモリ）等によって構成
されたカスタムセル１１．１２および１３が配置されて
いる。この場合、セル列ＡＩ とＢ、 、ＡｔとＢｚ、
ＡｓとＢ３、およびＡ４とＢ４はそれぞれ、固定幅（本
実施例では３グリフト（＝１３．５μｍ））の配線チャ
ネルＷＯを挾んで２列１組として配置されている。また
、各組単位のセル列（Ａ＋、Ｂ＋）、 （Ａｚ、Ｂｔ）
、（Ａｚ。
０図中、１０は半導体のチップを示し、このチップ１０
の上には０ＭＯ３（相補型金属酸化膜半導体）スタンダ
ードセルによって構成されたセル列ＡＩ＋ＢＩ＋・・・
Ａ ｉ Ｂ ａ 、およびＰＬＡ （プログラマブルロ
ジックアレイ） 、ＲＡＭ （ランダムアクセスメモリ
） 、ＲＯＭ （リードオンリメモリ）等によって構成
されたカスタムセル１１．１２および１３が配置されて
いる。この場合、セル列ＡＩ とＢ、 、ＡｔとＢｚ、
ＡｓとＢ３、およびＡ４とＢ４はそれぞれ、固定幅（本
実施例では３グリフト（＝１３．５μｍ））の配線チャ
ネルＷＯを挾んで２列１組として配置されている。また
、各組単位のセル列（Ａ＋、Ｂ＋）、 （Ａｚ、Ｂｔ）
、（Ａｚ。
Ｂ、）および（ＡｌＢ２）の間には配線プログラムに基
づき配線に必要とする所定の幅にコンパクションされた
配線チャネルＷ、、Ｗ！およびＷ、が介在されている。
づき配線に必要とする所定の幅にコンパクションされた
配線チャネルＷ、、Ｗ！およびＷ、が介在されている。
Ｃ，、Ｃ，、・・・、Ｃ７は予め設計しである１つの論
理機能、例えばフリップフロツブ、ラッチ、カウンタ等
、を有するスタンダードセルを示し、各セルは各セル列
Ａｔ、Ｂｉ（ｉ＝ｌ〜４）上に配列されている。また、
図中破線で示されるＣＣＶ。
理機能、例えばフリップフロツブ、ラッチ、カウンタ等
、を有するスタンダードセルを示し、各セルは各セル列
Ａｔ、Ｂｉ（ｉ＝ｌ〜４）上に配列されている。また、
図中破線で示されるＣＣＶ。
ＣＣ，およびＣＣ，は、Ｃ３〜Ｃ，、と同様のスタンダ
ードセルであって、この場合には例えばシフトレジスタ
等の多くのトランジスタ、すなわち多くのベーシックセ
ルを必要とするスタンダードセルを示し、各組単位のセ
ル列（Ａ１．ＢＩ）、 （ＡＩＢり、 （Ａ４．８
４）にまたがって配置されている。
ードセルであって、この場合には例えばシフトレジスタ
等の多くのトランジスタ、すなわち多くのベーシックセ
ルを必要とするスタンダードセルを示し、各組単位のセ
ル列（Ａ１．ＢＩ）、 （ＡＩＢり、 （Ａ４．８
４）にまたがって配置されている。
従って、同じベーシックセル数を用いてスタンダードセ
ルを構成する場合について第３図の従来構成例（１列構
成）と本実施例（２列構成）構成例とを比較すると、本
実施例の場合にはセル列の長さが半分で済む、このこと
は、当該セルの論理動作における遅延の縮小を意味する
ものである。
ルを構成する場合について第３図の従来構成例（１列構
成）と本実施例（２列構成）構成例とを比較すると、本
実施例の場合にはセル列の長さが半分で済む、このこと
は、当該セルの論理動作における遅延の縮小を意味する
ものである。
このように本実施例装置によれば、セルのレイアウト時
に配線チャネルＷ１〜Ｗ、を必要な所定幅に設定するこ
とができるので、ゲートアレイ方式に見られるような配
線チャネルの不足あるいはセルの無駄といった問題を回
避し、かつチップ全体の大きさを小さくすることができ
ると共に、必要に応じて２列構成のセル列にまたがって
スタンダードセルを形成することができるので、従来形
の１列構成に比べてセル列の長さを等価的に半減させ、
これによって動作の遅延を防止することが可能になる。
に配線チャネルＷ１〜Ｗ、を必要な所定幅に設定するこ
とができるので、ゲートアレイ方式に見られるような配
線チャネルの不足あるいはセルの無駄といった問題を回
避し、かつチップ全体の大きさを小さくすることができ
ると共に、必要に応じて２列構成のセル列にまたがって
スタンダードセルを形成することができるので、従来形
の１列構成に比べてセル列の長さを等価的に半減させ、
これによって動作の遅延を防止することが可能になる。
従って、セルのレイアウトに際しては、従来形と比べて
かなりの自由度をもって対応することができる。
かなりの自由度をもって対応することができる。
以上説明したように本発明によれば、スタンダードセル
方式の利点を維持すると共に、レイアウト上の自由度を
拡張することができる。
方式の利点を維持すると共に、レイアウト上の自由度を
拡張することができる。
第１図は本発明による半導体集積回路装置の一実施例に
おけるセル配列図、 第２図はゲートアレイの一例を示すセル配列図、第３図
は従来形の一例としてのスタンダード方式によるセル配
列図、 である。 （符号の説明） Ａｉ、Ｂｉ （ｉ＝ｌ〜４）・・・セル列、０１〜Ｃ
Ｉｌ、ＣＣ，〜ＣＣ３・・・スタンダードセル、Ｗｏ・
・・固定幅の配線チャネル、 Ｗ１〜Ｗ、・・・所定幅の配線チャネル。 本発明の一実施例におけるセル配列図 ０１〜ｃｏ、Ｃ０１〜ＣＣ５０，スタンダードセルＡｉ
、Ｂ、（↓＝１〜４）・・・セル列ＷＯ−・固定幅の配
線チャネル Ｗ１〜Ｗ３・・・所定幅の配線チャネル１０−・・チッ
プ ゲートアレイの一例を示すセル配列図 ＢＣ・・・ベーシックセル ＢＣ＋〜ＢＣ，・・・セル列 ＷＣｏ・・・固定幅の配線チャネル ２ｏ・・・チップ ２１・・・ハードマクロ 従来形の一例としてのスタンダードセル方式によるセル
配列図 第３図 ３ｏ・・・チッグ
おけるセル配列図、 第２図はゲートアレイの一例を示すセル配列図、第３図
は従来形の一例としてのスタンダード方式によるセル配
列図、 である。 （符号の説明） Ａｉ、Ｂｉ （ｉ＝ｌ〜４）・・・セル列、０１〜Ｃ
Ｉｌ、ＣＣ，〜ＣＣ３・・・スタンダードセル、Ｗｏ・
・・固定幅の配線チャネル、 Ｗ１〜Ｗ、・・・所定幅の配線チャネル。 本発明の一実施例におけるセル配列図 ０１〜ｃｏ、Ｃ０１〜ＣＣ５０，スタンダードセルＡｉ
、Ｂ、（↓＝１〜４）・・・セル列ＷＯ−・固定幅の配
線チャネル Ｗ１〜Ｗ３・・・所定幅の配線チャネル１０−・・チッ
プ ゲートアレイの一例を示すセル配列図 ＢＣ・・・ベーシックセル ＢＣ＋〜ＢＣ，・・・セル列 ＷＣｏ・・・固定幅の配線チャネル ２ｏ・・・チップ ２１・・・ハードマクロ 従来形の一例としてのスタンダードセル方式によるセル
配列図 第３図 ３ｏ・・・チッグ
Claims (1)
- 【特許請求の範囲】 スタンダードセル方式の半導体集積回路装置であって、 固定幅の配線チャネル（Ｗｏ）を挾んで配置された２列
のセル列（Ａｉ、Ｂｉ）を１組単位として有し、 該組単位のセル列（Ａｉ、Ｂｉ）を所定の幅の配線チャ
ネル（Ｗｉ）を介在して複数組配列してなる半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21732186A JPS6373642A (ja) | 1986-09-17 | 1986-09-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21732186A JPS6373642A (ja) | 1986-09-17 | 1986-09-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373642A true JPS6373642A (ja) | 1988-04-04 |
Family
ID=16702339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21732186A Pending JPS6373642A (ja) | 1986-09-17 | 1986-09-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124273A (en) * | 1988-06-30 | 1992-06-23 | Kabushiki Kaisha Toshiba | Automatic wiring method for semiconductor integrated circuit devices |
-
1986
- 1986-09-17 JP JP21732186A patent/JPS6373642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124273A (en) * | 1988-06-30 | 1992-06-23 | Kabushiki Kaisha Toshiba | Automatic wiring method for semiconductor integrated circuit devices |
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