JPS6372236A - Scrambling circuit - Google Patents
Scrambling circuitInfo
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- JPS6372236A JPS6372236A JP61215029A JP21502986A JPS6372236A JP S6372236 A JPS6372236 A JP S6372236A JP 61215029 A JP61215029 A JP 61215029A JP 21502986 A JP21502986 A JP 21502986A JP S6372236 A JPS6372236 A JP S6372236A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号のランダム性及びタイミング情
報保持のためのスクランブル回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a scrambling circuit for preserving randomness and timing information of digital signals.
ディジタル信号のランダム性及びタイミング情報保持の
ためのスクランブル信号発生回路は、従来、セット・リ
セット型スクランブル方式においてフレーム同期信号周
期間隔で動作していた。すなわち、スクランブル信号周
期とフレーム同期信号周期とが同じであった。この場合
、スクランブル信号周期を長くしてよシ一層のランダム
性を保持しようとすると、フレーム同期信号周期も長く
なシ、フレーム同期引込時間が長くなるという欠点が生
ずる。Conventionally, a scramble signal generation circuit for maintaining randomness and timing information of a digital signal operates at frame synchronization signal period intervals in a set/reset type scrambling system. That is, the scramble signal period and the frame synchronization signal period were the same. In this case, if an attempt is made to maintain even greater randomness by lengthening the scramble signal period, the disadvantages arise that the frame synchronization signal period also becomes longer and the frame synchronization pull-in time becomes longer.
以下に、このことを第３図を参照して説明する。This will be explained below with reference to FIG.
第３図は従来のスクランブル回路の一実施例を示すブロ
ック図である。FIG. 3 is a block diagram showing an embodiment of a conventional scrambling circuit.
第３図において、Ｎ列の非同期信号１０１を同期化回路
１でタイムベース信号発生回路２の各種タイミングノク
ルス１０２によｐＮ列の同期信号１０３に変換すると共
に、各種情報信号（例えばフレーム同期信号等）の多重
化の為のタイムスロットを作る。次に、変換されたＮ列
の同期信号１０３に１時分割多重化回路３でフレーム同
期信号発生回路４から発生されたフレーム同期信号１０
４を多重化する。これは、一般的によく知られている同
期・多重化回路である。In FIG. 3, N columns of asynchronous signals 101 are converted into pN columns of synchronous signals 103 by various timing nodes 102 of a time base signal generation circuit 2 in a synchronization circuit 1, and various information signals (for example, a frame synchronization signal etc.) to create time slots for multiplexing. Next, the frame synchronization signal 10 generated from the frame synchronization signal generation circuit 4 is applied to the converted N columns of synchronization signals 103 by the time division multiplexing circuit 3.
Multiplex 4. This is a generally well-known synchronization/multiplexing circuit.
スクランブル信号発生回路５′は、フレーム同期信号発
生回路４で発生するフレーム同期信号の周期信号１０５
によって制御されるセット・リセット型Ｍ段Ｐ Ｎ （
Ｐｓｅｕｄｏ Ｒａｎｄｏｍ Ｎｏ１ｓｅ ５ｅｑｕｅ
ｎｃｅ）信号発生回路でらる。スクランブル信号発生回
路５′の出力信号であるＮ列の変形擬似ランダム信号１
１０６（段ＰＮ信号の部分信号）は、排他的論理オロ回
路６においてＮ列の多重化回路出力信号１０７とスクラ
ンブルされ、Ｎ列の出力信号１０８となる。The scramble signal generation circuit 5' generates a periodic signal 105 of the frame synchronization signal generated by the frame synchronization signal generation circuit 4.
A set-reset type M-stage P N (
Pseudo Random No. 1se 5eque
nce) signal generation circuit. N columns of modified pseudorandom signals 1 which are the output signals of the scramble signal generation circuit 5'
106 (partial signal of the stage PN signal) is scrambled with the N-column multiplexing circuit output signal 107 in the exclusive logic circuit 6, and becomes the N-column output signal 108.
受信側ではフレーム同期信号の周期信号によシ受信側ス
クランブル信号発生回路を制御することで送信側のスク
ランブル信号位相に合わせている。On the receiving side, the periodic signal of the frame synchronization signal controls the receiving side scramble signal generation circuit to match the phase of the scramble signal on the transmitting side.
このとき、Ｎ列の変形擬似ランダム信号間に相関がない
様にすることはランダム性を保持するためには一般的な
ことである。At this time, it is common to ensure that there is no correlation between the N columns of modified pseudorandom signals in order to maintain randomness.
従来例にみられる様に、スクランブル信号発生回路５′
を制御する制御信号周期はフレーム同期信号周期と同一
である。このため、よりランダム化を望もうとした時、
すなわちスクランブル信号発生回路５′のスクランブル
信号周期を長くしようとすると、フレーム同期信号周期
も長くなる。これは、フレーム同期引込時間を長くする
という欠点を有することになる。As seen in the conventional example, the scramble signal generation circuit 5'
The control signal period for controlling is the same as the frame synchronization signal period. For this reason, when I wanted more randomization,
That is, when trying to lengthen the scramble signal period of the scramble signal generating circuit 5', the frame synchronization signal period also becomes longer. This has the disadvantage of increasing frame synchronization pull-in time.
本発明はフレーム同期引込時間を劣化させることな〈従
来と同程度のフレーム同期引込時間を有し、なおかつス
クランブル信号周期を長くしてよシー、■のランダム化
が計れるスクランブル回路を提供することを目的とする
。The present invention aims to provide a scrambling circuit which has a frame synchronization pull-in time comparable to that of the conventional one, without deteriorating the frame synchronization pull-in time, and which can randomize (2) by lengthening the scramble signal period. purpose.
本発明のスクランブル回路は、フレーム同期信号周期よ
ｐも長いスクランブル信号周期とするため、スクランブ
ル信号発生回路を制御する制御信号情報をフレーム同期
信号周期内のあるタイムスロットを使用して伝送するこ
とにより、送受信間でのスクランブル信号同期をとるこ
とを特徴としている。すなわち、Ｎ列の非同期信号を同
期化する同期化回路と、同期化に必要な各種タイミング
ベース信号を発生させるタイムベース信号発生回路と、
受信側での多重化信号分離に必要なフレーム同期信号を
発生するフレーム同期信号発生回路と、送出信号列のラ
ンダム性を保つためのスクランブル信号を発生するスク
ランブル信号発生回路と、フレーム同期信号の周期信号
をに分周してスクランブル信号発生回路を制御するだめ
の信号を発生させる分周回路と、フレーム同期信号及び
スクランブル信号発生回路を制御するための制御信号情
報を時分割多重化する多頁化回路と、Ｎ列の多重化回路
出力信号とＮ列のスクランブル信号発生回路の出力信号
とをスクランブルする排他的論理和回路とを備えて構成
される。The scramble circuit of the present invention has a scramble signal period that is longer than the frame synchronization signal period by p, so that control signal information for controlling the scramble signal generation circuit is transmitted using a certain time slot within the frame synchronization signal period. , is characterized by scramble signal synchronization between transmission and reception. That is, a synchronization circuit that synchronizes N columns of asynchronous signals, a time base signal generation circuit that generates various timing base signals necessary for synchronization,
A frame synchronization signal generation circuit that generates the frame synchronization signal necessary for separating multiplexed signals on the receiving side, a scramble signal generation circuit that generates a scramble signal to maintain the randomness of the transmitted signal sequence, and a period of the frame synchronization signal. A frequency dividing circuit that divides the frequency of a signal to generate a signal to control a scramble signal generation circuit, and a multi-page system that time-division multiplexes control signal information for controlling a frame synchronization signal and a scramble signal generation circuit. and an exclusive OR circuit that scrambles the output signals of the N columns of multiplexing circuits and the output signals of the N columns of scramble signal generation circuits.
以下１図面を参照して本発明・てついて詳細に説明する
。The present invention will be described in detail below with reference to one drawing.
第１図は本発明の一災施例を示すブロック図である。第
３図と同一番号のものは全く同一機能。FIG. 1 is a block diagram showing an emergency embodiment of the present invention. Items with the same numbers as in Figure 3 have exactly the same functions.
動作をする。take action.
第２図は動作を説明するだめのタイムチャートの一例（
Ｋ＝３の場合）を示す。フレーム同期信号発生回路４で
発生するフレーム同期信号１０４０周期信号１０９をに
分周回路７でに分周を行い。Figure 2 is an example of a time chart to explain the operation (
In the case of K=3). The frame synchronization signal 1040 periodic signal 109 generated by the frame synchronization signal generation circuit 4 is frequency-divided by the frequency division circuit 7.
Ｋ分周信号１１０によりスクランブル信号発生回路５を
制御する。スクランブル信号発生回路５は従来例と同様
のセット・リセット型り段ＰＮ信号発生回路であるが、
Ｌ）Ｍであることは言うまでもない、すなわち、従来の
スクランブル信号発生回路５′のスクランブル信号周期
長よりＫ倍まで長くすることができ、よ）一層のランダ
ム化が実現できる。The scramble signal generation circuit 5 is controlled by the K-divided signal 110. The scramble signal generation circuit 5 is a set/reset type stage PN signal generation circuit similar to the conventional example.
Needless to say, L)M can be made up to K times longer than the scramble signal period length of the conventional scramble signal generation circuit 5', and further randomization can be realized.
次に、送信側と受信側でスクランブル信号位相を合致さ
せる為、従来はフレーム同期信号の周期信号を使用して
いた。しかし１本発明回路は、フレーム同期信号周期よ
シもスクランブル信号周期の方が長い為、フレーム同期
信号の周期信号では制御できない。そこで、フレーム同
期信号周期のあるタイムスロット、例えば第２図に示す
Ｂ 、 Ｃ。Next, in order to match the scramble signal phases on the transmitting side and the receiving side, conventionally, a periodic signal of a frame synchronization signal has been used. However, in the circuit of the present invention, since the scramble signal period is longer than the frame synchronization signal period, it cannot be controlled by the period signal of the frame synchronization signal. Therefore, time slots with a frame synchronization signal period, for example, B and C shown in FIG.
Ｄのタイムスロットを使用してスクランブル信号発生回
路５を制御するかしないかの情報を伝送する。すなわち
、タイムスロットＢ、Ｃ，Ｄの情報ｙ’ｆｉｆべて１＃
の場合に次のフレーム同期信号周期のタイムスロットＡ
の位置でスクランブル信号発生回路５を制御し、すべて
０１ｍの場合に次のフレーム同期信号周期のタイムスロ
ットＡの位置では制御しない様にする制御情報信号１１
１を多重化回路３によシ第２図のタイムスロットＢ、Ｃ
，Ｄに挿入する。Information on whether or not to control the scramble signal generation circuit 5 is transmitted using the D time slot. That is, the information y'fif of time slots B, C, and D is all 1#
time slot A of the next frame synchronization signal period in the case of
A control information signal 11 that controls the scramble signal generation circuit 5 at the position of 01m and does not control the scramble signal generation circuit 5 at the position of time slot A of the next frame synchronization signal period when all 01m.
1 to the multiplexing circuit 3 in time slots B and C in FIG.
, D.
受信側ではフレーム同期信号を基準に本タイムスロッ）
Ｂ、Ｃ，Ｄの情報信号を抽出することによシ、受信側の
スクランブル信号発生回路を制御することが可能となシ
、送信側のスクランブル信号位相に合わせることができ
る。On the receiving side, this time slot is based on the frame synchronization signal)
By extracting the B, C, and D information signals, it is possible to control the scramble signal generation circuit on the receiving side and to match the phase of the scramble signal on the transmitting side.
以上説明した様に９本発明によれば従来のフレーム同期
信号周期よシも長い周期をもつスクランブル信号を発生
させることができ、かつ送受信間でスクランブル信号位
相を容易にあわせることが可能となる。すなわち、フレ
ーム同期引込時間は従来と変わシなく、かつよシランダ
ム化された周期の長いスクランブル信号を発生できるス
クランブル回路構成が可能となる。As described above, according to the present invention, it is possible to generate a scramble signal having a period longer than that of a conventional frame synchronization signal, and it is also possible to easily match the scramble signal phase between transmitting and receiving signals. In other words, the frame synchronization pull-in time remains the same as in the prior art, and a scramble circuit configuration that can generate a highly randomized scramble signal with a long period is possible.
第１図は本発明の一実施例を示すブロック図。
第２図は本発明の動作説明のだめのタイムチャートの一
例（Ｋ２Ｓの場合）を示した図、第３図は従来の一実施
例を示すブロック図。
１・・・同期化回路、２・・・タイムベース信号発生回
路、３・・・多重化回路、４・・・フレーム同期信号発
生回路、 ５ 、５’・・・スクランブル信号発生回路
、６・・・排他的論理和回路、７・・・Ｋ分周回路。
第１図
第３図FIG. 1 is a block diagram showing one embodiment of the present invention. FIG. 2 is a diagram showing an example of a time chart (in the case of K2S) for explaining the operation of the present invention, and FIG. 3 is a block diagram showing a conventional embodiment. DESCRIPTION OF SYMBOLS 1... Synchronization circuit, 2... Time base signal generation circuit, 3... Multiplexing circuit, 4... Frame synchronization signal generation circuit, 5, 5'... Scramble signal generation circuit, 6. ...Exclusive OR circuit, 7...K frequency divider circuit. Figure 1 Figure 3
Claims (1)
化に必要な各種タイミングベース信号を発生するタイム
ベース信号発生回路と、受信側での多重化信号分離に必
要なフレーム同期信号を発生するフレーム同期信号発生
回路と、送出信号列のランダム性を保つためのスクラン
ブル信号を発生するスクランブル信号発生回路と、フレ
ーム同期信号の周期信号をＫ分周して前記スクランブル
信号発生回路を制御するための信号を発生する分周回路
と、フレーム同期信号及び前記スクランブル信号発生回
路を制御する制御信号情報を時分割多重化する多重化回
路と、Ｎ列の多重化回路出力信号とＮ列のスクランブル
信号発生回路出力信号とをスクランブルする排他的論理
和回路とを備えたことを特徴とするスクランブル回路。1. A synchronization circuit that synchronizes N columns of asynchronous signals, a time base signal generation circuit that generates various timing base signals necessary for synchronization, and a frame synchronization signal necessary for separating multiplexed signals on the receiving side. A scramble signal generation circuit generates a frame synchronization signal, a scramble signal generation circuit generates a scramble signal for maintaining randomness of a transmission signal sequence, and a scramble signal generation circuit divides the periodic signal of the frame synchronization signal by K to control the scramble signal generation circuit. a frequency divider circuit that generates a signal for the scramble signal generation circuit; a multiplexing circuit that time-division multiplexes the frame synchronization signal and control signal information that controls the scramble signal generation circuit; 1. A scrambling circuit comprising: an exclusive OR circuit that scrambles an output signal of a signal generating circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215029A JPH0640641B2 (en) | 1986-09-13 | 1986-09-13 | Scramble circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215029A JPH0640641B2 (en) | 1986-09-13 | 1986-09-13 | Scramble circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372236A true JPS6372236A (en) | 1988-04-01 |
| JPH0640641B2 JPH0640641B2 (en) | 1994-05-25 |
Family
ID=16665565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215029A Expired - Lifetime JPH0640641B2 (en) | 1986-09-13 | 1986-09-13 | Scramble circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640641B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411424A (en) * | 1990-04-27 | 1992-01-16 | Nec Corp | Reset type scramble code transmission system |
-
1986
- 1986-09-13 JP JP61215029A patent/JPH0640641B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411424A (en) * | 1990-04-27 | 1992-01-16 | Nec Corp | Reset type scramble code transmission system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640641B2 (en) | 1994-05-25 |
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