JPH0640641B2 - Scramble circuit - Google Patents
Scramble circuitInfo
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- JPH0640641B2 JPH0640641B2 JP61215029A JP21502986A JPH0640641B2 JP H0640641 B2 JPH0640641 B2 JP H0640641B2 JP 61215029 A JP61215029 A JP 61215029A JP 21502986 A JP21502986 A JP 21502986A JP H0640641 B2 JPH0640641 B2 JP H0640641B2
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- signal
- circuit
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- frame synchronization
- generation circuit
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル信号のランダム性及びタイミング情
報保持のためのスクランブル回路に関する。The present invention relates to a scramble circuit for holding randomness and timing information of digital signals.
ディジタル信号のランダム性及びタイミング情報保持の
ためのスクランブル信号発生回路は，従来，セット・リ
セット型スクランブル方式においてフレーム同期信号周
期間隔で動作していた。すなわち，スクランブル信号周
期とフレーム同期信号周期とが同じであった。この場
合，スクランブル信号周期を長くしてより一層のランダ
ム性を保持しようとすると，フレーム同期信号周期も長
くなり，フレーム同期引込時間が長くなるという欠点が
生ずる。Conventionally, a scramble signal generation circuit for holding the randomness of digital signals and timing information has operated at a frame synchronization signal cycle interval in a set / reset type scramble system. That is, the scramble signal period and the frame synchronization signal period were the same. In this case, if the scrambled signal period is made longer to maintain more randomness, the frame synchronization signal period becomes longer and the frame synchronization pull-in time becomes longer.
以下に，このことを第３図を参照して説明する。This will be described below with reference to FIG.
第３図は従来のスクランブル回路の一実施例を示すブロ
ツク図である。FIG. 3 is a block diagram showing an embodiment of a conventional scramble circuit.
第３図において，Ｎ列の非同期信号１０１を同期化回路
１でタイムベース信号発生回路２の各種タイミングパル
ス１０２によりＮ列の同期信号１０３に変換すると共
に，各種情報信号（例えばフレーム同期信号等）の多重
化の為のタイムスロットを作る。次に，変換されたＮ列
の同期信号１０３に，時分割多重化回路３でフレーム同
期信号発生回路４から発生されたフレーム同期信号１０
４を多重化する。これは，一般的によく知られている同
期・多重化回路である。In FIG. 3, the asynchronous signal 101 of N columns is converted into the synchronous signal 103 of N columns by various timing pulses 102 of the time base signal generating circuit 2 in the synchronizing circuit 1, and various information signals (for example, frame synchronizing signal) Make a time slot for multiplexing. Next, the converted N-column synchronization signal 103 is added to the frame synchronization signal 10 generated from the frame synchronization signal generation circuit 4 in the time division multiplexing circuit 3.
4 is multiplexed. This is a generally well-known synchronization / multiplexing circuit.
スクランブル信号発生回路５′は，フレーム同期信号発
生回路４で発生するフレーム同期信号の周期信号１０５
によって制御されるセット・リセット型Ｍ段ＰＮ(Pseud
o Random Noise Sequence)信号発生回路である。スクラ
ンブル信号発生回路５′の出力信号であるＮ列の変形擬
似ランダム信号１０６（Ｍ段ＰＮ信号の部分信号）は，
排他的論理和回路６においてＮ列の多重化回路出力信号
１０７とスクランブルされ，Ｎ列の出力信号１０８とな
る。The scramble signal generation circuit 5 ′ is a periodic signal 105 of the frame synchronization signal generated by the frame synchronization signal generation circuit 4.
Set / reset type M stage PN (Pseud controlled by
o Random Noise Sequence) Signal generation circuit. The modified pseudo random signal 106 of N columns (partial signal of the M-stage PN signal) which is the output signal of the scramble signal generating circuit 5'is
In the exclusive OR circuit 6, it is scrambled with the output signal 107 of the multiplexing circuit of N columns and becomes the output signal 108 of N columns.
受信側ではフレーム同期信号の周期信号により受信側ス
クランブル信号発生回路を制御することで送信側のスク
ランブル信号位相に合わせている。このとき，Ｎ列の変
形擬似ランダム信号間に相関がない様にすることはダン
ダム性を保持するためには一般的なことである。On the receiving side, the receiving side scramble signal generating circuit is controlled by the periodic signal of the frame synchronization signal to match the transmitting side scramble signal phase. At this time, it is common to maintain the damdam property that there is no correlation between the N columns of modified pseudo-random signals.
従来例にみられる様に，スクランブル信号発生回路５′
を制御する制御信号周期はフレーム同期信号周期と同一
である。このため，よりランダム化を望もうとした時，
すなわちスクランブル信号発生回路５′のスクランブル
信号周期を長くしようとすると，フレーム同期信号周期
も長くなる。これは，フレーム同期引込時間を長くする
という欠点を有することになる。As seen in the conventional example, the scramble signal generation circuit 5 '
The control signal cycle for controlling the is the same as the frame synchronization signal cycle. For this reason, when trying to get more randomization,
That is, if the scramble signal period of the scramble signal generation circuit 5'is made longer, the frame synchronization signal period also becomes longer. This has the drawback of lengthening the frame sync pull-in time.
本発明はフレーム同期引込時間を劣化させることなく従
来と同程度のフレーム同期引込時間を有し，なおかつス
クランブル信号周期を長くしてより一層のランダム化が
計れるスクランブル回路を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a scramble circuit which has the same frame sync pull-in time as the conventional one without deteriorating the frame sync pull-in time, and further lengthens the scramble signal period to enable further randomization. .
本発明のスクランブル回路は，フレーム同期信号周期よ
りも長いスクランブル信号周期とするため，スクランブ
ル信号発生回路を制御する制御信号情報をフレーム同期
信号周期内のあるタイムスロットを使用して伝送するこ
とにより，送受信間でのスクランブル信号同期をとるこ
とを特徴としている。すなわち，Ｎ列の非同期信号を同
期化する同期化回路と，同期化に必要な各種タイミング
ベース信号を発生させるタイムベース信号発生回路と，
受信側での多重化信号分離に必要なフレーム同期信号を
発生するフレーム同期信号発生回路と，送出信号列のラ
ンダム性を保つためのスクランブル信号を発生するスク
ランブル信号発生回路と，フレーム同期信号の周期信号
をＫ分周してスクランブル信号発生回路を制御するため
の信号を発生させる分周回路と，フレーム同期信号及び
スクランブル信号発生回路を制御するための制御信号情
報を時分割多重化する多重化回路と，Ｎ列の多重化回路
出力信号とＮ列のスクランブル信号発生回路の出力信号
とをスクランブルする排他的論理和回路とを備えて構成
される。Since the scramble circuit of the present invention has a scramble signal cycle longer than the frame sync signal cycle, by transmitting control signal information for controlling the scramble signal generation circuit using a certain time slot within the frame sync signal cycle, The feature is that the scramble signal is synchronized between transmission and reception. That is, a synchronization circuit that synchronizes the asynchronous signals of N columns, a time base signal generation circuit that generates various timing base signals necessary for synchronization,
Frame synchronization signal generation circuit that generates the frame synchronization signal necessary for the multiplexed signal separation on the receiving side, scramble signal generation circuit that generates the scramble signal for maintaining the randomness of the transmitted signal sequence, and the cycle of the frame synchronization signal A frequency dividing circuit for dividing the signal by K to generate a signal for controlling the scramble signal generating circuit, and a multiplexing circuit for time division multiplexing the control signal information for controlling the frame synchronization signal and the scramble signal generating circuit. And an exclusive OR circuit for scrambling the output signal of the N-column multiplexing circuit and the output signal of the N-column scramble signal generating circuit.
以下，図面を参照して本発明について詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例を示すブロツク図である。第
３図と同一番号のものは全く同一機能，動作をする。FIG. 1 is a block diagram showing an embodiment of the present invention. Those having the same numbers as in FIG. 3 have exactly the same functions and operations.
第２図は動作を説明するためのタイムチャートの一例
（Ｋ＝３の場合）を示す。フレーム同期信号発生回路４
で発生するフレーム同期信号１０４の周期信号109をＫ
分周回路７でＫ分周を行い，Ｋ分周信号１１０によりス
クランブル信号発生回路５を制御する。スクランブル信
号発生回路５は従来例と同様のセット・リセット型Ｌ段
ＰＮ信号発生回路であるが，Ｌ＞Ｍであることは言うま
でもない。すなわち，従来のスクランブル信号発生回路
５′のスクランブル信号周期長よりＫ倍まで長くするこ
とができ，より一層のランダム化が実現できる。FIG. 2 shows an example of a time chart (when K = 3) for explaining the operation. Frame synchronization signal generation circuit 4
The periodic signal 109 of the frame synchronization signal 104 generated in
The frequency divider circuit 7 performs K frequency division, and the K frequency division signal 110 controls the scramble signal generation circuit 5. The scramble signal generation circuit 5 is a set / reset type L-stage PN signal generation circuit similar to the conventional example, but it goes without saying that L> M. That is, the scramble signal cycle length of the conventional scramble signal generating circuit 5'can be made K times longer, and further randomization can be realized.
次に，送信側と受信側でスクランブル信号位相を合致さ
せる為，従来はフレーム同期信号の周期信号を使用して
いた。しかし，本発明回路は，フレーム同期信号周期よ
りもスクランブル信号周期の方が長い為，フレーム同期
信号の周期信号では制御できない。そこで，フレーム同
期信号周期のあるタイムスロット，例えば第２図に示す
Ｂ，Ｃ，Ｄのタイムスロットを使用してスクランブル信
号発生回路５を制御するかしないかの情報を伝送する。
すなわち，タイムスロットＢ，Ｃ，Ｄの情報がすべて
“１”の場合に次のフレーム同期信号周期のタイムスロ
ットＡの位置でスクランブル信号発生回路５を制御し，
すべて“０”の場合に次のフレーム同期信号周期のタイ
ムスロットＡの位置では制御しない様にする制御情報信
号１１１を多重化回路３により第２図のタイムスロット
Ｂ，Ｃ，Ｄに挿入する。Next, in order to match the scramble signal phase on the transmitting side and the receiving side, the conventional periodic signal of the frame synchronization signal was used. However, since the circuit of the present invention has a scramble signal period longer than the frame synchronization signal period, it cannot be controlled by the periodic signal of the frame synchronization signal. Therefore, information indicating whether or not to control the scramble signal generating circuit 5 is transmitted using a time slot having a frame synchronization signal period, for example, B, C, and D time slots shown in FIG.
That is, when all the information of the time slots B, C and D is "1", the scramble signal generating circuit 5 is controlled at the position of the time slot A of the next frame synchronization signal cycle,
When all are "0", the control information signal 111 for not controlling at the position of the time slot A of the next frame synchronization signal cycle is inserted by the multiplexing circuit 3 into the time slots B, C and D of FIG.
受信側ではフレーム同期信号を基準に本タイムスロット
Ｂ，Ｃ，Ｄの情報信号を抽出することにより，受信側の
スクランブル信号発生回路を制御することが可能とな
り，送信側のスクランブル信号位相に合わせることがで
きる。The receiving side can control the scramble signal generating circuit on the receiving side by extracting the information signals of the time slots B, C, and D with reference to the frame synchronization signal, and adjust the phase of the scramble signal on the transmitting side. You can
以上説明した様に，本発明によれば従来のフレーム同期
信号周期よりも長い周期をもつスクランブル信号を発生
させることができ，かつ送受信間でスクランブル信号位
相を容易にあわせることが可能となる。すなわち，フレ
ーム同期引込時間は従来と変わりなく，かつよりランダ
ム化された周期の長いスクランブル信号を発生できるス
クランブル回路構成が可能となる。As described above, according to the present invention, it is possible to generate a scramble signal having a cycle longer than that of the conventional frame synchronization signal cycle, and it is possible to easily match the scramble signal phase between transmission and reception. That is, the frame synchronization pull-in time is the same as the conventional one, and a scramble circuit configuration capable of generating a more randomized scramble signal having a long cycle becomes possible.
【図面の簡単な説明】 第１図は本発明の一実施例を示すブロツク図，第２図は
本発明の動作説明のためのタイムチャートの一例（Ｋ＝
３の場合）を示した図，第３図は従来の一実施例を示す
ブロツク図。 １……同期化回路，２……タイムベース信号発生回路，
３……多重化回路，４……フレーム同期信号発生回路，
５，５′……スクランブル信号発生回路，６……排他的
論理和回路，７……Ｋ分周回路。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is an example of a time chart for explaining the operation of the present invention (K =
3) and FIG. 3 are block diagrams showing a conventional embodiment. 1 ... Synchronization circuit, 2 ... Time base signal generation circuit,
3 ... Multiplexing circuit, 4 ... Frame synchronization signal generation circuit,
5, 5 '... scramble signal generating circuit, 6 ... Exclusive OR circuit, 7 ... K frequency dividing circuit.
Claims (1)
と，同期化に必要な各種タイミングベース信号を発生す
るタイムベース信号発生回路と，受信側での多重化信号
分離に必要なフレーム同期信号を発生するフレーム同期
信号発生回路と，送出信号列のランダム性を保つための
スクランブル信号を発生するスクランブル信号発生回路
と，フレーム同期信号の周期信号をＫ分周して前記スク
ランブル信号発生回路を制御するための信号を発生する
分周回路と，フレーム同期信号及び前記スクランブル信
号発生回路を制御する制御信号情報を時分割多重化する
多重化回路と，Ｎ列の多重化回路出力信号とＮ列のスク
ランブル信号発生回路出力信号とをスクランブルする排
他的論理和回路とを備えたことを特徴とするスクランブ
ル回路。1. A synchronizing circuit for synchronizing N columns of asynchronous signals, a time base signal generating circuit for generating various timing base signals necessary for synchronization, and a frame required for multiplexing signal separation on the receiving side. A frame synchronization signal generation circuit for generating a synchronization signal, a scramble signal generation circuit for generating a scramble signal for maintaining the randomness of a transmission signal sequence, and a scramble signal generation circuit for dividing the periodic signal of the frame synchronization signal by K. , A multiplexing circuit for time-division-multiplexing a frame synchronization signal and control signal information for controlling the scramble signal generating circuit, an N-column multiplexing circuit output signal and N A scramble circuit, comprising an exclusive OR circuit for scrambling an output signal of a scramble signal generation circuit of a column.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215029A JPH0640641B2 (en) | 1986-09-13 | 1986-09-13 | Scramble circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215029A JPH0640641B2 (en) | 1986-09-13 | 1986-09-13 | Scramble circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372236A JPS6372236A (en) | 1988-04-01 |
| JPH0640641B2 true JPH0640641B2 (en) | 1994-05-25 |
Family
ID=16665565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215029A Expired - Lifetime JPH0640641B2 (en) | 1986-09-13 | 1986-09-13 | Scramble circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640641B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2581262B2 (en) * | 1990-04-27 | 1997-02-12 | 日本電気株式会社 | Reset type scramble code transmission system |
-
1986
- 1986-09-13 JP JP61215029A patent/JPH0640641B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6372236A (en) | 1988-04-01 |
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