JPH0411424A - Reset type scramble code transmission system - Google Patents
Reset type scramble code transmission systemInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はリセット形スクランブル符号を用いた伝送方
式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a transmission system using a reset type scrambling code.
第２図は従来のリセット形スクランブル符号伝送方式を
示すブロック図である。同図において、１は送信信号２
および送信カウンタ回路３の出力信号とによシフレーム
を構成して出力するフレーム挿入回路、４は送信カウン
タ回路２の出力信号の入力によりスクランブルパターン
を出力するスクランブルパターン発生回路、５はフレー
ム構成の送信信号をスクランブルパターン発生回路４か
ら出力するスクランブルパターンによってスクランブル
して出力するスクランブル回路、６は前記のフレーム挿
入回路１．送信カウンタ回路３．スクランブルパターン
発生回路４およびスクランブル回路５から構成した送信
部、７は受信したデータ８からフレーム同期信号を検出
して同期検出信号を出力するフレーム同期回路、９はこ
の同期検出信号の入力によシ動作しデスクランブルパタ
ーンを出力するデスクランブルパターン発生回路、１０
は受信したデータ８をデスクランブルパターンによって
受信信号１１を得るデスクランブル回路、１２は前記の
フレーム同期回路７．デスクランブルパターン発生回路
９およびデスクランブル回路１０から構成した受信部で
ある。FIG. 2 is a block diagram showing a conventional reset type scramble code transmission system. In the same figure, 1 is the transmission signal 2
and a frame insertion circuit that configures and outputs a frame with the output signal of the transmission counter circuit 3; 4 is a scramble pattern generation circuit that outputs a scramble pattern by inputting the output signal of the transmission counter circuit 2; 5 is a frame configuration circuit; A scrambling circuit 6 scrambles and outputs a transmission signal using a scrambling pattern output from the scrambling pattern generating circuit 4, and reference numeral 6 indicates the frame inserting circuit 1. Transmission counter circuit 3. A transmitter includes a scramble pattern generation circuit 4 and a scramble circuit 5; 7 is a frame synchronization circuit that detects a frame synchronization signal from received data 8 and outputs a synchronization detection signal; A descrambling pattern generation circuit that operates and outputs a descrambling pattern, 10
12 is a descrambling circuit which uses the received data 8 to obtain a received signal 11 using a descrambling pattern, and 12 is the frame synchronization circuit 7. This receiving section is composed of a descrambling pattern generating circuit 9 and a descrambling circuit 10.
次に、上記構成によるリセット形スクランブル符号伝送
方式の動作について説明する。まず、送信部６のフレー
ム挿入回路１は送信信号２を送信カウンタ回路３の出力
信号によシフレームに構成してスクランブル回路５に出
力する。このスクランブル回路５はフレーム構成の送信
信号をスクランブルパターン発生回路４から出力するス
クランブルパターンでスクランブルして受信部１２に出
力する。また、受信部１２のフレーム同期回路７は受信
したデヘタ８よシ同期検出信号を検出しこの同期検出信
号をデスクランブルパターン発生回路９に出力する。こ
のデスクランブルパターン発生回路９はこの同期検出信
号の入力によシ動作し、デスクランブルパターンをデス
クランブル回路１０に出力する。このデスクランブル回
路１０は受信したデータ８をデスクランブルパターンに
よってデスクランブルして受信信号を出ることができる
。このように、スクランブルパターン発生回路４および
デスクランブルパターン発生回路９をリセットするタイ
ミングをフレームごとに行なうものである。Next, the operation of the reset type scramble code transmission system having the above configuration will be explained. First, the frame insertion circuit 1 of the transmitter 6 configures the transmission signal 2 into a frame based on the output signal of the transmission counter circuit 3, and outputs the frame to the scrambling circuit 5. The scrambling circuit 5 scrambles the frame-structured transmission signal with a scrambling pattern output from the scrambling pattern generating circuit 4 and outputs the scrambled signal to the receiving section 12. Further, the frame synchronization circuit 7 of the receiving section 12 detects a synchronization detection signal from the received decoder 8 and outputs this synchronization detection signal to the descrambling pattern generation circuit 9. The descrambling pattern generating circuit 9 operates upon input of this synchronization detection signal and outputs a descrambling pattern to the descrambling circuit 10. This descrambling circuit 10 can descramble the received data 8 using a descrambling pattern and output a received signal. In this way, the timing for resetting the scramble pattern generation circuit 4 and the descramble pattern generation circuit 9 is determined for each frame.
上述した従来のリセット形スクランブル符号伝送方式ζ
、送信信号として特定の固定パターンが入力したとき、
スクランブルしたのちのパターンがフレームパターンと
一致する可能性があり、擬似同期にはいるとそこから脱
出でき危いという欠点がある。The above-mentioned conventional reset type scramble code transmission method ζ
, when a specific fixed pattern is input as a transmission signal,
There is a possibility that the pattern after scrambling matches the frame pattern, and there is a drawback that it is dangerous to escape from pseudo-synchronization once it is entered.
この発明に係るリセット形スクランブル符号伝送方式は
、送信部ではパターン発生回路の出力信号によりスクラ
ンブルパターン発生回路をある特定の間隔をもってリセ
ットし、そのリセット情報を多重回路により送信信号と
多重したのちにスクランブルパターンによりスクランブ
ルして送信し、受信部では分離回路により受信データか
らリセット情報を分離し、そのリセット情報をデスクラ
ンブルパターン発生回路に送ってデスクランブルパター
ンを発生し、このデスクランブルパターンによりデスク
ランブルして受信信号を作成するものである。In the reset type scramble code transmission system according to the present invention, in the transmission section, the scramble pattern generation circuit is reset at a certain interval using the output signal of the pattern generation circuit, the reset information is multiplexed with the transmission signal by the multiplexing circuit, and then scrambled. The data is scrambled and transmitted according to the pattern, and in the receiving section, a separation circuit separates reset information from the received data, and the reset information is sent to a descrambling pattern generation circuit to generate a descrambling pattern, and descrambling is performed using this descrambling pattern. The received signal is created using the
この発明は擬似同期に入る危険性を少なくすることがで
きる。This invention can reduce the risk of entering pseudo-synchronization.
第１図はこの発明に係るリセット形スクランブル符号伝
送方式の一実施例を示すブロック図である。同図におい
て、１３は例えばｒｌＪ 、 ｒＯＪ 。FIG. 1 is a block diagram showing an embodiment of a reset type scramble code transmission system according to the present invention. In the same figure, 13 is rlJ, rOJ, for example.
「０」の繰返しパターン信号を出力し、「ＩＪのパター
ン信号をリセット信号とするパターン発生回路、１４は
送信信号２．パターン発生回路１３の繰返しパターン信
号および送信カウンタ回路３の出力信号を多重にして出
力する多重回路、１５は前記のフレーム挿入回路１．送
信カウンタ３゜スクランブルパターン発生回路４．スク
ランブル回路５．パターン発生回路１３および多重回路
１４から構成した送信部、１６は受信したデータ８から
スクランブルパターンがリセットされているかどうかの
信号を分離して出力する分離回路、１１は前記のフレー
ム同期回路γ、デスクランブルパターン発生回路９．デ
スクランブル回路１０および分離回路１６から構成した
受信部である。A pattern generation circuit that outputs a repeating pattern signal of "0" and uses the IJ pattern signal as a reset signal; 14 is a transmission signal 2; a multiplex circuit 15 for outputting data from the received data 8; A separation circuit that separates and outputs a signal indicating whether or not the scramble pattern has been reset; 11 is a receiving section composed of the frame synchronization circuit γ, a descramble pattern generation circuit 9, a descramble circuit 10, and a separation circuit 16; .
次に、上記構成によるリセット形スクランフル符号伝送
方式の動作について説明する。まず、送信部１５のパタ
ーン発生回路１３はｒｌｊ 、 ｒｏｊ 。Next, the operation of the reset type scramble code transmission system having the above configuration will be explained. First, the pattern generation circuit 13 of the transmitter 15 generates rlj and roj.
「Ｏ」 の繰り返しパターン信号を多重回路１４およ
びスクランブルパターン発生回路４に出力する。A repeating pattern signal of "O" is output to the multiplexing circuit 14 and the scramble pattern generating circuit 4.
このため、多重回路１４は送信信号２．繰返しパターン
信号および送信カウンタ回路３の出力信号を多重してフ
レーム挿入回路１に出力する。一方、スクランブル発生
回路４は「１」のパターン信号であるリセット信号の入
力によりリセットされるため、３フレームに１回リセッ
トすることになる。For this reason, the multiplexing circuit 14 transmits the transmitted signals 2. The repeated pattern signal and the output signal of the transmission counter circuit 3 are multiplexed and output to the frame insertion circuit 1. On the other hand, since the scramble generation circuit 4 is reset by inputting a reset signal which is a pattern signal of "1", it is reset once every three frames.
そして、フレーム挿入回路１は多重回路１４で多重され
た信号をフレームに構成してスクランブル回路５に出力
する。このスクランブル回路５はフレーム構成の送信信
号をスクランブルパターン発生回路４から出力するスク
ランブルパターンによりスクランブルして受信部１７に
出力する。一方、受信部１１の分離回路１６はフレーム
同期をとう受信データ８からスクランブルパターンがリ
セットされているかどうかの信号を分離してデスクラン
ブルパターン発生回路９に出力する。また、フレーム同
期回路１は受信し九データ８から同期検出信号を検出し
、この同期検出信号をデスクランブルパターン発生回路
９に出力する。このデスクランブルパターン発生回路９
／′ｉこの同期検出信号の入力により動作して、デスク
ランブルバター／をデスクランブル回路１ｏに出力する
が、分離回路１６の出力信号により３フレームに１回だ
ケリセットされる。このデスクランブル回路１ｏは正し
いスクランブルパターンによってデスクランブルして、
受信信号１１を出力することができる。Then, the frame insertion circuit 1 configures the signals multiplexed by the multiplexing circuit 14 into a frame and outputs the frame to the scrambling circuit 5. The scrambling circuit 5 scrambles the frame-structured transmission signal using a scrambling pattern output from the scrambling pattern generating circuit 4 and outputs the scrambled signal to the receiving section 17 . On the other hand, the separation circuit 16 of the receiving section 11 separates a signal indicating whether the scramble pattern has been reset from the frame-synchronized received data 8 and outputs it to the descramble pattern generation circuit 9. Further, the frame synchronization circuit 1 detects a synchronization detection signal from the received data 8 and outputs this synchronization detection signal to the descrambling pattern generation circuit 9. This descramble pattern generation circuit 9
/'i is operated by the input of this synchronization detection signal and outputs the descrambled butter / to the descrambling circuit 1o, but is reset once every three frames by the output signal of the separation circuit 16. This descrambling circuit 1o performs descrambling using a correct scrambling pattern,
A received signal 11 can be output.
このように、送信信号が固定パターンで、リセット直後
のスクランブル後の信号がフレーム信号とたまたま一致
しても、フレーム単位でみれば連続してフレーム信号と
一致する確率は非常に少なくすることができる。In this way, even if the transmitted signal has a fixed pattern and the scrambled signal immediately after reset happens to match the frame signal, the probability that it will match the frame signal consecutively can be extremely reduced when viewed on a frame-by-frame basis. .
以上詳細に説明したように、この発明に係るυてシト形
スクランブル符号伝送方式によれば、スクランブルパタ
ーンおよびデスクランブルパターンのリセット間隔を変
化させることにより、擬似同期に入る危険性を非常に低
くすることができる効果がある。As explained in detail above, according to the υ-type scrambling code transmission method according to the present invention, by changing the reset interval of the scrambling pattern and the descrambling pattern, the risk of pseudo synchronization is extremely reduced. There is an effect that can be done.
第１図にこの発明に係るリセット形スク乏ンフル仔号伝
送方式の一実施例を示すブロック図、第２図は従来のリ
セット形スクランブル符号伝送方式を示すブロック図で
ある。
１・・・・フレーム挿入回路、２・・・・送信信号、３
・・・・送信カウンタ回路、４・・・・スクランブルパ
ターン発生回路、５・・・・スクランブル回路、６・・
・・送信部、γ・・・・フレーム同期回路、８・・・・
受信したデータ、９・・・・デスクラ／プルパターン発
生回路、１０・・・−デスクランブル回路、１１・・・
・受信信号、１２・・・・受信部、１３・・・・バタ〜
ン発生回路、１４・・轡・多重回路、１５・・・・送信
部、１６・・・・分離回路、１７・・・・受信部。FIG. 1 is a block diagram showing an embodiment of a reset type scramble code transmission system according to the present invention, and FIG. 2 is a block diagram showing a conventional reset type scramble code transmission system. 1... Frame insertion circuit, 2... Transmission signal, 3
... Transmission counter circuit, 4... Scramble pattern generation circuit, 5... Scramble circuit, 6...
...Transmission unit, γ...Frame synchronization circuit, 8...
Received data, 9... descrambling/pull pattern generation circuit, 10... - descrambling circuit, 11...
・Received signal, 12...Receiving section, 13...Butter~
14...multiplex circuit, 15...transmitter, 16...separation circuit, 17...receiver.
Claims (1)
ブルパターン発生回路をある特定の間隔をもつてリセッ
トし、そのリセット情報を多重回路により送信信号と多
重したのちにスクランブルパターンによりスクランブル
して送信し、受信部では分離回路により受信データから
リセット情報を分離し、そのリセット情報をデスクラン
ブルパターン発生回路に送つてデスクランブルパターン
を発生し、このデスクランブルパターンによりデスクラ
ンブルして受信信号を作成することを特徴とするリセッ
ト形スクランブル符号伝送方式。The transmitting section resets the scramble pattern generating circuit at certain intervals using the output signal of the pattern generating circuit, multiplexes the reset information with the transmitting signal using the multiplexing circuit, scrambles it with the scramble pattern, and transmits it. The present invention is characterized in that a separation circuit separates reset information from received data, the reset information is sent to a descramble pattern generation circuit to generate a descramble pattern, and the received signal is descrambled using this descramble pattern. A reset type scramble code transmission method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114232A JP2581262B2 (en) | 1990-04-27 | 1990-04-27 | Reset type scramble code transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114232A JP2581262B2 (en) | 1990-04-27 | 1990-04-27 | Reset type scramble code transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0411424A true JPH0411424A (en) | 1992-01-16 |
| JP2581262B2 JP2581262B2 (en) | 1997-02-12 |
Family
ID=14632560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114232A Expired - Lifetime JP2581262B2 (en) | 1990-04-27 | 1990-04-27 | Reset type scramble code transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581262B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001186183A (en) * | 1999-12-24 | 2001-07-06 | Nec Corp | Exchange and scrambling method |
| JP2016192671A (en) * | 2015-03-31 | 2016-11-10 | 日本電気通信システム株式会社 | Communication system, communication device and communication control method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5544257A (en) * | 1978-09-22 | 1980-03-28 | Fujitsu Ltd | Virtual signal insertion system |
| JPS5595444A (en) * | 1979-01-16 | 1980-07-19 | Fujitsu Ltd | Externally-synchronous scrambler/descrambler system |
| JPS6372236A (en) * | 1986-09-13 | 1988-04-01 | Nec Corp | Scrambling circuit |
-
1990
- 1990-04-27 JP JP2114232A patent/JP2581262B2/en not_active Expired - Lifetime
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| JPS5544257A (en) * | 1978-09-22 | 1980-03-28 | Fujitsu Ltd | Virtual signal insertion system |
| JPS5595444A (en) * | 1979-01-16 | 1980-07-19 | Fujitsu Ltd | Externally-synchronous scrambler/descrambler system |
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| JP2001186183A (en) * | 1999-12-24 | 2001-07-06 | Nec Corp | Exchange and scrambling method |
| JP2016192671A (en) * | 2015-03-31 | 2016-11-10 | 日本電気通信システム株式会社 | Communication system, communication device and communication control method |
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| Publication number | Publication date |
|---|---|
| JP2581262B2 (en) | 1997-02-12 |
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