JPS6362923B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、測定波形の尖頭値をサンプリングす
る場合のタイミング回路に関するものである。従
来、測定波形の尖頭値のみ必要な場合は、ピーク
ホールド回路を用い、尖頭に達した確認信号が必
要な場合は、波形を微分してそれが零レベルの
時、測定波形の尖頭と一致することを利用する方
法を採つている。

しかしながら、多入力のデータをアナログマル
チプレクサを用いて高速でサンプリングする場
合、任意の入力を選んだ時、微分器はステツプ入
力に応答するので測定波形の尖頭値以前にも尖頭
信号と同等の出力を発生してしまう欠点があつ
た。

本発明は、この欠点を排除し正弦波等の尖頭値
のみを確実にサンプリングして同タイミングに他
の測定波形をサンプリングするサンプリングパル
スを出力するデータのサンプリングタイミング回
路を提供することをその目的としたもので、入力
波形を発振器で周期的にデイジタル値に変換する
アナログ−デイジタル変換器と、該変換器の変換
終了の度毎に該変換器の出力を記憶する記憶回路
と、該記憶回路の記憶値と前記変換器の出力値と
を比較し該出力値が該記憶値より大きくなつた時
出力する第１端子及び該記憶値が該出力値より大
きくなつた時出力する第２端子とを有する比較器
と、前記第１端子及び第２端子にそれぞれ接続さ
れ前記変換器の変換終了で作動する単安定マルチ
バイブレータの出力パルスで開かれる２個のアン
ドゲート、セツト端子及びリセツト端子がそれぞ
れ該アンドゲートに接続され遅延素子で遅延され
た前記単安定マルチバイブレータの出力パルスで
作動する双安定マルチバイブレータ並びに前記第
２端子の出力時の該双安定マルチバイブレータの
出力で作動しサンプリングパルスを出力する単安
定マルチバイブレータを具備するサンプリング信
号発生回路とから成ることを特徴とする。

以下に、本発明の実施例を図面について説明す
る。

１は測定波形であるアナログ値を２進デイジタ
ル値に変換するアナログ−デイジタル変換器で、
例えば逐次比較形アナログ−デイジタル変換回路
を使用する。２はクロツクパルス発振器で、この
信号によりアナログ−デイジタル変換器１は周期
的にアナログ−デイジタル変換をし、一定時間後
にアナログ−デイジタル変換終了の信号を発生す
る。３は記憶回路例えばシフト、レジスタ、４，
５は単安定マルチバイブレータ、６はデイジタル
比較器で、記憶回路３及びアナログ−デイジタル
変換器１の記憶値Ｂ及びデイジタル値Ａを比較
し、デイジタル値Ａが記憶値Ｂより大きいときは
端子７から、記憶値Ｂより小さくなると端子８か
ら出力信号が発生する。９はサンプリング信号発
生回路で、アンドゲート１０，１１と双安定マル
チバイブレータ１２例えば、JKマスター・スレ
ーブフリツプフロツプと単安定マルチバイブレー
タ１３と遅延素子１４とより構成される。

次に、この回路の作用について説明する。

測定入力波形（第２図Ａ）が、アナログ−デイ
ジタル変換器１に入り、デイジタル値に変換され
る。アナログ−デイジタル変換器１は、一定時間
後にアナログ−デイジタル変換終了の信号（第２
図Ｃ）を出し、単安定マルチバイブレータ４は、
この信号により非安定状態になつてパルス（第２
図Ｄ）を発し、安定状態に戻ると、単安定マルチ
バイブレータ５は非安定状態になりパルス（第２
図Ｅ）を発するので、このパルスにより前記デイ
ジタル値は記憶回路３に読み込まれ、記憶され
る。以上の動作は、クロツクパルス発振器２のク
ロツクパルス（第２図Ｂ）により繰り返し行われ
る。

比較器６は、記憶回路３からの記憶値Ｂとアナ
ログ−デイジタル変換器１の出力Ａを常に比較
し、その出力Ａが記憶値Ｂより大きいときは、端
子７から、小さいときは端子８より出力する。端
子８からの出力は、単安定マルチバイブレータ４
の出力パルスにより開かれたアンドゲート１０を
通り双安定マルチバイブレータ１２に印加され、
遅延後、該双安定マルチバイブレータ１２を駆動
し、その出力端子から第２図Ｆに示すような出力
を発生する。

かくして測定波形が尖頭になつた時、厳密には
尖頭から若干小さくなつた時、双安定マルチバイ
ブレータ１２を経て単安定マルチバイブレータ１
３から第２図Ｇに示すように、サンプリング信号
が発生する。

尚、第１図では、サンプリング信号の発生する
タイミングは、測定入力波形の尖頭を過ぎてから
になつているが、アナログ−デイジタル変換器１
の分解機能と発振器２の周期を適当に設定するこ
とにより、高精度のデータをサンプリングするこ
とができる。

このように、本発明によるときは、入力波形を
発振器で周期的にデイジタル値に変換するアナロ
グ−デイジタル変換器と、該変換器の変換終了の
度毎に該変換器の出力を記憶する記憶回路と、該
記憶回路の記憶値と前記変換器の出力値とを比較
し該出力値が該記憶値より大きくなつた時出力す
る第１端子及び該記憶値が該出力値より大きくな
つた時出力する第２端子とを有する比較器と、前
記第１端子及び第２端子にそれぞれ接続され前記
変換器の変換終了で作動する単安定マルチバイブ
レータの出力パルスで開かれる２個のアンドゲー
ト、セツト端子及びリセツト端子がそれぞれ該ア
ンドゲートに接続され遅延素子遅延された前記単
安定マルチバイブレータの出力パルスで作動する
双安定マルチバイブレータ並びに前記第２端子の
出力時の該双安定マルチバイブレータの出力で作
動しサンプリングパルスを出力する単安定マルチ
バイブレータを具備するサンプリング信号発生回
路とから成るので、正弦波等の尖頭値のみを確実
に且つ高速度にサンプリングして同タイミングの
他の測定波形をサンプリングするサンプリングパ
ルスを出力させることができる効果を有する。

【図面の簡単な説明】

第１図は、本発明の実施の一例のブロツク図、
第２図Ａ乃至Ｇは各部の波形を示す。 １……アナログ−デイジタル変換器、２……ク
ロツクパルス発振器、３……記憶回路、４，５，
１３……単安定マルチバイブレータ、６……比較
器、７，８……出力端子、９……サンプリング信
号発生回路、１０，１１……アンドゲート、１２
……双安定マルチバイブレータ、１４……遅延素
子。

Claims (1)

【特許請求の範囲】
1. １ 入力波形を発振器で周期的にデイジタル値に
   変換するアナログ−デイジタル変換器と、該変換
   器の変換終了の度毎に該変換器の出力を記憶する
   記憶回路と、該記憶回路の記憶値と前記変換器の
   出力値とを比較し該出力値が該記憶値より大きく
   なつた時出力する第１端子及び該記憶値が該出力
   値より大きくなつた時出力する第２端子とを有す
   る比較器と、前記第１端子及び第２端子にそれぞ
   れ接続され前記変換器の変換終了で作動する単安
   定マルチバイブレータの出力パルスで開かれる２
   個のアンドゲート、セツト端子及びリセツト端子
   がそれぞれ該アンドゲートに接続され遅延素子で
   遅延された前記単安定マルチバイブレータの出力
   パルスで作動する双安定マルチバイブレータ並び
   に前記第２端子の出力時の該双安定マルチバイブ
   レータの出力で作動しサンプリングパルスを出力
   する単安定マルチバイブレータを具備するサンプ
   リング信号発生回路とから成ることを特徴とする
   データのサンプリングタイミング回路。