JPS6359630A - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS6359630A
JPS6359630A JP20450086A JP20450086A JPS6359630A JP S6359630 A JPS6359630 A JP S6359630A JP 20450086 A JP20450086 A JP 20450086A JP 20450086 A JP20450086 A JP 20450086A JP S6359630 A JPS6359630 A JP S6359630A
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JP
Japan
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instruction
branch
displacement
branching
conditional branch
Prior art date
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Application number
JP20450086A
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English (en)
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JPH0758463B2 (ja
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Fujio Itoman
富士雄 糸満
▲吉▼田 豊彦
Toyohiko Yoshida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS6359630A publication Critical patent/JPS6359630A/ja
Priority to US08/340,462 priority patent/US5440704A/en
Publication of JPH0758463B2 publication Critical patent/JPH0758463B2/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明はデータ処理装置に関し、特に、バイブライン
機構を有するようなデータ処理81に関する。
L従来の技術] 第2図は従来のバイブライン機構を有するデータ処理装
置において命令を処理する場合の機構を示した図である
。第2図において、データ処理装置はフェッチデコード
機構1と命令実行機構2と番地生成機構3とから構成さ
れる。フェッチデコード機構1は命令のフェッチおよび
デコードをするものであり、命令実行機構2は命令を実
行するものである。番地生成機構3はフェッチデコード
機構1にフェッチされデコードされている命令の番地を
示すプログラムカウンタ(以下、デコード用のプログラ
ムカウンタと称する)31と、加算器32とによって構
成され、成る命令を7エツチ。
デコードした後、次にフェッチすべき命令の番地を生成
するものである。
次に、動作について説明する。フェッチデコード機構1
に命令がフェッチされるとともに、デコードされ、それ
と同時に番地生成機構3ではフェッチされた命令の長さ
がデコード用のプログラムカウンタ31に与えられ、次
にフェッチすべき命令のアドレスが計算される。次に、
命令が命令実行機構2に移って実行されると同時に、フ
ェッチデコード機構1へは新たな次の命令がデコード用
のプログラムカウンタ31が示すアドレスによりフェッ
チされ、デコードされる。
[発明が解決しようとする問題点] 従来のデータ処理装置は上述のごとく構成されているの
で、条件ブランチ命令がフェッチされかつデコードされ
、それが命令実行機構2に移ると、フェッチデコード機
構1では、ブロムグラム上の条件ブランチ命令の次に位
置する命令がフェッチされかつデコードされ1条件ブラ
ンチ命令を実行する。その結果、ブランチが起こった場
合には、既にフェッチされデコード中の命令をキャンセ
ルしなければならず、ブランチの飛び先番地より次の命
令の7エツチをやり直すことが必要となる。
もし、パイプラインの1ステージに1マシンサイクルが
かかるとすれば、条件ブランチ命令には結局2マシンサ
イクルかかることになり、スループットが低下するとい
う問題点があった。
それゆえに、この発明の主たる目的は、条件ブランチ命
令を実行した場合に起こるパイプラインが乱れる頻度を
できる限り小さくするようにし、スループットを上げる
ことのできるようなデータ処理装置を提供することであ
る。
[問題点を解決するための手段] この発明にかかるデータ処理装置は、第1の機構と第2
の機構とがパイプライン処理の原理で命令を処理し、第
1の機構で第1の時期に処理している第1の命令の番地
をもとにして、第1の時期に引続く第2の時期に第1の
**で処理すべき第2の命令の番地を計算し、条件ブラ
ンチ命令がフェッチされデコードされた場合に、ブラン
チが起こるかどうかをパイプラインの初期のステージで
予測し、ブランチが起こると判断されたとき、条件ブラ
ンチ命令のブランチ条件を反転するとともに、条件ブラ
ンチ命令の変位と条件ブランチ命令の命令長とを入替え
るように構成したものである。
[作用] この発明におけるデータ処理装置は、ブランチ命令がフ
ェッチされた場合にブランチが起こるかどうかをパイプ
ラインの初期のステージで予測してブランチが起こると
判断されたら、条件ブランチ命令のブランチ条件を反転
するとともに、ブランチの変位をその命令長と置換えて
やり、次のステージへその命令長を移し、ブランチの変
位を加えるとともに、ブランチの飛び先番地より次の命
令を7エツチする。
[発明の実施例] 第1図はこの発明の一実施例の概略ブロック図である。
この第1図に示した実施例において、フェッチデコード
機構1と命令実行111ft2と番地生成機構3は前述
の第2図と同様にして構成され、さらに予測テーブル4
と命令置換機構5とが設けられる。予測テーブル4はフ
ェッチデコード機構1から与えられる条件ブランチ命令
によって実際にブランチが起こるか否かを、その命令の
過去のff[いによって予測するテーブルである。この
子淵テーブル4には、条件ブランチ命令と、それが実際
に起こるか否かを予測するためのフラグが記憶されてい
る。そして、フラグが立っていれば、ブランチが起こる
であろうことを意味する。命令置換え機構5は、条件ブ
ランチ命令のブランチ条件を反転するとともに、変位と
その命令長を置換える機構である。すなわち、命令置換
機構5は予測テーブル4でブランチが起こると予想され
ると、フェッチデコード機構1からの条件ブランチ命令
の変位とその命令長を交換し、番地生成機構3に含まれ
るプログラムカウンタ31には命令長の代わりに変位を
加え、命令実行機構2には変位の代わりに命令長を与え
る。
次に、この発明の一実施例の具体的な動作について説明
する。フェッチデコード機構1に命令が来て、それが通
常の命令であれば、フェッチデコード機構1はその命令
をデコードし、その命令長を、命令置換機構5を介して
番地生成機構3のプログラムカウンタ31に加えられる
。しかしながら、フェッチデコード機構1に与えられた
命令が条件ブランチ命令であるとわかると、予測テープ
ル4に基づいてブランチが起こるか否かが予測される。
ブランチの起こることが予測されると、命令置換機構5
はその条件ブランチ命令の変位とその命令長を交換し、
ブランチの条件を反転する。
たとえば、Zフラグが立っていればブランチするに対し
て2フラグが立っていなければブランチするにW1換え
てやる。そして、命令実行機構2には変位の代わりに命
令長を与え、プログラムカウンタ31には命令長の代わ
りに変位を加える。
そして、フェッチデコード機構1はブランチの飛び先番
地から次の命令をフェッチする。もし、フェッチデコー
ド機構1での予測が外れても、条件ブランチ命令のブラ
ンチ条件が反転されていて、なおかつブランチの変位は
その命令長に置換えられているので、命令実行機構2に
おいてプログラム上の条件ブランチ命令の次に位置する
命令へのブランチが起こり、フェッチデコード機構1へ
はこの命令がフェッチ、デコードされ、結局ブランチ条
件を反転する前の条件ブランチが起こらなかったのと同
じ動作が得られる。
なお、ブランチが起こると予測された場合にブランチ条
件を反転する代わりに、命令実行機構2での実行シーケ
ンスをブランチ条件が成立しなければブランチを起こす
ようなものにする〈通常はブランチ条件が成立すれば、
ブランチを起こす)方法もある。
[発明の効果] 以上のように、この発明によれば、前もって条件ブラン
チ命令の実行結果を高い確率で予測することにより、条
件ブランチ命令の次にパイプラインに取込まれる命令が
7エツチ、デコードだけされて実行ステージへ行くまで
にキャンセルされ、新たに命令を7エツチし、デコード
し直さなければならない確立が減少するので、パイプラ
インの乱れる頻度が減少し、スルーブツトを向上できる
【図面の簡単な説明】
第1図はこの発明の一実施例の概略ブロック図である。 第2図は従来のデータ処理装置の囲路ブロック図である
。 図において、1はフェッチデコード機構、2は命令実行
機構、3は番地生成機構、4は予測テーブル、5は命令
′a換a構、31はプログラムカウンタ、32は加算器
を示す。

Claims (1)

  1. 【特許請求の範囲】 第1の機構と第2の機構を含み、前記第1の機構と前記
    第2の機構とがパイプライン処理の原理で命令を処理す
    る命令処理手段と、 前記第1の機構で第1の時期に処理している第1の命令
    の番地をもとにして、前記第1の時期に引続く第2の時
    期に前記第1の機構で処理すべき第2の命令の番地を計
    算する命令番地計算手段と、前記第1の命令が分岐を起
    こすか否かを予測する分岐予測手段と、 前記第1の命令によって示される分岐先命令までの変位
    と前記第1の命令の命令長とを入替処理する変位入替手
    段とを備えた、データ処理装置。
JP61204500A 1986-08-26 1986-08-29 デ−タ処理装置 Expired - Fee Related JPH0758463B2 (ja)

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JP61204500A JPH0758463B2 (ja) 1986-08-29 1986-08-29 デ−タ処理装置
US08/340,462 US5440704A (en) 1986-08-26 1994-11-14 Data processor having branch predicting function

Applications Claiming Priority (1)

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JP61204500A JPH0758463B2 (ja) 1986-08-29 1986-08-29 デ−タ処理装置

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JPS6359630A true JPS6359630A (ja) 1988-03-15
JPH0758463B2 JPH0758463B2 (ja) 1995-06-21

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5762442A (en) * 1980-10-01 1982-04-15 Nec Corp Information processor

Patent Citations (1)

* Cited by examiner, † Cited by third party
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JPS5762442A (en) * 1980-10-01 1982-04-15 Nec Corp Information processor

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JPH0758463B2 (ja) 1995-06-21

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