JPS6359107A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS6359107A JPS6359107A JP61202519A JP20251986A JPS6359107A JP S6359107 A JPS6359107 A JP S6359107A JP 61202519 A JP61202519 A JP 61202519A JP 20251986 A JP20251986 A JP 20251986A JP S6359107 A JPS6359107 A JP S6359107A
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Abstract
Description
【発明の詳細な説明】
主１上皮且■丘■
本発明は過電流保護回路を含む３端子レギ工レータ用半
導体装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device for a three-terminal regulator including an overcurrent protection circuit.
皿来曵狡歪
過電流保護回路付き３＃Ｊ子レギ工レータ用半導体装置
の該保護回路の一具体例を第２図を参照し次に示す０図
において（Ｑｌ）は入出力端子（Ｐｉ） （Ｐｏ）に
コレクタ（ｃｌ）と抵抗（Ｒ１）を介しエミッタ（Ｅｌ
）をそれぞれ接続した制御用第１トランジスタ（パワー
トランジスタ）で、（Ｒ１）はエミッタ（Ｅりの拡散抵
抗を示す、（Ｑ２）は第１トランジスタ（Ｑｌ）のベー
ス（Ｂ！）と出力端子（Ｐｏ）にコレクタ（Ｃ２）とエ
ミッタ（Ｂ２）をそれぞれ接続した第２トランジスタ、
（Ｒ２）はＭｌ）ランジスタ（Ｑりのエミッタ（Ｅりと
第２トランジスタ（Ｑ２）のベース（Ｂ２）とを接続す
る抵抗である。A specific example of the protection circuit of a semiconductor device for a 3# J child regulator with a distortion overcurrent protection circuit is shown in FIG. ) (Po) through the collector (cl) and resistor (R1) to the emitter (El
) are connected to the control first transistor (power transistor), (R1) is the emitter (represents the diffused resistance of E), (Q2) is the base (B!) of the first transistor (Ql) and the output terminal ( a second transistor whose collector (C2) and emitter (B2) are connected to Po), respectively;
(R2) is a resistor that connects the emitter (E) of the Ml transistor (Q) and the base (B2) of the second transistor (Q2).
上記構成において入出力端子（Ｐｉ） （Ｐｏ）間に
電流（Ｉｏ）が流れると、抵抗（Ｒ１）の両端に電圧降
下（ＲＩ×ＩＯ）が生じ、この電圧降下（Ｒ１×ｌｏ）
が抵抗（Ｒ２）を介して第２トランジスタ（Ｑ２）のベ
ース・エミッタ間に加わる。そこで、上記電流（Ｉｏ）
が定格値を超えて第２トランジスタ（Ｑ２）のベース・
エミ、り間型圧が所定の値以上になると、第２トランジ
スタ（Ｃ２）が導通して第１トランジスタ（Ｑｌのベー
ス・エミッタ間電圧が引き下げられ、第１トランジスタ
（Ｑｌ ）がカットオフ状態となって入出力端子（Ｐｉ
） （Ｐｏ）間に流れる過電流（Ｉｏ）が遮断される
。In the above configuration, when a current (Io) flows between the input and output terminals (Pi) (Po), a voltage drop (RI×IO) occurs across the resistor (R1), and this voltage drop (R1×lo)
is applied between the base and emitter of the second transistor (Q2) via the resistor (R2). Therefore, the above current (Io)
exceeds the rated value and the base of the second transistor (Q2)
When the emitter-to-emitter type pressure exceeds a predetermined value, the second transistor (C2) becomes conductive, lowering the base-emitter voltage of the first transistor (Ql), and the first transistor (Ql) enters the cut-off state. The input/output terminal (Pi
) (Po) is interrupted.
Ｂ ＜ ′ しよ゛ζ支ｌ肌皿点
ところで、上述した過電流保護回路付き３端子レギエレ
ータを１つの半導体素子に集積して組み込んだ場合、エ
ミッタ抵抗（ＲＩ）は不純物拡散によって形成される。By the way, when the above-described three-terminal regiator with an overcurrent protection circuit is integrated into one semiconductor element, the emitter resistance (RI) is formed by impurity diffusion.
上記エミッタ拡散抵抗（Ｒ１）は温度によって抵抗値が
変化するため、高温では第２トランジスタ（Ｃｈ）の導
通に要する電流値（Ｉｏ）は減少する。又、高温では第
２トランジスタ（Ｑｌ ）のベース・エミッタ間電圧も
小さくなるため、第２トランジスタ（Ｃ２）を導通させ
る電流（Ｉ０）はやはり減少する・即ち、温度が上昇す
るに応じて遮断される過電流（Ｉｏ）が小さくなる。Since the resistance value of the emitter diffused resistor (R1) changes depending on the temperature, the current value (Io) required to conduct the second transistor (Ch) decreases at high temperatures. Furthermore, at high temperatures, the voltage between the base and emitter of the second transistor (Ql) also decreases, so the current (I0) that makes the second transistor (C2) conductive also decreases, i.e., is cut off as the temperature rises. The overcurrent (Io) caused by this decreases.
従って、例えば遮断電流の定格値がＩＡの半導体装置で
は高温時に遮断電流をＩＡとすると） 、低温時には逆
に２Ａ近く流れる。そこで、２Ａ流れても素子が破壊さ
れないように断面積等を大きくして放熱性を良くしなけ
ればならないため素子の縮小化が制限される。Therefore, for example, in a semiconductor device whose rated value of breaking current is IA, when the breaking current is set to IA at high temperatures, the current flows to nearly 2 A at low temperatures. Therefore, in order to prevent the element from being destroyed even when a current of 2 A flows, the cross-sectional area etc. must be increased to improve heat dissipation, which limits the reduction in size of the element.
■星立土麗央１工た支公王段
本発明は、入出力端子間に挿入された制御用第１トラン
ジスタのベースに第２トランジスタのコレクタ及び第３
トランジスタのベースを接続し、第２トランジスタのエ
ミッタ及び、抵抗を介して第３トランジスタのエミッタ
を出力端子に接続し、第２トランジスタのベースと第３
トランジスタのコレクタとをカレントミラー回路を構成
する第４、第５トランジスタの各コレクタに接続したこ
とを特徴とする。■The present invention is based on the base of the first transistor for control inserted between the input and output terminals, the collector of the second transistor, and the collector of the third transistor.
The base of the transistor is connected to the output terminal, the emitter of the second transistor and the emitter of the third transistor are connected to the output terminal via the resistor, and the base of the second transistor and the third transistor are connected to each other.
It is characterized in that the collector of the transistor is connected to the collectors of the fourth and fifth transistors forming a current mirror circuit.
皿
入出力端子間に挿入された第１トランジスタと、該第１
トランジスタをカレントミラー回路により駆動される第
２トランジスタによって制御するため遮断電流への温度
変化の影響がなく入出力端子間電流が所定値以下に保持
される。a first transistor inserted between the dish input and output terminals;
Since the transistor is controlled by the second transistor driven by the current mirror circuit, the current between the input and output terminals is maintained at a predetermined value or less without any effect of temperature change on the cutoff current.
１」１組
本発明の一実施例を第１図を参照して以下説明する０図
において、（Ｑｓ ）は第１トランジスタ（パワートラ
ンジスタ）、（Ｃ２）は第２トランジスタ、（Ｃ３）は
第３トランジスタ、（ＣＭ）はカレントミラー回路、（
Ｒ３）は第１トランジスタ（Ｑりの保護抵抗、（Ｒ４）
は第３トランジスタ（Ｃ３）のエミッタ抵抗である。上
記第１トランジスタ（Ｑｌ）は入出力端子（Ｐｉ）
（Ｐｏ）にコレクタ（Ｃ１）と、抵抗（Ｒ４）を介して
エミッタ（Ｅりをそれぞれ接続したパワートランジスタ
で、第２トランジスタ（Ｃ２）は第１トランジスタ（Ｑ
ｌ）のベース（Ｂ１）と出力端子（Ｐｏ）にコレクタ（
Ｃ２）とエミッタ（Ｂ２）がそれぞれ接続される。また
第３トランジスタ（Ｃ３）はベース（Ｂ３）は第１トラ
ンジスタ（Ｑｓ）のベース（Ｂ１）に接続される。カレ
ントミラー回路（ＣＭ）は第４トランジスタ（Ｃ４）と
第５トランジスタ（Ｃ５）のベース（Ｂ４ ） （、
ＢＳ ）を共通に接続して形成され、第３トランジスタ
（Ｑｓ）のコレクタ（Ｃｓ ）に第４トランジスタ（Ｃ
４）のコレクタ（Ｃ４）を、第２トランジスタ（Ｃ２）
のベース（Ｂ２）に第５トランジスタ（Ｃ５）のコレク
タ（Ｃ，）を接続し、更に第４トランジスタ（Ｃ４）の
コレクタ（Ｃ４）とベース（Ｂ４）とを接続したもので
ある。1" 1 set One embodiment of the present invention will be described below with reference to FIG. 1. In FIG. 1, (Qs) is the first transistor (power transistor), (C2) is the second transistor, and (C3) is the 3 transistors, (CM) is a current mirror circuit, (
R3) is the first transistor (a protective resistor with a high Q value, (R4)
is the emitter resistance of the third transistor (C3). The first transistor (Ql) is an input/output terminal (Pi)
It is a power transistor in which the collector (C1) and the emitter (E) are connected to (Po) through a resistor (R4), and the second transistor (C2) is connected to the first transistor (Q
Connect the collector (
C2) and emitter (B2) are connected respectively. Further, the base (B3) of the third transistor (C3) is connected to the base (B1) of the first transistor (Qs). The current mirror circuit (CM) has the base (B4) of the fourth transistor (C4) and the fifth transistor (C5) (,
BS) are connected in common, and the fourth transistor (Cs) is connected to the collector (Cs) of the third transistor (Qs).
4) collector (C4) is connected to the second transistor (C2)
The collector (C, ) of the fifth transistor (C5) is connected to the base (B2) of the transistor, and the collector (C4) and base (B4) of the fourth transistor (C4) are further connected.
本発明による半導体装置の動作を次に示す。The operation of the semiconductor device according to the present invention will be described below.
まず、第１トランジスタ（Ｑｌ）に電流（Ｉｏ）が流れ
ている状態で、第３トランジスタ（Ｃ３）に電流（１１
）が流れると、順次、カレントミラー回路（ＣＭ）の第
５トランジスタ（Ｃ５）のコレクタ（Ｃ５）に電流（Ｉ
２）が流れて、第２トランジスタ（Ｃ２）にベース電流
（Ｉ２）が流れる。ここで、電流（Ｉｓ）の大きさは抵
抗（Ｒ３）（Ｒ４）の値によって決まり、電流（Ｉｏ）
と比例関係を持つもので、電流（Ｉ２）の大きさは電流
（Ｉｔ）と比例関係を持つ。即ち、第２トランジスタ（
Ｃ２）のベース電流Ｃｒｔ ）は人出力？Ｉ？１子（Ｐ
ｉ） （Ｐｏ）開電流（Ｉｏ）と比例関係を持って流
れる。そこで、電流（Ｉｏ）が定格値を超えた時に第２
トランジスタ（Ｑ２）うに設定しておく。そうすると、
電流（ｉｏ）が定格値を超えた時、第２トランジスタ（
ｑ、）が導通して第１トランジスタ（Ｑｌ）のベース・
エミッタ間電圧がＯｖとなり、第１トランジスタ（Ｑｌ
）がカットオフ状態となって入出力端子（Ｐｉ） （
Ｐｏ）間に流れる過電流（Ｉｏ）が遮断される。First, while a current (Io) is flowing through the first transistor (Ql), a current (11
) flows, the current (I
2) flows, and the base current (I2) flows through the second transistor (C2). Here, the magnitude of the current (Is) is determined by the values of the resistors (R3) (R4), and the current (Io)
The magnitude of the current (I2) is proportional to the current (It). That is, the second transistor (
Is the base current Crt of C2) the human output? I? 1 child (P
i) (Po) Flows in proportion to the open current (Io). Therefore, when the current (Io) exceeds the rated value, the second
Transistor (Q2) is set to . Then,
When the current (io) exceeds the rated value, the second transistor (
q, ) becomes conductive and the base of the first transistor (Ql) becomes conductive.
The emitter voltage becomes Ov, and the first transistor (Ql
) enters the cut-off state, and the input/output terminal (Pi) (
The overcurrent (Io) flowing between the two terminals (Po) is cut off.
即ち、第２トランジスタ（（−ｈ ）は電流（Ｉｏ）に
基づいて直接、開閉され、又、第１、第３トランジスタ
（Ｑｌ）（Ｑａ ）及び第４、第５１−ランジスタ（Ｑ
４ ） （Ｑａ ）はそれぞれカレントミラー回路で
あるため各素子の温度特性はつり合っていてキャンセル
され、かつ、第２トランジスタ（Ｑ２）は電流制御であ
るため温度特性は小さく、回路全体で温度の影響を受け
ない。そこで、広い温度範囲に亘って保護電流が一定に
なり、例えばＩＡ保証のレギュレータではＩＡまで流れ
る半導体装置を設計すればよい。That is, the second transistor (-h) is directly opened and closed based on the current (Io), and the first and third transistors (Ql) (Qa) and the fourth and 51st transistors (Q
4) (Qa) is a current mirror circuit, so the temperature characteristics of each element are balanced and cancelled, and the second transistor (Q2) is current controlled, so the temperature characteristics are small, and the effect of temperature on the entire circuit is small. I don't receive it. Therefore, it is sufficient to design a semiconductor device in which the protection current is constant over a wide temperature range, and, for example, in a regulator guaranteed to have an IA, the current flows up to IA.
ｊｌＩＱ」Ｌ匹
本発明によれば、過電流保護回路を含む３端子レギ工レ
ータ用半導体装置において、過電流保護回路にカレント
ミラー回路を追加・接続したから、定格の保護電流が広
い温度範囲に亘って一定となり、半導体装置のベレット
サイズの縮小化を図ることができる。According to the present invention, in a semiconductor device for a three-terminal regulator that includes an overcurrent protection circuit, a current mirror circuit is added and connected to the overcurrent protection circuit, so that the rated protection current can be extended over a wide temperature range. It remains constant throughout, and the pellet size of the semiconductor device can be reduced.
第１図は本発明に係る３端子レギユレータの半導体装置
の実施例を示す過電流保護回路の回路図、第２図は従来
の３端子レギユレータの半導体装置の過電流保護回路の
回路図である。
（Ｐｉ ）・−・−・入力端子、（Ｐｏ）・−出力端子
、（Ｑｌ）−第１トランジスタ、
（Ｑ２）・−・第２トランジスタ、
（Ｑａ）−・−・第３トランジスタ、
（Ｑ４）・−・第４トランジスタ、
（Ｑｓ）−・第５トランジスタ、
（Ｃ？ｈ ）・・〜第２のカレントミラー回路。FIG. 1 is a circuit diagram of an overcurrent protection circuit showing an embodiment of a three-terminal regulator semiconductor device according to the present invention, and FIG. 2 is a circuit diagram of an overcurrent protection circuit of a conventional three-terminal regulator semiconductor device. (Pi) - Input terminal, (Po) - Output terminal, (Ql) - First transistor, (Q2) - Second transistor, (Qa) - Third transistor, (Q4 )...Fourth transistor, (Qs)--Fifth transistor, (C?h)...~Second current mirror circuit.
Claims (1)
タのベースに第２トランジスタのコレクタ及び第３トラ
ンジスタのベースを接続し、第２トランジスタのエミッ
タ及び、抵抗を介して第３トランジスタのエミッタを出
力端子に接続し、第２トランジスタのベースと第３トラ
ンジスタのコレクタとをカレントミラー回路を構成する
第４、第５トランジスタの各コレクタに接続したことを
特徴とする半導体装置。(1) Connect the collector of the second transistor and the base of the third transistor to the base of the first control transistor inserted between the input and output terminals, and connect the emitter of the second transistor and the emitter of the third transistor via the resistor. is connected to an output terminal, and the base of the second transistor and the collector of the third transistor are connected to the collectors of fourth and fifth transistors constituting a current mirror circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202519A JPS6359107A (en) | 1986-08-28 | 1986-08-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202519A JPS6359107A (en) | 1986-08-28 | 1986-08-28 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6359107A true JPS6359107A (en) | 1988-03-15 |
Family
ID=16458833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202519A Pending JPS6359107A (en) | 1986-08-28 | 1986-08-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6359107A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382336A (en) * | 1989-07-25 | 1991-04-08 | Internatl Rectifier Corp | Power distributing circuit provided with overcurrent detection |
| JPH0557921U (en) * | 1991-12-27 | 1993-07-30 | 東光株式会社 | Output circuit |
-
1986
- 1986-08-28 JP JP61202519A patent/JPS6359107A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0382336A (en) * | 1989-07-25 | 1991-04-08 | Internatl Rectifier Corp | Power distributing circuit provided with overcurrent detection |
| JPH0557921U (en) * | 1991-12-27 | 1993-07-30 | 東光株式会社 | Output circuit |
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