JPS635773B2 - - Google Patents
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- JPS635773B2 JPS635773B2 JP57219769A JP21976982A JPS635773B2 JP S635773 B2 JPS635773 B2 JP S635773B2 JP 57219769 A JP57219769 A JP 57219769A JP 21976982 A JP21976982 A JP 21976982A JP S635773 B2 JPS635773 B2 JP S635773B2
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Description
【発明の詳細な説明】 本発明はデータ変換処理装置に関する。[Detailed description of the invention] The present invention relates to a data conversion processing device.
パターン情報処理等においては、メモリ装置に
格納されているデータのデータ変換を伴つた情報
処理がよく行なわれるが、この様な場合にデータ
変換処理の比重が大きくなるとデータ処理装置で
のソフトウエアによるデータ変換処理時間の占め
る比率が大となり全体の処理時間が長くなる。こ
のため従来のデータ変換処理装置では、ハードウ
エアによる変換回路を別途設けて、該変換回路に
よりデータ変換を行ない、データ変換処理時間を
短縮するとともにデータ処理部での処理効率の向
上を図つている。 In pattern information processing, etc., information processing that involves data conversion of data stored in a memory device is often performed, but in such cases, when the weight of data conversion processing becomes large, it is difficult to use the software in the data processing device. The data conversion processing time occupies a large proportion and the entire processing time becomes longer. For this reason, in conventional data conversion processing devices, a conversion circuit using hardware is separately provided and data conversion is performed by the conversion circuit, thereby reducing data conversion processing time and improving processing efficiency in the data processing section. .
しかしながら、前述の従来装置においては更に
全体の処理時間を短縮するためには、メモリ装置
からの読出し時間および変換回路でのデータ変換
時間の短縮を図る必要があり、そのために高速な
メモリ素子および高速な論理素子が必要となり高
価な装置となるという欠点がある。 However, in order to further shorten the overall processing time in the conventional device described above, it is necessary to shorten the reading time from the memory device and the data conversion time in the conversion circuit. The drawback is that it requires a large number of logic elements, resulting in an expensive device.
本発明の目的は、上述の従来装置の欠点を除去
し従来装置と同等のメモリ素子および論理素子等
を使用しても従来装置に比し大幅に全体の処理時
間を短縮することができるデータ変換処理装置を
提供することにある。 It is an object of the present invention to provide a data conversion system that eliminates the drawbacks of the conventional device described above and can significantly shorten the overall processing time compared to the conventional device even if the same memory elements and logic elements as the conventional device are used. The purpose of this invention is to provide a processing device.
本発明の装置は、データ変換をして使用する第
1の種類のデータとデータ変換をしないで使用す
る第2の種類のデータとを格納する第1の記憶手
段と、データ処理装置から供給されるパラメータ
セツト信号に応答して該データ処理装置から供給
されるパラメータを格納する第2の記憶手段と、
前記第1の記憶手段から前記第1の種類のデータ
の供給をうけ第3の信号の供給に応答して前記第
2の記憶手段から供給されるパラメータにより第
3の種類のデータに変換するデータ変換手段と、
前記データ変換手段から第3の種類のデータの供
給をうけ第4の信号の供給に応答して指定された
アドレスに格納する第3の記憶手段と、前記パラ
メータセツト信号の供給に応答して二値信号のう
ちの第1の信号値に初期設定され前記第4の信号
の供給に応答して指定されたアドレスに二値信号
のうちの第2の信号値を情報として格納する第4
の記憶手段と、前記第1の記憶手段から第2の種
類のデータと前記データ変換手段から第3の種類
のデータと前記第3の記憶手段から該記憶手段に
格納されている第3の種類のデータとの供給をう
け第1の信号の供給をうけたときには前記第2の
種類のデータを選択し前記第4の信号の供給をう
けたときには前記データ変換手段から供給される
第3の種類のデータを選択し第2の信号の供給を
うけたときには前記第3の記憶手段から供給され
る第3の種類のデータを選択して前記データ処理
装置に供給するデータ選択供給手段と、前記デー
タ処理装置がアドレス信号を前記第1の記憶手段
に供給して第2の種類のデータを要求するときに
は該データ処理装置から読取り要求信号の供給を
うけて前記第1の信号を発生し該データ処理装置
がアドレス信号を前記第1、第3および第4の記
憶手段に供給して第3の種類のデータを要求する
ときには該データ処理装置から読取り変換要求信
号の供給をうけて前記第4の記憶手段の指定され
たアドレスの情報が前記二値信号の第2の信号値
のときには前記第2の信号を発生し前記情報が前
記二値信号の第1の信号値のときには前記第3の
信号と前記第4の信号とを発生する信号発生手段
とを含む。 The apparatus of the present invention includes a first storage means for storing a first type of data to be used after data conversion and a second type of data to be used without data conversion, and a first type of data supplied from a data processing apparatus. second storage means for storing parameters supplied from the data processing device in response to a parameter set signal;
Data that is converted into third type data by a parameter supplied from the second storage means in response to the supply of the first type of data from the first storage means and the supply of a third signal. a conversion means;
third storage means that receives a third type of data from the data conversion means and stores it at a designated address in response to the supply of a fourth signal; a fourth signal that is initially set to the first signal value of the value signals and stores the second signal value of the binary signals as information at a designated address in response to the supply of the fourth signal;
storage means, a second type of data from the first storage means, a third type of data from the data conversion means, and a third type of data stored in the storage means from the third storage means. When the first signal is supplied, the second type of data is selected, and when the fourth signal is supplied, the third type of data is selected from the data conversion means. data selection supply means for selecting third type of data supplied from said third storage means and supplying said data to said data processing device when said data is selected and a second signal is supplied; When the processing device supplies an address signal to the first storage means to request the second type of data, the processing device generates the first signal upon receiving a read request signal from the data processing device and processes the data. When the device supplies an address signal to the first, third and fourth storage means to request a third type of data, the fourth storage means receives a read conversion request signal from the data processing device. When the information at the designated address of the means is the second signal value of the binary signal, the second signal is generated, and when the information is the first signal value of the binary signal, the third signal is generated. and signal generating means for generating the fourth signal.
次に、本発明について図面を参照して詳細に説
明する。 Next, the present invention will be explained in detail with reference to the drawings.
従来装置では前述のように、変換されたデータ
を必要とするときは必ずそれに必要なデータXk
をメモリ装置から読み出して変換回路でデータ変
換を行なつて後、データ処理部に変換されたデー
タTkが供給されており、そのため一つの変換さ
れたデータTkがn回使用される場合には、メモ
リ装置からのXkの読出し時間をt1,Tkへのデー
タ変換時間をt2とすれば、変換されたデータTk
がデータ処理部に供給されるまでの総時間はn×
(t1+t2)となる。 As mentioned above, with conventional equipment, whenever converted data is required, the necessary data
is read from the memory device and converted by the conversion circuit, and then the converted data Tk is supplied to the data processing section. Therefore, if one converted data Tk is used n times, If the time to read Xk from the memory device is t 1 and the time to convert data to Tk is t 2 , the converted data Tk
The total time until it is supplied to the data processing unit is n×
(t 1 + t 2 ).
しかし、一度変換されたデータTkを格納する
バツフアメモリを別途用意しておけば二度目以降
にTkを使用する場合にはメモリ装置から再度デ
ータXkを読み出すことなく前記の新たに設けた
バツフアメモリに格納されているTkを供給すれ
ばよく、データ変換時間t2だけ短縮されかくして
Tkのn回の使用に対しての総供給時間はバツフ
アメモリからTkを読み出す時間をt3(これはほぼ
t1に等しい)とすればt1+t2+(n−1)t3≒nt1+
t2(t1≒t3)となり、従来装置に比し(n−1)t2
だけ短縮することができ、nが大である場合に極
めて効果が大となり、更に頻繁に使用される変換
データの数が多ければ効果はより顕著となる。 However, if a separate buffer memory is prepared to store the converted data Tk, when Tk is used for the second time or later, the data Xk can be stored in the newly provided buffer memory without having to read it from the memory device again. The data conversion time is reduced by t 2 and thus
The total supply time for n uses of Tk is the time required to read Tk from buffer memory t 3 (this is approximately
(equal to t 1 ), then t 1 + t 2 + (n-1) t 3 ≒ nt 1 +
t 2 (t 1 ≒ t 3 ), which is (n-1) t 2 compared to the conventional device.
The effect becomes extremely large when n is large, and the effect becomes even more significant as the number of frequently used transformation data increases.
第1図は本発明の一実施例を示すブロツク図で
ある。本発明の一実施例はデータを格納するメモ
リ装置1、メモリ装置1に格納されているデータ
Xkの供給をうけ変換指示信号S3の供給に応答し
て与えられたパラメータPを介して一定のデータ
変換(Tk=F(Xk,P):Pはパラメータ)を行
ない変換されたデータTkを供給する変換回路2、
変換されたデータTkを変換データ書込み信号S4
の供給に応答して格納する変換バツフア(TRB)
3、変換バツフア3に格納されている各データ
Tkに対応してその有効、無効を記憶するバリツ
ドビツトVkを前記変換データ書込み信号S4の供
給に応答して格納しパラメータセツト信号PSの
供給に応答して全Vkを“0”にセツトするデイ
レクトリ4(Vkが“1”のときはTkは有効、
Vkが“0”のときにTkは無効とする)、メモリ
装置1と変換回路2と変換バツフア3とからデー
タの供給をうけ後述するタイミング発生部90か
らの信号S1の供給に応答してメモリ装置1からの
データを選択し、信号S2の供給に応答して変換バ
ツフア3からのデータを選択し、信号S4の供給に
応答して変換回路2からのデータを選択する切換
回路5、データ変換に必要なパラメータPをパラ
メータセツト信号PSの供給に応答して格納する
パラメータレジスタ6、データ処理を行なうデー
タ処理装置7、変換を必要とするデータXkを一
時格納する変換用レジスタ(TRR)8、供給さ
れたデータをデータセツト信号S0の供給に応答し
て一時格納する読出しレジスタ9、上記各部の動
作に必要な各種タイミングパルス(S0,S1,S2,
S4その他)を発生するタイミング発生部90とか
ら構成される。 FIG. 1 is a block diagram showing one embodiment of the present invention. One embodiment of the present invention includes a memory device 1 for storing data, and data stored in the memory device 1.
In response to the supply of conversion instruction signal S3 in response to the supply of Xk, a certain data conversion (Tk = F (Xk, P): P is a parameter) is performed via the given parameter P, and the converted data Tk is A conversion circuit 2 that supplies
Converted data Tk converted data write signal S 4
The conversion buffer (TRB) that stores in response to the supply of
3. Each data stored in conversion buffer 3
A directory that stores valid bits Vk that store the validity or invalidity of Tk in response to the supply of the conversion data write signal S4 , and sets all Vk to "0" in response to the supply of the parameter set signal PS. 4 (Tk is valid when Vk is “1”,
(Tk is invalid when Vk is "0"), in response to the supply of signal S1 from the timing generator 90, which will be described later, in response to data being supplied from the memory device 1, conversion circuit 2, and conversion buffer 3 . a switching circuit 5 for selecting data from the memory device 1, selecting data from the conversion buffer 3 in response to the application of the signal S2 , and selecting data from the conversion circuit 2 in response to the application of the signal S4 ; , a parameter register 6 that stores parameters P necessary for data conversion in response to the supply of a parameter set signal PS, a data processing device 7 that performs data processing, and a conversion register (TRR) that temporarily stores data Xk that requires conversion. ) 8, a read register 9 that temporarily stores the supplied data in response to the supply of the data set signal S 0 , various timing pulses (S 0 , S 1 , S 2 ,
The timing generating section 90 generates timing signals ( S4, etc.).
メモリ装置1、変換バツフア3およびデイレク
トリ4に対するデータの書込み読出しのためのア
ドレス信号は、エントリ番号Mk(K=0〜n−
1の自然数)およびワード番号Wl(l=0,1)
から構成されている。第2図はメモリ装置1のデ
ータの格納状態を示す配置図であり、アドレス
(Mk,W0)にXkすなわち変換を要するデータが
格納され、アドレス(Mk,W1)にAkすなわち
変換を要しないデータが格納される。第3図は第
1図のメモリアクセスのアドレス信号経路図であ
り、メモリ装置1ではアドレス信号としてエント
リ番号Mkとワード番号Wlとが使用され、デイレ
クトリ4と変換バツフア3とではアドレス信号と
してエントリ番号Mkのみが使用され、いづれも
データ処理装置7からアドレス線50を介して供
給されデータの書込みまたは読出しのアドレスを
指定する。 Address signals for writing and reading data to and from the memory device 1, conversion buffer 3, and directory 4 are assigned entry numbers Mk (K=0 to n-
1 natural number) and word number Wl (l = 0, 1)
It consists of FIG. 2 is a layout diagram showing the data storage state of the memory device 1, where Xk, that is, data that requires conversion, is stored at address (Mk, W 0 ), and Ak, that is, data that requires conversion, is stored at address (Mk, W 1 ). Data that does not exist is stored. FIG. 3 is an address signal path diagram for memory access in FIG. Only Mk is used, and both are supplied from the data processing device 7 via the address line 50 to designate the address for writing or reading data.
次に実施例の動作について第1図を参照して説
明する。 Next, the operation of the embodiment will be explained with reference to FIG.
初期状態においてはデータ処理に必要なデータ
X0〜Xo-1およびA0〜Ao-1がメモリ装置1に前記
の第2図に示す配置のように格納されている。次
いでパラメータPがデータ処理装置7からパラメ
ータレジスタ6に供給されパラメータセツト信号
PSの供給に応答してパラメータレジスタ6にパ
ラメータPがセツトされる。またデイレクトリ4
へのパラメータセツト信号PSの供給に応答して
デイレクトリ4に格納されているV0〜Xo-1の各
ビツトは全部クリアされ“0”にセツトされる。 In the initial state, the data necessary for data processing
X 0 to X o-1 and A 0 to A o-1 are stored in the memory device 1 in the arrangement shown in FIG. 2 above. Next, the parameter P is supplied from the data processing device 7 to the parameter register 6, and a parameter set signal is generated.
Parameter P is set in parameter register 6 in response to the supply of PS. Also directory 4
In response to the supply of the parameter set signal PS to the directory 4, all bits of V0 to Xo -1 stored in the directory 4 are cleared and set to "0".
この状態でメモリ装置1から処理に必要なデー
タが読みだされ或るデータは変換されてデータ処
理装置7に供給され処理が進行する。データ処理
装置7に供給されるデータが変換を要しないデー
タAkであるか変換されたデータTkであるか、さ
らに後者の場合にTkが変換バツフア3から供給
される場合とXkからTkに変換されて変換回路2
から供給される場合の合計3つの場合があるの
で、それぞれにわけて説明する。 In this state, data necessary for processing is read from the memory device 1, and some data is converted and supplied to the data processing device 7, where the processing proceeds. Whether the data supplied to the data processing device 7 is data Ak that does not require conversion or converted data Tk, and in the latter case, whether Tk is supplied from the conversion buffer 3 or whether Xk is converted to Tk. conversion circuit 2
Since there are three cases in total, each case will be explained separately.
a Akが供給される場合
データ処理装置7からアドレス信号(Mk,
W1)がメモリ装置1に供給されアドレス(Mk,
W1)に格納されているAkが読み出されて切換回
路5に供給される。タイミング発生部90からの
信号S1の供給に応答して切換回路5はAkを選択
して読出しレジスタ9に供給し、読出しレジスタ
9はタイミング発生部90からのデータセツト信
号S0の供給に応答してAkをセツトする。a When Ak is supplied Address signals (Mk,
W 1 ) is supplied to the memory device 1 and the address (Mk,
Ak stored in W 1 ) is read out and supplied to the switching circuit 5. In response to the supply of the signal S 1 from the timing generator 90, the switching circuit 5 selects Ak and supplies it to the read register 9, and the read register 9 responds to the supply of the data set signal S 0 from the timing generator 90. and set Ak.
b XkからTkに変換されて供給される場合
データ処理装置7からアドレス信号(Mk,
W0)がメモリ装置1に供給されアドレス(Mk,
W0)に格納されているXkが読出されて変換回路
2に供給される。またデイレクトリ4にはデータ
処理装置7からアドレス信号(Mk)が供給され
アドレス(Mk)に格納されているデータVkが
読出されタイミング発生部90に供給される。
Vk=“0”(デイレクトリ4はパラメータセツト
信号PSで全Vkが“0”にリセツトされている)
であるので、タイミング発生部90から変換指示
信号S3が変換回路2に供給される。信号S3の供給
に応答して変換用レジスタ8はXkを格納し変換
回路2は変換動作を開始してXkをパラメータP
を介して変換したデータTkを作成し、これを切
換回路5と変換バツフア3とに供給する。次いで
タイミング発生部90から変換データ書込み信号
S4が変換バツフア3とデイレクトリ4と切換回路
5とに供給される。切換回路5は信号S4の供給に
応答して変換回路2からデータ線20を介して供
給されているTkを選択して読出しレジスタ9に
供給する。読出しレジスタ9はタイミング発生部
90から供給されるデータセツト信号S0の供給に
応答してTkを格納する。変換バツフア3は信号
S4の供給に応答してアドレス線50を介して供給
されているアドレス信号(Mk)の指定するアド
レスMkに変換回路2から供給されているTkを
格納し、デイレクトリ4は信号S4の供給に応答し
て供給されているアドレス信号(Mk)の指定す
るアドレスにあるVkを“1”に書きかえ、以後
のデイレクトリ4に対するTkの有効無効の問合
せに対し有効であることを表示する用意をする。b When converted from Xk to Tk and supplied Address signal (Mk,
W 0 ) is supplied to the memory device 1 and the address (Mk,
Xk stored in W 0 ) is read out and supplied to the conversion circuit 2. Further, an address signal (Mk) is supplied from the data processing device 7 to the directory 4, and data Vk stored at the address (Mk) is read out and supplied to the timing generation section 90.
Vk = “0” (In directory 4, all Vk are reset to “0” by parameter set signal PS)
Therefore, the conversion instruction signal S 3 is supplied from the timing generation section 90 to the conversion circuit 2. In response to the supply of the signal S3 , the conversion register 8 stores Xk, the conversion circuit 2 starts the conversion operation, and converts Xk into the parameter P.
The converted data Tk is created through the converter 5 and is supplied to the switching circuit 5 and the conversion buffer 3. Next, a conversion data write signal is generated from the timing generator 90.
S4 is supplied to the conversion buffer 3, directory 4 and switching circuit 5. The switching circuit 5 selects Tk supplied from the conversion circuit 2 via the data line 20 in response to the supply of the signal S 4 and supplies it to the read register 9. The read register 9 stores Tk in response to the data set signal S0 supplied from the timing generator 90. Conversion buffer 3 is a signal
In response to the supply of the signal S4 , the directory 4 stores the Tk supplied from the conversion circuit 2 at the address Mk specified by the address signal (Mk) supplied via the address line 50, and the directory 4 supplies the signal S4 . In response to this, Vk at the address specified by the address signal (Mk) supplied is rewritten to "1", and preparations are made to indicate that it is valid in response to subsequent inquiries regarding the validity of Tk for directory 4. do.
c 変換バツフア3からTkが供給される場合
この場合はすでに一度Xkが読出されてTkに変
換されて使用され、Tkが変換バツフア3に格納
されている場合でありVk=“1”である。データ
処理装置7からアドレス信号(Mk)がデイレク
トリ4および変換バツフア3に供給される。デイ
レクトリ4はアドレス信号(Mk)の指定するア
ドレスMkにあるデータVkを読出しタイミング
発生部90にこれを供給する。変換バツフア3は
アドレス信号(Mk)の供給に応答してアドレス
Mkに格納しているTkを読み出し切換回路5に
これを供給する。タイミング発生部90はVk=
“1”であるので信号S2を切換回路5に供給し切
換回路5はこの信号S2の供給に応答して変換バツ
フア3から供給されるTkを選択して読出しレジ
スタ9にこれを供給し、タイミング発生部90か
ら供給されるデータセツト信号S0に応答して読出
しレジスタ9はTkを格納する。c. When Tk is supplied from the conversion buffer 3 In this case, Xk has already been read once, converted to Tk and used, and Tk is stored in the conversion buffer 3, and Vk="1". An address signal (Mk) is supplied from the data processing device 7 to the directory 4 and conversion buffer 3. The directory 4 reads data Vk at the address Mk specified by the address signal (Mk) and supplies it to the read timing generator 90. Conversion buffer 3 converts the address in response to the supply of the address signal (Mk).
Tk stored in Mk is read and supplied to the read switching circuit 5. The timing generator 90 has Vk=
Since it is "1", the signal S2 is supplied to the switching circuit 5, and in response to the supply of the signal S2 , the switching circuit 5 selects Tk supplied from the conversion buffer 3 and supplies it to the read register 9. , the read register 9 stores Tk in response to the data set signal S0 supplied from the timing generator 90.
上記の動作を制御するS0〜S4なる信号はタイミ
ング発生部90により発生される。第4図はタイ
ミング発生部90の回路図であり第5図はその動
作を第1図の動作と関連して示したタイムチヤー
トである。 Signals S 0 to S 4 that control the above operations are generated by the timing generator 90. FIG. 4 is a circuit diagram of the timing generator 90, and FIG. 5 is a time chart showing its operation in relation to the operation of FIG. 1.
カウンタ101は時間発生回路であり起動して
から接続線201に論理“1”が現われるまでの
時間t3は変換バツフア3からデータTkを読み出
すに十分な時間、接続線202に論理“1”が現
われるまでの時間t1はメモリ装置1からデータ
Akを読み出すに十分な時間および接続線203
に論理“1”が現われるまでの時間t4はメモリ装
置1からデータXkを読み出し変換回路2で変換
が行なわれてTkを切換回路5に供給するまでに
十分な時間(これは前述のt1+t2に相当する)に
なるように設定されている。カウンタ101はア
ンドゲート120から論理“0”の供給をうけて
リセツトされる。フリツプフロツプ102,10
3、および104はS端子に論理“1”の供給を
うけてセツトされ、R端子に論理“0”の供給を
うけてリセツトされる。初期状態はすべてのフリ
ツプフロツプはリセツト状態にありカウンタ10
1もリセツトされている。 The counter 101 is a time generating circuit, and the time t3 from when it is activated until a logic "1" appears on the connection line 201 is sufficient time to read the data Tk from the conversion buffer 3, and a logic "1" appears on the connection line 202. The time t 1 until the data appears from memory device 1
Sufficient time to read Ak and connection line 203
The time t4 until logic "1" appears in the memory device 1 is sufficient time to read the data Xk from the memory device 1, convert it in the conversion circuit 2, and supply Tk to the switching circuit 5 (this is the time t4 described above). +t 2 ). Counter 101 is reset by receiving a logic "0" from AND gate 120. Flip flop 102, 10
3 and 104 are set when a logic "1" is supplied to the S terminal, and reset when a logic "0" is supplied to the R terminal. In the initial state, all flip-flops are in the reset state and the counter 10 is
1 has also been reset.
便宜上()Akが供給される場合、()変換
バツフア3からTkが供給される場合ついで()
XkからTkに変換されてデータ処理装置7に供給
される場合の順に説明する。第5図のタイムチヤ
ートの(),(),()はこれにのつとつてい
る。 For convenience, if () Ak is supplied, () if Tk is supplied from conversion buffer 3, then ()
The following will explain the case in which Xk is converted to Tk and supplied to the data processing device 7. (), (), () in the time chart in Figure 5 are based on this.
() Akが供給される場合
データ処理装置7からAkを読出すための読出
し要求信号RDRQ(論理“1”のパルス)がタイ
ミング発生回路90に供給されてカウンタ101
を起動しフリツプフロツプ102をセツトする。
接続線Tは論理“1”となり、Akを読み出すに
十分な時間t1の経過後接続線202に論理“1”
のパルスが与えられる。これによりナンドゲート
114およびインバータ111とを介して論理
“1”の信号S1とナンドゲート114およびナン
ドゲート116とを介して論理“1”のデータセ
ツト信号S0とが外部に供給され読出しレジスタ
(DR)9にデータAkが格納される。またナンド
ゲート114およびアンドゲート120を介して
カウンタ101に論理“0”が供給されカウンタ
101をリセツトする。さらにナンドゲート11
4およびアンドゲート118を介して論理“0”
がフリツプフロツプ102のR端子に供給されフ
リツプフロツプ102をリセツトする。() When Ak is supplied The read request signal RDRQ (logic “1” pulse) for reading Ak from the data processing device 7 is supplied to the timing generation circuit 90 and the counter 101
and set the flip-flop 102.
The connection line T becomes logic "1", and after a time t1 sufficient to read Ak, the connection line 202 becomes logic "1".
pulse is given. As a result, a logic "1" signal S1 via the NAND gate 114 and the inverter 111 and a logic "1" data set signal S0 via the NAND gate 114 and the NAND gate 116 are supplied to the outside, and the read register (DR) is supplied. Data Ak is stored in 9. In addition, a logic "0" is supplied to the counter 101 via the NAND gate 114 and the AND gate 120 to reset the counter 101. Furthermore, Nand Gate 11
4 and logic “0” through AND gate 118
is applied to the R terminal of flip-flop 102 to reset flip-flop 102.
() 変換バツフアからTkが供給される場合
データ処理装置7から要変換データXkを読出
すための読出しおよび変換要求信号RTRQ(論理
“1”のパルス)がタイミング発生回路90に供
給されてカウンタ101を起動しかつフリツプフ
ロツプ102および103をセツトする。接続線
TおよびC1は論理“1”となり変換バツフア3
からTkを読出すに十分な時間t3の経過後接続線
201に論理“1”のパルスが与えられる。なお
この間にデイレクトリ4から読みだされたVkが
このタイミング発生部90に与えられている。
Vkは論理“1”となつている。接続後201へ
の論理“1”のパルスの供給に応答してナンドゲ
ート115およびインバータ110とを介して論
理“1”のS2信号と、ナンドゲート115および
ナンドゲート116とを介して論理“1”のS0信
号とが外部に供給され読出しレジスタ(DR)9
に変換バツフア3に格納されているデータTkが
格納される。またナンドゲート115およびアン
ドゲート120とを介して論理“0”がカウンタ
101に供給されカウンタ101をリセツトす
る。さらにナンドゲート115およびアンドゲー
ト118を介してフリツプフロツプ102のR端
子に論理“0”が供給され、インバータ108を
介してフリツプフロツプ103のR端子に論理
“0”が供給され両方のフリツプフロツプ102
および103をリセツトする。() When Tk is supplied from the conversion buffer The read and conversion request signal RTRQ (pulse of logic “1”) for reading the conversion data Xk from the data processing device 7 is supplied to the timing generation circuit 90 and the counter 101 and sets flip-flops 102 and 103. Connecting lines T and C1 become logic “1” and conversion buffer 3
After a time t 3 sufficient to read Tk from , a logic "1" pulse is applied to connection line 201. Note that during this time, Vk read from the directory 4 is given to the timing generator 90.
Vk is logic "1". After connection 201, a logic "1" S2 signal is applied via NAND gate 115 and inverter 110, and a logic "1" S2 signal is output via NAND gate 115 and NAND gate 116 in response to the supply of a logic "1" pulse to 201. S 0 signal is supplied externally and read register (DR) 9
The data Tk stored in the conversion buffer 3 is stored in . A logic "0" is also supplied to counter 101 via NAND gate 115 and AND gate 120 to reset counter 101. Further, a logic "0" is supplied to the R terminal of the flip-flop 102 via the NAND gate 115 and an AND gate 118, and a logic "0" is supplied to the R terminal of the flip-flop 103 via the inverter 108.
and reset 103.
() XkからTkに変換されて供給される場合
データ処理装置7から要変換データXkを読出
すための読出しおよび変換要求信号RTRQ(論理
“1”のパルス)がタイミング発生回路90に供
給されてカウンタ101を起動しかつフリツプフ
ロツプ102および103をセツトする。接続後
TおよびC1は論理“1”となり変換バツフア3
からTkを読出すに十分な時間t3の経過後接続線
201に論理“1”のパルスが与えられる。なお
この間にデイレクトリ4から読みだされたVkが
このタイミング発生部90に与えられている。今
度はVkは論理“0”となつている。したがつて
接続線201に与えられた論理“1”のパルスに
応答してアンドゲート117を介してフリツプフ
ロツプ104がセツトされ、インバータ108を
介してフリツプフロツプ103のR端子に論理
“0”が供給されフリツプフロツプ103のみが
リセツトされる。接続線C1には論理“0”が与
えられ接続線C2には論理“1”が与えられる。
接続線Tには依然として論理“1”が与えられて
いる。これは要求するデータTkが変換バツフア
3にはなくなお引続きメモリ装置1からXkを読
み出していることを意味する。次いでXkを読み
だすに十分な時間t1の経過後接続線202に論理
“1”のパルスが与えられる。このパルスの供給
に応答してアンドゲート119を介して論理
“1”の変換指示信号S3が外部(変換回路2)に
供給され変換用レジスタ(TRR)8にXkを格納
し変換動作が開始される。またナンドゲート11
4およびアンドゲート118とを介してフリツプ
フロツプ102のR端子に論理“0”が供給され
フリツプフロツプ102がリセツトされる。次い
でXkがTkに変換され切換回路5に供給されるに
十分な時間(t1+t2)の経過後接続線203に論
理“1”のパルスが与えられる。このパルスの供
給に応答してアンドゲート121を介して論理
“1”の変換データ書込み信号S4とアンドゲート
121、インバータ112およびナンドゲート1
16を介して論理“1”のデータセツト信号S0が
外部に供給され読出しレジスタ(DR)9にTkが
セツトされ変換バツフア(TRB)3のアドレス
MkにTkが書込まれ、また、デイレクトリ4の
アドレスMkにあるVkを論理“0”から論理
“1”に書きかえる。さらにアンドゲート121、
インバータ112およびアンドゲート120を介
してカウンタ101に論理“0”が供給されカウ
ンタ101をリセツトし、アンドゲート121、
インバータ112を介してフリツプフロツプ10
4のR端子に論理“0”が供給されフリツプフロ
ツプ104をリセツトする。() When Xk is converted and supplied to Tk The read and conversion request signal RTRQ (pulse of logic “1”) for reading the conversion data Xk from the data processing device 7 is supplied to the timing generation circuit 90. Start counter 101 and set flip-flops 102 and 103. After connection, T and C1 become logic “1” and conversion buffer 3
After a time t 3 sufficient to read Tk from , a logic "1" pulse is applied to connection line 201. Note that during this time, Vk read from the directory 4 is given to the timing generator 90. This time, Vk is at logic "0". Therefore, in response to a logic "1" pulse applied to connection line 201, flip-flop 104 is set via AND gate 117, and logic "0" is supplied to the R terminal of flip-flop 103 via inverter 108. Only flip-flop 103 is reset. A logic "0" is applied to the connection line C1 , and a logic "1" is applied to the connection line C2 .
Logic "1" is still applied to the connection line T. This means that the requested data Tk is no longer in the conversion buffer 3, and Xk is still being read from the memory device 1. Then, after a time t 1 sufficient to read out Xk, a logic "1" pulse is applied to connection line 202. In response to the supply of this pulse, a logic "1" conversion instruction signal S3 is supplied to the outside (conversion circuit 2) via the AND gate 119, Xk is stored in the conversion register (TRR) 8, and the conversion operation is started. be done. Also Nand Gate 11
A logic ``0'' is applied to the R terminal of flip-flop 102 through 4 and AND gate 118 to reset flip-flop 102. Then, after a time (t 1 +t 2 ) sufficient for Xk to be converted to Tk and supplied to the switching circuit 5, a logic "1" pulse is applied to the connection line 203. In response to the supply of this pulse, a conversion data write signal S4 of logic "1" is outputted via the AND gate 121, the AND gate 121, the inverter 112 and the NAND gate 1.
A data set signal S0 of logic "1" is supplied to the outside via the input terminal 16, Tk is set in the read register (DR) 9, and the address of the conversion buffer (TRB) 3 is set.
Tk is written to Mk, and Vk at address Mk in directory 4 is rewritten from logic "0" to logic "1". Furthermore, and gate 121,
Logic "0" is supplied to the counter 101 via the inverter 112 and the AND gate 120 to reset the counter 101, and the AND gate 121 and
Flip-flop 10 via inverter 112
A logic "0" is applied to the R terminal of the flip-flop 104 to reset the flip-flop 104.
本実施例では要変換データXkの使用に際して
は最初の使用時のみXkをTkに変換して使用し、
変換されたデータTkは変換バツフア3に格納し
ておき第2回目以降の使用に際しては再度Xkを
読みだしてTkに変換して使用するのでなく変換
バツフア3に格納されているTkを使用すること
となり、第2回目以降のTkの使用に際しては従
来装置に比し特に高速の回路素子を使用すること
なく使用の度毎に前記変換に要する時間t2を短縮
することができ大幅に全体の処理時間を短縮する
ことができる。 In this embodiment, when using the conversion-required data Xk, Xk is converted to Tk only at the first use.
Store the converted data Tk in the conversion buffer 3, and when using it for the second time or later, use the Tk stored in the conversion buffer 3 instead of reading out Xk again and converting it to Tk. Therefore, when using Tk from the second time onwards, the time t2 required for the conversion each time can be shortened compared to conventional equipment without using particularly high-speed circuit elements, and the overall processing can be significantly reduced. It can save time.
以上のように本発明には変換されたデータを格
納する変換バツフアを使用することにより従来装
置と同等のメモリ素子および論理素子等を使用し
ても従来装置に比し大幅に処理時間を短縮するこ
とができるという効果がある。 As described above, by using a conversion buffer for storing converted data, the present invention can significantly reduce processing time compared to conventional devices even if the same memory elements and logic elements as conventional devices are used. It has the effect of being able to
第1図は本発明の一実施例を示すブロツク図、
第2図は第1図のメモリ装置のデータの格納状態
を示す配置図、第3図は第1図のメモリアクセス
のアドレス信号経路図、第4図は第1図のタイミ
ング発生部の回路図および第5図は第1図の動作
を示すタイミングチヤートである。
図において、、1……メモリ装置、2……変換
回路、3……変換バツフア(TRB)、4……デイ
レクトリ、5……切換回路、6……パラメータレ
ジスタ、7……データ処理装置、8……変換用レ
ジスタ(TRR)、9……読出しレジスタ(DR)、
10,20,30,40,60,70……データ
線、50……アドレス線、90……タイミング発
生部、101……カウンタ、102〜104……
フリツプフロツプ、106〜112……インバー
タ、113〜116……ナンドゲート、117〜
121……アンドゲート、M0〜Mo-1……エント
リ番号、W0,W1……ワード番号、X0〜Xo-1,
A0〜Ao-1,T0〜To-1……データ、V0〜Vo-1……
バリツドビツト、RDRQ……読出し要求信号、
RTRQ……読出し変換要求信号、PS……パラメ
ータ設定信号、T,C1,C2,C3……接続線、S1,
S2……切換信号、S3……変換指示信号、S4……変
換データ書込み信号、S0……データセツト信号。
FIG. 1 is a block diagram showing one embodiment of the present invention;
Figure 2 is a layout diagram showing the data storage state of the memory device in Figure 1, Figure 3 is an address signal path diagram for memory access in Figure 1, and Figure 4 is a circuit diagram of the timing generator in Figure 1. 5 is a timing chart showing the operation of FIG. 1. In the figure, 1... Memory device, 2... Conversion circuit, 3... Conversion buffer (TRB), 4... Directory, 5... Switching circuit, 6... Parameter register, 7... Data processing device, 8 ...Conversion register (TRR), 9...Read register (DR),
10, 20, 30, 40, 60, 70...data line, 50...address line, 90...timing generator, 101...counter, 102-104...
Flip-flop, 106-112...Inverter, 113-116...Nand gate, 117-
121...And gate, M0 to M o-1 ... Entry number, W0 , W1 ... Word number, X0 to X o-1 ,
A 0 ~A o-1 , T 0 ~ T o-1 ...data, V 0 ~ V o-1 ...
Valid bit, RDRQ...read request signal,
RTRQ...Read conversion request signal, PS...Parameter setting signal, T, C1 , C2 , C3 ...Connection line, S1 ,
S2 ...Switching signal, S3 ...Conversion instruction signal, S4 ...Conversion data write signal, S0 ...Data set signal.
Claims (1)
タとデータ変換をしないで使用する第2の種類の
データとを格納する第1の記憶手段と、 データ処理装置から供給されるパラメータセツ
ト信号に応答して該データ処理装置から供給され
るパラメータを格納する第2の記憶手段と、 前記第1の記憶手段から前記第1の種類のデー
タの供給をうけ第3の信号の供給に応答して前記
第2の記憶手段から供給されるパラメータにより
第3の種類のデータに変換するデータ変換手段
と、 前記データ変換手段から第3の種類のデータの
供給をうけ第4の信号の供給に応答して指定され
たアドレスに格納する第3の記憶手段と、 前記パラメータセツト信号の供給に応答して二
値信号のうちの第1の信号値に初期設定され前記
第4の信号の供給に応答して指定されたアドレス
に二値信号のうちの第2の信号値を情報として格
納する第4の記憶手段と、 前記第1の記憶手段から第2の種類のデータと
前記データ変換手段から第3の種類のデータと前
記第3の記憶手段から該記憶手段に格納されてい
る第3の種類のデータとの供給をうけ第1の信号
の供給をうけたときには前記第2の種類のデータ
を選択し前記第4の信号の供給をうけたときには
前記データ変換手段から供給される第3の種類の
データを選択し第2の信号の供給をうけたときに
は前記第3の記憶手段から供給される第3の種類
のデータを選択して処理装置に供給するデータ選
択供給手段と、 前記データ処理装置がアドレス信号を前記第1
の記憶手段に供給して第2の種類のデータを要求
するときには該データ処理装置から読取り要求信
号の供給をうけて前記第1の信号を発生し該デー
タ処理装置がアドレス信号を前記第1、第3およ
び第4の記憶手段に供給して第3の種類のデータ
を要求するときには該データ処理装置から読取り
変換要求信号の供給をうけて前記第4の記憶手段
の指定されたアドレスの情報が前記二値信号の第
2の信号値のときには前記第2の信号を発生し前
記情報が前記二値信号の第1の信号値のときには
前記第3の信号と前記第4の信号とを発生する信
号発生手段とを含むことを特徴とするデータ変換
処理装置。[Claims] 1. A first storage means for storing a first type of data to be used after data conversion and a second type of data to be used without data conversion; a second storage means for storing parameters supplied from the data processing device in response to a parameter set signal sent from the first storage means; data conversion means for converting the data into a third type of data using parameters supplied from the second storage means in response to the supply of data; a third storage means for storing at a designated address in response to the supply of the parameter set signal; fourth storage means for storing a second signal value of the binary signal as information at a designated address in response to the supply of the signal; and a fourth storage means for storing the second type of data from the first storage means and the When receiving the third type of data from the data conversion means and the third type of data stored in the storage means from the third storage means and receiving the first signal, the second When the type of data is selected and the fourth signal is supplied, the third type of data supplied from the data converting means is selected and when the second signal is supplied, the third storage data selection and supply means for selecting a third type of data supplied from the means and supplying it to a processing device;
When requesting the second type of data by supplying it to the storage means of the data processor, the data processor generates the first signal in response to the read request signal supplied from the data processor, and the data processor transmits the address signal to the first, When requesting the third type of data by supplying it to the third and fourth storage means, the information at the specified address of the fourth storage means is Generating the second signal when the information is a second signal value of the binary signal, and generating the third signal and the fourth signal when the information is a first signal value of the binary signal. A data conversion processing device comprising: signal generation means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57219769A JPS59109968A (en) | 1982-12-15 | 1982-12-15 | Data converting and processing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57219769A JPS59109968A (en) | 1982-12-15 | 1982-12-15 | Data converting and processing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59109968A JPS59109968A (en) | 1984-06-25 |
JPS635773B2 true JPS635773B2 (en) | 1988-02-05 |
Family
ID=16740711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57219769A Granted JPS59109968A (en) | 1982-12-15 | 1982-12-15 | Data converting and processing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59109968A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6198405A (en) * | 1984-10-19 | 1986-05-16 | Tokico Ltd | Robot data memory device |
-
1982
- 1982-12-15 JP JP57219769A patent/JPS59109968A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS59109968A (en) | 1984-06-25 |
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