JPS635711B2

JPS635711B2 -

Info

Publication number: JPS635711B2
Application number: JP57037445A
Authority: JP
Inventors: Yasuhiko Okuyama; Takeshi Takitani
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1982-03-09
Filing date: 1982-03-09
Publication date: 1988-02-04
Also published as: JPS58154686A

Description

【発明の詳細な説明】

本発明は電子時計用集積回路に関し、特にアラ
ーム機能を有するものに於いて、アラーム入力端
子及びアラーム出力端子を用いて、内部回路のテ
ストが行なえ得る電子時計用集積回路に関する。一般にステツプモータを用いた電子時計に於い
て、アラーム機能を有するものは、機械的にアラ
ームの一致検出を行ない、アラーム一致信号をア
ラーム入力端子に印加して、アラーム動作を行な
つている。この様なアナログ表示の電子時計に用いられる
集積回路は、水晶振動子を接続する端子、ステツ
ププモータを駆動する端子、アラーム一致信号が
印加される端子、アラーム音を発生させるための
アラーム信号が出力される端子、そして電源端子
等を有しており、端子数が少なくて構成できる利
点がある。しかし、従来の集積回路では、発振周
波数の調整や内部回路のテストを行なうためのテ
スト用端子が設けられてあり、またスヌーズ機能
を付加する場合にはスヌーズ端子を設けなければ
ならないので、端子数が少なくて構成できるとい
う利点が損われるものであり、更に機能が増加す
ることに依りテスト時間も長くなる欠点を有して
いた。本発明は上述した点に鑑みて為されたものであ
り、テスト端子を既成の端子と共用し、テストモ
ードを指定する回路を設けることに依り、テスト
端子を設けることなくテストが行えると共に、テ
スト時間も短くできる電子時計用集積回路を提供
するものである。以下図面を参照して本発明を詳
述する。第１図は本発明の実施例を示す論理回路図であ
り、ステツプモータを用いたアラーム及びスヌー
ズ機能付のアナログ電子時計用集積回路である。
１は発振回路、２，３，４，５は第１、第２、第
３及び第４の分周回路、６は三値検出回路、７は
アラーム及びスヌーズのセツトパルス発生回路、
８はアラーム記憶用のフリツプフロツプ、９はス
ヌーズ記憶用のフリツプフロツプ、は第１
の端子であるアラーム入力端子、ALOはアラー
ムを鳴らすアラーム信号を出力するアラーム出力
端子、１０はテストモード選択回路、１１はテス
トパルス発生回路である。発振回路１は、インバータ１２及び帰還抵抗
R₁より成り、外部端子XI及びXOに接続された水
晶振動子１３により、４、194、304Hzの基準信号
を発生し、その出力が第１の分周回路２の入力に
印加されている。第１、第２及び第３の分周回路
２，３，４はＴ−FFが全部で23段継続接続され
たものであり、第１の分周回路２と第２の分周回
路３との間、即ち第１段目と12段目の間には、イ
ンバータ１４及びNANDゲート１５が設けられ、
また第２の分周回路３と第３の分周回路４との
間、即ち、16段目と17段目との間にもNANDゲ
ート１６及びインバータ１７が介在している。第
１の分周回路２の最終出力Q₁₁は2048Hz、第２の
分周回路３の出力Q₁₆は64Hz、第３の分周回路４
の出力Q₂₃は1/2Hzとなつている。第３の分周回
路４の分周出力Q₁₈，Q₂₀，Q₂₁，Q₂₂はNANDゲ
ート１８に印加され、NANDゲート１８は、印
加された分周出力により、１秒間に１回の短いパ
ルスを作り秒信号をNORゲート１９，２０及
びNANDゲート２１に印加している。NORゲー
ト１９には分周出力Q₂₃が印加され、一方NORゲ
ート２０にはインバータ２２で反転された分周出
力₂₃印加されており、1/2Hzの分周出力Q₂₃に依
つて、１秒毎にNORゲート１９，２０が交互に
導通するため、出力端子OUT₁とOUT₂には、
各々インバータ２３，２４及びインバータ２５，
２６を介して、秒信号SOが交互に出力される。
この出力端子OUT₁及びOUT₂にはステツプモー
タが接続され、秒信号SOに依り駆動される。尚
インバータ２４，２６はステツプモータのドライ
バとなつている。 NANDゲート２１及びインバータ２７を介し
て、秒信号が印加された第４の分周回路５は
Ｔ−FFが９段継続接続されて成り、アラーム時
間及びスヌーズ時間を計時するものである。三値検出回路６はインバータ２８，２９，３
０，３１及びANDゲート３２，３３から構成さ
れ、インバータ２８，２９には第１の端子である
アラーム入力端子が接続され、ANDゲー
ト３２，３３の出力は各々、信号ALM、、ALH
として出力される。インバータ２８，２９は各々
異なるスレツシヨルドレベルを有し、インバータ
２９のスレツシヨルドレベルV_T1よりもインバー
タ２８のスレツシヨルドレベルV_T2の方が大きく
形成されている。通常、アラーム入力端子
は抵抗R₂に依り、V_DDレベルになつている。即
ち、V_T1＜V_T2＜の場合には、インバータ２
８，２９は共にオンとなり、その出力は“０”で
あるため、信号ALHは“１”、信号ALMは“０”
となつている。またV_T1＜＜V_T2の信号は印
加されると、インバータ２９はオンして“０”を
出力し、インバータ２８はオフして“１”を出力
するので、信号ALHは“０”、信号ALMが“１”
となる。そして、＜V_T1＜V_T2の信号が印加
されると、インバータ２８，２９は共にオフし、
その出力は“１”となるため、信号ALH及び信
号ALMは共に“０”となる。例えば、V_DDが
1.5Vであり、信号が1.5V〜0Vの範囲で変
化するものであるとすると、V_T1は0.65V、V_T2は
0.85V程度に選ばれる。通常、アラーム入力端子にはアラーム一
致検出スイツチとスヌーズスイツチとが接地レベ
ルとの間に直列接続され、設定したアラーム時刻
になると、アラーム一致検出スイツチが閉成し、
アラーム入力端子は強制的に“０”にさ
れ、またスヌーズ状態に入れるためには、アラー
ムの状態に於いて、スヌーズスイツチを一定時間
以内に開閉させ、アラーム入力端子に
“０”→“１”→“０”の信号を印加する。これ
らの信号は三値検出回路６の出力ALHの変化と
して、アラーム及びスヌーズの制御に用いられ
る。セツトパルス発生回路７は、信号ALHの立ち
上がり及び立ち下がりを検出してセツトパルス
PU１及びPU２を出力するものであり、インバー
タ３４、Ｄ−FF３５，３６、NANDゲート３７
及びNORゲート３８から構成されている。Ｄ−
FF３５，３６のクロツク入力には第３の分周回
路４の出力Q₁₈が印加され、信号ALHの立ち下が
りは、Ｄ−FF３５の出力とＤ−FF３６の出力
Ｑとを入力するNORゲート３８に依り検出され、
分周出力Q₁₈の一周期分のパルス幅で“１”とな
るセツトパルスPU２が出力され、また、信号
ALHの立ち上がりは、信号ALH、Ｄ−FF３５
の出力、Ｄ−FF３６の出力Ｑ及び分周出力Q₁₈
を入力とするNANDゲート３７に依り検出され、
分周出力Q₁₈のパルス幅と等しいパルス幅で
“０”となるセツトパルスPU１が出力される。セツトパルスPU２はアラームフリツプフロツ
プ８をセツト状態とすると共に、NORゲート３
９及びNANDゲート４０を介して、第４の分周
回路５をリセツトし、またセツトパルスPU１は
スヌーズフリツプフロツプ９をセツト状態とする
と共NANDゲート４０を介して、第４の分周回
路５をリセツトする。ここで、アラーム動作とスヌーズ動作を説明す
る。設定したアラーム時刻になり、アラーム入力
端子が“０”となると、信号ALHは“１”
から“０”に立ち下がる。この時出力されるセツ
トパルスPU２に依りアラームフリツプフロツプ
８はセツトされる。一方スヌーズフリツプフロツ
プ９はリセツト状態にあり、信号SNは“０”で
あり、またＤ−FF３６の出力は“０”である
ため、NORゲート４１はアラーム制御信号ALS
を“１”とする。アラーム制御信号ALSが印加
されるANDゲート４２は、分周出力Q₂₂、₁₉が
印加され、アラームの間欠信号を作成し、ORゲ
ート４３を介してNANDゲート４４に印加する。
NANDゲート４４には周波数2048Hzの分周出力
Q₁₁が印加され、アラームの間欠信号と重畳さ
れ、インバータ４５を介してアラーム出力端子
ALOに出力される。一方、リセツトされた第４の分周回路５は秒信
号の計数を再開し、一定時間、128秒後、出力
Q₃₀が“１”となる。このとき、リセツト状態に
あるフリツプフロツプ９の出力は“１”であ
るため、出力Q₃₀はANDゲート４６を介して、ア
ラームフリツプフロツプ８をリセツトする。よつ
て、NORゲート４１はアラームフリツプフロツ
プ８の出力により遮断され、アラーム制御信号
ALSは“０”となり、アラームが止まる。スヌーズは、アラーム状態に於いて、アラーム
入力端子に“０”→“１”→“０”の信号
を所定時間内に印加する。アラーム入力端子
ALINが“０”→“１”となると、信号ALHは
“０”→“１”に立ち下がり、このとき、NAND
ゲート３７からはセツトパルスPU１が出力され、
スヌーズフリツプロツプ９がセツトされると共
に、第４の分周回路５がリセツトされる。スヌー
ズフリツプフロツプ９がセツトされることによ
り、信号SNは“１”となり、またＤ−FF３６の
出力も“１”であるため、NORゲート４１は
アラーム制御信号ALSを“０”として、アラー
ムを停止させる。一方、Ｄ−FF３６の出力は
ANDゲート４７を導通状態にしているため、所
定時間後、分周出力Q₂₅が“１”となると、スヌ
ーズフリツプフロツプ９は再びリセツトされてし
まうため、分周出力Q₂₅が出力されないうちに、
アラーム入力端子を“１”→“０”にしな
ければならない。アラーム入力端子が
“０”になると、Ｄ−FF３６の出力は“０”と
なり、ANDゲート４７を遮断すると共に、セツ
トパルスPU２が出力され、第４の分周回路５が
再びリセツトされる。従つて、第４の分周回路５
が計数を再開してから出力される分周出力Q₂₅は
ANDゲート４７で遮断され、またスヌーズフリ
ツプフロツプ９の出力は“０”であり、AND
ゲート４６が遮断されているため、分周出力Q₃₀
も遮断されるので、アラームフリツプフロツプ８
はリセツトされない。そして、256秒後、分周出
力Q₃₁が“１”となると、NORゲート４８の出力
が“０”となるため、スヌーズフリツプフロツプ
９がリセツトされ、信号SNは“０”となる。こ
のとき、NORゲート４１はアラーム制御信号
ALSを“１”として、スヌーズによるアラーム
を行なう。テストモード選択回路１０は４段継続
接続されたＴ−FF４９，５０，５１，５２から
成り、各リセツト端子Ｒには第１の分周回路２の
分周出力Q₁₁が印加され、初段のＴ−FF４９の入
力にはNANDゲート５３が接続されている。
NANDゲート５３の入力には三値検出回路６の
出力ALH及びアラーム出力端子ALOの信号が印
加されている。従つて、テストモード選択回路１
０は、アラーム入力端子に印加される信号
あるいは、アラーム出力端子ALOに強制的に印
加される信号を計数し、テストモード選択回路１
０の各段の出力TM１，TM２，TM３，TM４
はテストパルス発生回路１１に印加される。テストパルス発生回路１１はNANDゲート５
４，５５，５６，５７及びインバータ５８，５
９，６０，６１より構成され、NANDゲート５
４はテストモード選択回路１０の内容が10進数で
「７」となつたとき、リセツトパルスRESETを
発生し、第２の分周回路３、第３の分周回路４、
セツトパルス発生回路７及びNORゲート３９、
NANDゲート４０を介して第４の分周回路５を
リセツトする。NANDゲート５５には、TM４，
TM１が、NANDゲート５６にはTM４，TM１
が、またNANDゲート５７にはTM４，２及
びALHが印加されると共に、各々のNANDゲー
ト５５，５６，５７には、アラーム出力端子
ALOに印加される信号がインバータ６２を介し
て、共通に印加されている。そして、各々の出力
は、テストパルスTESTP１、TESTP２、
TESTP３として出力され、テストパルス
TESTP１はNANDゲート１６及びインバータ１
７を介して第３の分周回路４に、テストパルス
TESTP２はNANDゲート２１及びインバータ２
７を介して第４の分周回路５に、テストパルス
TESTP３はNANDゲート１５を介して第２の分
周回路３に印加される。従つて、テストモード選
択回路１０の計数内容に依つて、どの分周回路を
選択するかが決定されるのである。次に第２図のタイミング図を参照してテストモ
ードの動作を説明する。先ず、通常動作状態から
テストモードにするために、アラーム入力端子
ALINに中間レベルの信号を印加する。三値検出
回路６は中間レベルを検出し、信号ALHを“０”
に、信号ALMを“１”にする。（第２図ａ点）。
信号ALMはORゲート４３を介して、NANDゲ
ート４４に印加されるので、NANDゲート４４
は導通状態となり、第１の分周回路２の分周出力
Q₁₁をインバータ４５を介してアラーム出力端子
ALOに出力する。従つて、この状態に於いて、
アラーム出力端子ALOの周波数を測定し、発振
回路１の発振周波数を調整することができると共
に第１の分周回路２の動作テストが行え得る。次
に、アラーム出力端子ALOに出力される出力Q₁₁
が“０”となつたとき、端子XIあるいはIOから
水晶振動子１３を分離する等の手段に依つて、発
振回路１の発振を停止させ、出力Q₁₁を“０”に
保持し、テストモード選択回路１０のリセツトを
解除させる。（第２図ｂ点）。そして、アラーム出
力端子ALOに外部より強制的に“１”を印加し
て、NANDゲート５３を導通可能状態とし、ア
ラーム入力端子に“１”となるパルスを８
個印加する。従つて、信号ALHに生じる８個の
パイスはNANDゲート５３を介してテストモー
ド選択回路１０に計数される。７個目のパルスが
計数されると、テストモード選択回路１０の出力
TM４，TM３，TM２，TM１は「0111」とな
り、NANDゲート５４からはインバータ５８を
介してリセツト信号RESETが出力され、第２、
第３、第４の分周回路３，４，５及びセツトパル
ス発生回路７がリセツトされる。また８個目のパ
ルスが計数されると、テストモード選択回路１０
の内容は「1000」となり、論理積１，TM４
及び２，TM４が“１”となるため、NAND
ゲート５５及びNANDゲート５７が導通可能状
態にある。そこで、アラーム入力端子を
“０”、即ち信号ALHを“０”としたまま、アラ
ーム出力端子ALOに所定数、所定周波数のパル
スを印加すると、そのパルスはインバータ６２を
介して、NANDゲート５５，５７に印加される
が、NANDゲート５７は信号ALHに依り、禁示
されているため、パルスはNANDゲート５５の
みを介して、テストパルスTESTP１として出力
され、第３の分周回路４に印加される。従つて、
第３の分周回路４に任意の値を設定でき、テスト
が実施される。次に上述の状態に於いて、アラーム出力端子
ALOを、“０”としたまま、アラーム入力端子
ALINに所定数、所定周波数のパルスを印加する
と、信号ALHに生じるパルスはNANDゲート５
７を介して、テストパルスTESTP３として出力
され、第２の分周回路３に印加される。また、アラーム入力端子を“０”、即ち
信号ALMを“０”にしたまま、アラーム出力端
子ALOを“１”とした後、アラーム入力端子
ALINに９個目のパルスを印加する。よつて、信
号ALHに生じる９個目のパルスはNANDゲート
５３を介して、テストモード選択回路１０に印加
され、テストモード選択回路１０は内容が
「1001」となり、論理積TM１，TM４及び
２，TM４が“１”となる。即ち、NANDゲー
ト５６，５７が導通可態状態となるが、NAND
ゲート５７には信号ALH“０”が印加されるた
め、テストパルスTESTP３は出力されない。こ
の状態でアラーム出力端子ALOに所定数、所定
周波数のパルスを印加すると、このパルスは、イ
ンバータ６２及びNANDゲート５６を介して、
テストパルスTESTP２として、第４の分周回路
５に印加される。よつて、第４の分周回路５のテ
ストが行え得るのである。更に、アラーム出力端子ALOを“１”として、
アラーム入力端子に10個目のパルスを印加
すると、テストモード選択回路１０の内容は
「1010」となり、論理積１，TM４が“１”
となるので、テストパルスTESTP１の出力が可
能となる。この様に、テストモード選択回路１０にパルス
を印加して、順次内容を変えることに依り、テス
トモードが繰り返し、選択できるものである。第
１表はテストモード選択回路１０の内容と、発生
可能なテストパルスを示す。

【表】テストモード選択回路１０に設定された内容に
於いて、２種類のテストパルスが指定される場合
には、前述した如く、アラーム入力端子か
らパルスを印加するか、あるいはアラーム出力端
子ALOからパルスを印加するかに依つて選択で
きるのである。また、第１表の如く、テストモード選択回路１
０は、10進数「６」まではテストモードに入らな
い様になつている。これは、通常動作状態に於い
て、アラーム信号がアラーム出力端子ALOに出
力されているとき、アラーム入力端子にチ
ヤタリングが生じると、即ち、信号ALHにチヤ
タリングが生じると、テストモード選択回路１０
にその信号が印加されることがある。しかし、テ
ストモード選択回路１０は、アラーム信号を構成
する分周出力Q₁₁によつてリセツトがかかるもの
であり、そのチヤタリング信号が計数されること
はほとんどないのであるが、分周出力Q₁₁に対す
るアラーム信号の遅れにより、多少計数されるこ
とがある。この場合に、テストモードに入らない
様に、「７」以上からテストモードを設定してい
るのである。この様にすることによつて、テスト
モード選択回路１０を常時リセツトしておくため
の特別なリセツト回路が不要となり、素子数も減
少させることができるのである。上述の如く本発明によれば、アラーム入力端子
とアラーム出力端子とをテスト端子として利用で
きるものであり、またテストモード選択回路を設
けることにより、内部回路を個別に、しかも迅速
にテストできるものであり、テスト時間が大幅に
短縮される利点を有する。

【図面の簡単な説明】

第１図は本発明の実施例を示す論理回路図、第
２図はテストモードを示すタイミング図である。１……発振回路、２，３，４，５……第１、第
２、第３及び第４の分周回路、６……三値検出回
路、７……セツトパルス発生回路、８……アラー
ムフリツプフロツプ、９……スヌーズフリツプフ
ロツプ、１０……テストモード選択回路、１１…
…テストパルス発生回路。

Claims

【特許請求の範囲】

１基準信号を分周して所定の周波数のパルスを
出力する分周回路と、アラーム一致信号等が印加
される第１の端子と、前記分周回路の複数の分周
段出力を用いて形成されたアラーム信号が出力さ
れる第２の端子と、前記第１の端子の電圧が第１
のレベル、第２のレベル、あるいは、第３のレベ
ルのいずれであるかを検出する三値検出回路と、
該三値検出回路が第２のレベルを検出した検出出
力で前記第２の端子に前記分周回路の任意の分周
段出力を出力するゲート回路と、前記第２の端子
に外部から強制的に印加された信号に基いて、前
記三値検出回路が第１のレベルを検出した検出出
力に生じるパルスを計数するテストモード選択回
路と、前記基準信号の印加を停止した状態で前記
第２の端子に印加されるパルスを入力し、前記テ
ストモード選択回路の計数内容によりテストすべ
き内部回路にテストパルスを選択出力するテスト
パルス発生回路とを備え、前記第１の端子と第２
の端子に印加する信号操作により内部回路のテス
トが行えることを特徴とする電子時計用集積回
路。