JPS6355815B2

JPS6355815B2 -

Info

Publication number: JPS6355815B2
Application number: JP573882A
Authority: JP
Inventors: Yasuo Sugyama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1982-01-18
Filing date: 1982-01-18
Publication date: 1988-11-04
Also published as: JPS58123252A

Description

【発明の詳細な説明】この発明は、データ伝送において伝送路に生じ
た誤りを訂正するための誤り訂正符号の一種であ
る短縮巡回符号の符号化回路に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an encoding circuit for a shortened cyclic code, which is a type of error correction code for correcting errors occurring in a transmission path during data transmission.

従来技術の構成を記述するに先立つて、従来の
短縮巡回符号について、簡単に説明する。 Prior to describing the configuration of the prior art, the conventional shortened cyclic code will be briefly explained.

従来のガロア体GF（ｑ）上の符号長ｎ、情報記
号数ｋの短縮巡回符号（以後、ｑ元（ｎ、ｋ）短
縮巡回符号と略す）の符号語（Ｘ）の構成を、
第１図に示す。第１図に示すように、情報記号部
ｍ（Ｘ）が、符号語（Ｘ）の高次の部分を、検
査記号部（Ｘ）が、符号語（Ｘ）の低次の部
分を占めている。すなわち、（Ｘ）＝（Ｘ）X^m＋（Ｘ） …(1) である。ここで、ｍは検査シンボル数であり、即
ち符号長ｎ、情報記号数ｋであるとき、ｍ＝ｎ−
ｋであたえられる。また、この発明において表わ
れる数式演算（加算、乗算）は、すべてガロア体
GF（ｑ）でおこなわれる。 The structure of the code word (X) of a conventional shortened cyclic code (hereinafter abbreviated as q-element (n, k) shortened cyclic code) with code length n and number of information symbols k on Galois field GF(q) is as follows:
Shown in Figure 1. As shown in Figure 1, the information symbol part m(X) occupies the high-order part of the code word (X), and the check symbol part (X) occupies the low-order part of the code word (X). There is. That is, (X)=(X)X ^m +(X)...(1). Here, m is the number of check symbols, that is, when the code length is n and the number of information symbols is k, m=n−
It is given by k. In addition, all mathematical operations (addition, multiplication) appearing in this invention are in Galois type.
It is done in GF(q).

そして、符号語（Ｘ）は、生成多項式ｇ（Ｘ）
によつて割り切れなければならない。すなわち、（Ｘ）≡０ mod ｇ（Ｘ） …(2) ここで、記号≡は、合同式を示し、mod ｇ
（Ｘ）は、ｇ（Ｘ）によつて法をとることを示す。
また、ｇ（Ｘ）の次数はｍである。 And the code word (X) is the generator polynomial g(X)
must be divisible by. That is, (X)≡0 mod g(X) …(2) Here, the symbol ≡ indicates a congruence expression, and mod g
(X) indicates modulo by g(X).
Further, the order of g(X) is m.

このようなｑ元（ｎ、ｋ）短縮巡回符号の符号
語（Ｘ）は、情報記号部（Ｘ）を与えて、（Ｘ）≡−（Ｘ）X^m mod ｇ（Ｘ）
…(3) を満足するような検査記号部（Ｘ）を求めるこ
とによつて、生成できる。そして、式(3)は多項式
ｍ（Ｘ）X^mを生成多項式ｇ（Ｘ）で割算したとき
の剰余が（Ｘ）であることを意味している。 The code word (X) of such a q-element (n, k) shortened cyclic code is given by the information symbol part (X) and is expressed as (X)≡−(X)X ^m mod g(X)
...It can be generated by finding a check symbol part (X) that satisfies (3). Equation (3) means that the remainder when polynomial m(X)X ^m is divided by generator polynomial g(X) is (X).

このような検査記号部（Ｘ）を求めるための
符号化回路のうち、フイードバツクシフトレジス
タを用いた形式のものが、第２図に示されてい
る。図において、１は入力端子、２は出力端子、
３は減算器、４は乗算器、５はスイツチ、M_1,1，
M_1,2，………，M_1,n-1，M_1,nは乗算器、R_1,1，
R_1,2，………，R_1,n-1，R_1,nはレジスタ、A_1,1，…
……，A_1,n-2，A_1,n-1は加算器である。 Among the encoding circuits for determining such a check symbol part (X), one using a feedback shift register is shown in FIG. In the figure, 1 is an input terminal, 2 is an output terminal,
3 is a subtracter, 4 is a multiplier, 5 is a switch, M _1,1 ,
M _1,2 , ......, M _1,n-1 , M _1,n is a multiplier, R _1,1 ,
R _1,2 ,......, R _1,n-1 , R _1,n are registers, A _1,1 ,...
..., A _1,n-2 , A _1,n-1 are adders.

次に動作について説明する。まず最初に、スイ
ツチ５を閉にし、かつレジスタR_1,1、レジスタ
R_1,2，………、レジスタR_1,n-1、レジスタR_1,nの
値を０にする。次に入力端子１に、情報記号部
Ｘ（Ｘ）＝_K-1 〓ⁱ⁼⁰ _i Xⁱ …(4) の最高次の係数_k-1を入力する。従つて、レジ
スタR_1,nの内容がスイツチ５を通して、減算器３
に与えられているから、減算器３によつて入力
_ｋ−１からレジスタR_1,nの内容が減算される。減算
器３の出力は剰算器４によつて係数g_n ^-1をかけら
れる。乗算器４の出力は、乗算器M_1,1、乗算器
M_1,2，………、乗算器M_1,n-1、乗算器M_1,nに与え
られる。乗算器４の出力は、乗算器M_1,nによつ
て係数g_n-1をかけられ、さらに加算器A_1,n-1によ
つて、レジスタR_1,n-1の内容を加えられ、レジス
タR_1,nに納められる。乗算器４の出力は、乗算器
M_1,n-1によつて係数g_n-2をかけられ、さらに加算
器A_1,n-2によつて、レジスタR_1,n-2の内容を加え
られ、レジスタR_1,n-1に納められる。乗算器４の
出力は、乗算器M_1,2によつて係数g₁をかけられ、
さらに加算器A_1,1によつて、レジスタR_1,1の内容
を加えられ、レジスタR_1,2に納められる。乗算器
４の出力は、乗算器M_1,1によつて係数g₀をかけら
れ、レジスタR_1,1に納められる。ついで、情報記
号部（Ｘ）の最高次の次の係数_k-2を入力す
る。それを入力として、上記の動作を繰り返し、
レジスタR_1,1、レジスタR_1,2，………、レジスタ
R_1,n-1、レジスタR_1,nの内容を更新する。さら
に、つづけて、情報記号部（Ｘ）を高次の係数
の方から順次入力し、上記の動作を繰り返す。 Next, the operation will be explained. First, close switch 5, and register R _1,1 and register
The values of R _1,2 , ......, register R _1,n-1 , and register R _1,n are set to 0. Next, input the highest order coefficient _k-1 of the information symbol part X (X)= _K-1 〓 ⁱ⁼⁰ _i X ⁱ (4) to the input terminal 1. Therefore, the contents of register R1 _,n are passed through switch 5 to subtracter 3.
is given, so input by subtractor 3 is
The contents of register R _1,n are subtracted from _k-1 . The output of the subtracter 3 is multiplied by a coefficient g _n ^-1 by a remainder multiplier 4. The output of multiplier 4 is multiplier M _1,1 , multiplier
M _1,2 , ......, multiplier M _1,n-1 and multiplier M _1,n are given. The output of the multiplier 4 is multiplied by a coefficient g _n-1 by a multiplier M _1,n and further added with the contents of the register R _1,n-1 by an adder A _1,n-1. , stored in register R _1,n . The output of multiplier 4 is
Multiplied by coefficient g _n-2 by M _1,n-1 , further added with the contents of register R 1,n-2 by adder A _1,n-2 , and added to register R _1,n-2 by adder A _{1,n-2. 1} . The output of multiplier 4 is multiplied by a factor g ₁ by multiplier M _1,2 ,
Furthermore, the contents of register R _1,1 are added by adder A _1,1 and stored in register R _1,2 . The output of multiplier 4 is multiplied by a coefficient g ₀ by multiplier M _1,1 and stored in register R _1,1 . Then, input the next highest coefficient _k-2 of the information symbol part (X). Using that as input, repeat the above operation,
Register R _1,1 , Register R _1,2 , ………, Register
R _1,n-1 , updates the contents of register R _1,n . Furthermore, the information symbol part (X) is sequentially input from the higher-order coefficient, and the above operation is repeated.

最後に、情報記号部（Ｘ）の最低次の係数
_０を入力し、レジスタR_1,1、レジスタR_1,2，……
…、レジスタR_1,n-1、レジスタR_1,nの内容を更新
する。このとき、得られたレジスタR_1,n、レジス
タR_1,n-1，………、レジスタR_1,2、レジスタR_1,1
の内容が、検査記号部（Ｘ）の係数_n-1，_n
_−２，………，₁，₀にそれぞれ対応している。
ここで（Ｘ）＝_n-1 〓ⁱ⁼⁰ _i Xⁱ …(5) である。 Finally, the lowest order coefficient of the information symbol part (X)
Input ₀ , register R _1,1 , register R _1,2 ,...
..., register R _1,n-1 , updates the contents of register R _1,n . At this time, the obtained register R _1,n , register R _1,n-1 , ......, register R _1,2 , register R _1,1
The contents of are the coefficients _n-1 , _n of the inspection symbol part (X)
They correspond to ₋₂ , ……, ₁ , and ₀ , respectively.
Here, (X)= _n-1 〓 ⁱ⁼⁰ _i X ⁱ …(5).

この後、スイツチ５を開にし、入力端子１に０
を与えた上で、レジスタR_1,nの内容を、出力端子
２からとり出す。レジスタR_1,n、レジスタ
R_1,n-1，………、レジスタR_1,2、およびレジスタ
R_1,1の内容は、それぞれ、レジスタR_1,n-1、レジ
スタR_1,n-2，………、レジスタR_1,1の内容、およ
び乗算器M_1,1の出力に置き換えられる。 After this, switch 5 is opened and input terminal 1 is set to 0.
After giving , the contents of register R _1,n are taken out from output terminal 2. register R _1,n , register
R _1,n-1 ,……, register R _1,2 , and register
The contents of R _1,1 are replaced by the contents of register R _1,n-1 , register R _1,n-2 , ......, register R _1,1 , and the output of multiplier M _1,1, respectively. .

上記の動作をさらにｍ−１回繰り返すことによ
つて、出力端子２から所望の検査記号部ｒ（Ｘ）
を得ることができる。 By repeating the above operation m-1 times, the desired test symbol part r(X) is output from the output terminal 2.
can be obtained.

このように、入力を情報記号部ｍ（Ｘ）とし、
多項式ｍ（Ｘ）X^mを生成多項式ｇ（Ｘ）によつて
割算した時の剰余多項式を求め、それを検査記号
部としてとり出せばよい。 In this way, let the input be the information symbol part m(X),
The remainder polynomial obtained when the polynomial m(X)X ^m is divided by the generator polynomial g(X) may be obtained, and this may be taken out as the check symbol part.

従来のｑ元（ｎ、ｋ）短縮巡回符号の符号化回
路は、以上のように構成されているので、検査記
号部が低次の部分に固定されており、検査記号部
が低次の部分にないような短縮巡回符号の符号化
回路には使用できないという欠点があつた。 The conventional encoding circuit for a q-element (n, k) shortened cyclic code is configured as described above, so that the check symbol part is fixed to the low-order part, and the check symbol part is fixed to the low-order part. The drawback was that it could not be used in encoding circuits for shortened cyclic codes, such as those not found in

この発明はこれらの欠点を解消するためになさ
れたもので、検査記号部が低次の部分にないよう
なｑ元（ｎ、ｋ）短縮巡回符号の符号化回路を提
供するものである。 The present invention has been made to eliminate these drawbacks, and provides an encoding circuit for a q-element (n, k) shortened cyclic code in which the check symbol part is not in a lower-order part.

この発明の構成を記述するに先立つて、検査記
号部が低次の部分にないような短縮巡回符号につ
いて説明する。検査記号部が低次の部分にないよ
うなｑ元（ｎ、ｋ）短縮巡回符号の符号語Ｖ（Ｘ）
の構成を第３図に示す。第３図に示すように、情
報記号部が符号語Ｖ（Ｘ）の高次の部分と低次の
部分を占め、検査記号部ｒ（Ｘ）がその間の部分
を占めている。ここで、高次の情報記号部をm_u
（Ｘ）、低次の情報記号部をm_L（Ｘ）と表わすと、
符号語Ｖ（Ｘ）は、Ｖ（Ｘ）＝m_u（Ｘ）X^m+L＋ｒ（Ｘ）X^L＋m_L（Ｘ） …(6) と表わされる。そして、符号語Ｖ（Ｘ）は、生成
多項式ｇ（ｘ）によつて割り切れなければならな
い。すなわち、Ｖ（Ｘ）≡０ mod ｇ（Ｘ） …(7) この符号語Ｖ（Ｘ）において、高次の情報記号部
m_u（Ｘ）と低次の情報記号部m_L（Ｘ）とを与え
て、ｒ（Ｘ）X^L≡−m_uX^m+L −m_L（Ｘ） mod ｇ（Ｘ） …(8) を満足するような検査記号部ｒ（Ｘ）を求めたい。
Ｌは符号語Ｖ（ｘ）において、次数が低次の情報
記号部分の長さ（単位はシンボル）。一方、次数
が高次の情報記号の長さはＫ−Ｌ（シンボル）あ
り、両者の合計でＫシンボルの情報が符号語内に
存在する。ｕは次数が高次の情報シンボル部分を
示す添字（サフイクス）であり、例えばm_u（ｘ）
は次数が高次の情報記号部分の多項式を示しr_u
（ｘ）は高次の情報記号部分の多項式m_u（ｘ）に
よる検査記号成分を示す。そのような検査記号部
ｒ（Ｘ）を求めるため、検査記号部ｒ（Ｘ）を高次
の情報記号部m_u（Ｘ）による検査記号部成分r_u
（Ｘ）と低次の情報記号部m_L（Ｘ）による検査記
号成分r_L（Ｘ）とに分解する。すなわち、 r_u（Ｘ）≡−m_u（Ｘ）X^m mod ｇ（Ｘ） …(9) r_L（Ｘ）X^L≡−m_L（Ｘ） mod ｇ（Ｘ） …(10) ｒ（Ｘ）＝r_u（Ｘ）＋r_L（Ｘ） …(11) である。したがつて、入力m_u（Ｘ）に対して出力
r_u（Ｘ）を求め、入力m_L（Ｘ）に対して出力r_L（Ｘ）
を求め、２つの出力r_u（Ｘ）とr_L（Ｘ）を加算し
て、所望の検査記号部ｒ（Ｘ）を得るという手法
をとる。 Before describing the configuration of the present invention, a shortened cyclic code in which the check symbol part is not in a lower order part will be explained. Codeword V(X) of a q-element (n, k) shortened cyclic code whose check symbol part is not in a low-order part
The configuration is shown in Figure 3. As shown in FIG. 3, the information symbol part occupies the high-order part and the low-order part of the code word V(X), and the check symbol part r(X) occupies the part between them. Here, the higher-order information symbol part is m _u
(X), and the lower-order information symbol part is expressed as m _L (X).
The code word V(X) is expressed as V(X)=m _u (X)X ^m+L +r(X)X ^L +m _L (X) (6). Then, the code word V(X) must be divisible by the generator polynomial g(x). That is, V(X)≡0 mod g(X) …(7) In this code word V(X), the higher-order information symbol part
Given m _u (X) and the low-order information symbol part m _L (X), r(X)X ^L ≡−m _u X ^m+L −m _L (X) mod g(X) …(8 ) We would like to find a test symbol part r(X) that satisfies the following.
L is the length of the low-order information symbol part (unit: symbol) in the code word V(x). On the other hand, the length of a higher-order information symbol is K-L (symbols), and a total of K symbols of information exists in the code word. u is a subscript indicating a higher-order information symbol part; for example, m _u (x)
indicates the polynomial of the information symbol part with higher degree r _u
(x) indicates the check symbol component by the polynomial m _u (x) of the high-order information symbol part. In order to obtain such a check symbol part r(X), check symbol part r(X) is converted into a check symbol part component r _u by a higher-order information symbol part m _u (X).
(X) and a check symbol component r _L (X) by the low-order information symbol part m _L (X). That is, r _u (X)≡−m _u (X)X ^m mod g(X) …(9) r _L (X)X ^L ≡−m _L (X) mod g(X) …(10) r( X)=r _u (X)+r _L (X)...(11). Therefore, for input m _u (X), output
Find r _u (X) and output r _L (X) for input m _L (X)
A method is used in which the desired check symbol part r(X) is obtained by adding the two outputs r _u (X) and r _L (X).

２つの検査記号成分r_u（Ｘ）とr_L（Ｘ）のうち、
r_u（Ｘ）は容易に求めることができる。すなわち、
式(9)は、多項式m_u（Ｘ）X^mを生成多項式ｇ（Ｘ）
で割算したときの剰余が、r_u（Ｘ）であることを
意味している。このことは、式(3)のもつ意味と全
く同一であり、r_u（Ｘ）を求めるための回路は、
従来の短縮巡回符号の符号化回路と全く同一の形
式となる。 Of the two test symbol components r _u (X) and r _L (X),
r _u (X) can be easily determined. That is,
Equation (9) generates the polynomial m _u (X)X ^m by the polynomial g(X)
This means that the remainder when divided by is r _u (X). This is exactly the same as the meaning of equation (3), and the circuit for determining r _u (X) is
The format is exactly the same as the conventional shortened cyclic code encoding circuit.

次に、残りの検査記号成分r_L（Ｘ）の求め方を
述べる。まず、ｆ（Ｘ）X^L≡−１ mod ｇ（Ｘ）…(12) なる多項式ｆ（ｘ）ｆ（Ｘ）＝_n-1 〓ⁱ⁼⁰ f_iXⁱ …（13）を、回路設計に先立つて求めておく。式(10)と式(11)
とから、 r_L（Ｘ）≡−m_L（Ｘ）ｆ（Ｘ） mod ｇ（Ｘ）
…（14）が成立する。この式（14）は、入力m_L（Ｘ）を多
項式ｆ（Ｘ）で乗算したのち、多項式ｇ（Ｘ）で割
算すれば、その剰余がr_L（Ｘ）であることを意味
している。 Next, how to obtain the remaining test symbol component r _L (X) will be described. First, the polynomial f(x) f(X)= _n-1 〓 ⁱ⁼⁰ f _i X ⁱ ^... (13) is used for circuit design. Please ask in advance. Equation (10) and Equation (11)
Since, r _L (X)≡−m _L (X) f(X) mod g(X)
…(14) holds true. This equation (14) means that if the input m _L (X) is multiplied by the polynomial f (X) and then divided by the polynomial g (X), the remainder is r _L (X). There is.

以下第４図に示すこの発明の一実施例について
説明する。第４図において、１は入力端子、２は
出力端子、３は減算器、４は乗算器、５はスイツ
チ、６は入力端子、７は出力端子、８は乗算器、
９はスイツチ、１０は加算器、１１は出力端子、
M_1,1，M_1,2，………，M_1,n-1，M_1,nは乗算器、
R_1,1，R_1,2，………，R_1,n-1，R_1,nはレジスタ、
A_1,1，………，A_1,n-2，A_1,n-1は加算器、M_2,1，
M_2,2，………，M_2,n-1，M_2,nは乗算器、R_2,1，
R_2,2，………，R_2,n-1，R_2,nはレジスタ、A_2,1，
A_2,2，………，A_2,n-1，A_2,nは加算器、M_3,1，
M_3,2，………，M_3,n-1，M_3,nは乗算器である。 An embodiment of the present invention shown in FIG. 4 will be described below. In FIG. 4, 1 is an input terminal, 2 is an output terminal, 3 is a subtracter, 4 is a multiplier, 5 is a switch, 6 is an input terminal, 7 is an output terminal, 8 is a multiplier,
9 is a switch, 10 is an adder, 11 is an output terminal,
M _1,1 , M _1,2 , ......, M _1,n-1 , M _1,n is a multiplier,
R _1,1 , R _1,2 , ......, R _1,n-1 , R _1,n are registers,
A _1,1 , ......, A _1,n-2 , A _1,n-1 is an adder, M _2,1 ,
M _2,2 , ......, M _2,n-1 , M _2,n is a multiplier, R _2,1 ,
R _2,2 , ......, R _2,n-1 , R _2,n is a register, A _2,1 ,
A _2,2 , ......, A _2,n-1 , A _2,n is an adder, M _3,1 ,
M _3,2 , ......, M _3,n-1 , M _3,n are multipliers.

第４図の上半分が、入力m_u（Ｘ）に対して出力
r_u（Ｘ）を求める回路であり、第４図の下半分が、
入力m_L（Ｘ）に対して出力r_L（Ｘ）を求める回路
であり、右端の加算器１０が出力r_u（Ｘ）と出力
r_L（Ｘ）を加算して所望の検査記号部ｒ（Ｘ）を求
める回路である。 The upper half of Figure 4 is the output for the input m _u (X)
The circuit for calculating r _u (X) is shown in the lower half of Figure 4.
This is a circuit that calculates the output r _L (X) for the input m _L (X), and the rightmost adder 10 outputs r _u (X) and
This circuit adds r _L (X) to obtain a desired check symbol part r(X).

次に、動作について説明する。第４図の上半分
は、入力m_u（Ｘ）に対して出力r_u（Ｘ）を求める
回路であり、第２図に示された従来の、入力ｍ
（Ｘ）に対して出力ｒ（Ｘ）を求める短縮巡回符号
の、符号化回路の動作と、全く同一の動作をす
る。したがつて、入力m_u（Ｘ）に対して出力r_u
（Ｘ）を求める回路の動作の説明は省略する。 Next, the operation will be explained. The upper half of FIG. 4 is a circuit that obtains the output r _u (X) for the input m _u (X).
The operation is exactly the same as that of an encoding circuit for a shortened cyclic code that obtains the output r(X) for (X). Therefore, for input m _u (X), output r _u
A description of the operation of the circuit for obtaining (X) will be omitted.

次に、第４図の下半分の入力m_L（Ｘ）に対して
出力r_L（Ｘ）を求める回路の動作を説明する。ま
ず最初に、スイツチ９を閉にし、かつレジスタ
R_2,1、レジスタR_2,2，………、レジスタR_2,n-1、
レジスタR_2,nの値を０にする。次に入力端子６
に、低次の情報記号部m_L（Ｘ） m_L（Ｘ）＝_L-1 〓ⁱ⁼⁰ m_L,iXⁱ …（15）の最高次の係数m_L,L-1を入力する。そして、その
値が、乗算器M_3,1、乗算器M_3,2，………、乗算器
M_3,n-1、乗算器M_3,nに与えられる。乗算器M_3,1
は、入力m_L,L-1と係数f₀との乗算をおこなう。乗
算器M_3,2は、入力m_L,L-1と係数f₁との乗算をおこ
なう。乗算器M_3,n-1は、入力m_L,L-1と係数f_n-2と
の乗算をおこなう。乗算器M_3,nは、入力m_L,L-1と
係数f_n-1との乗算をおこなう。 Next, the operation of the circuit for obtaining the output r _L (X) for the input m _L (X) in the lower half of FIG. 4 will be explained. First, close switch 9 and register
R _2,1 , register R _2,2 , ......, register R _2,n-1 ,
Set the value of register R _2,n to 0. Next, input terminal 6
Input the highest order coefficient m L,L-1 of the low-order information symbol part m _L (X) m _L (X) = _L-1 〓 ⁱ⁼⁰ m L _, _i X ⁱ ...(15) . Then, the values are multiplier M _3,1 , multiplier M _3,2 , ......, multiplier
M _3,n-1 is given to the multiplier M _3,n . Multiplier M _3,1
multiplies the input m _L,L-1 by the coefficient f ₀ . Multiplier M _3,2 multiplies input m _L,L-1 by coefficient f ₁ . Multiplier M _3,n-1 multiplies input m _L,L-1 by coefficient f _n-2 . Multiplier M _3,n multiplies input m _L,L-1 by coefficient f _n-1 .

一方、レジスタR_2,nの内容が、スイツチ９を通
つて乗算器８によつて係数（−g_n ^-1）をかけられ
る。乗算器８の出力は、乗算器M_2,1、乗算器
M_2,2，………、乗算器M_2,n-1、乗算器M_2,nに与え
られる。乗算器M_2,1は、乗算器８の出力と係数g₀
との乗算をおこなう。乗算器M_2,2は、乗算器８の
出力と係数g₁との乗算をおこなう。乗算器M_2,n-1
は、乗算器８の出力と係数g_n-2との乗算をおこな
う。乗算器M_2,nは、乗算器８の出力と係数g_n-1と
の乗算をおこなう。 On the other hand, the contents of register R _2,n are multiplied by a coefficient (-g _n ^-1 ) by multiplier 8 through switch 9. The output of multiplier 8 is multiplier M _2,1 , multiplier
M _2,2 , ......, multiplier M _2,n-1 and multiplier M _2,n are given. Multiplier M _2,1 combines the output of multiplier 8 and coefficient g ₀
Perform multiplication with . Multiplier M _2,2 multiplies the output of multiplier 8 by coefficient g ₁ . Multiplier M _2,n-1
multiplies the output of the multiplier 8 by the coefficient g _n-2 . Multiplier M _2,n multiplies the output of multiplier 8 by coefficient g _n-1 .

ついで、加算器A_2,nは乗算器M_2,nの出力と乗算
器M_3,nの出力とレジスタR_2,n-1の内容を加算す
る。その加算器A_2,nの出力がレジスタR_2,nに納め
られる。加算器A_2,n-1は乗算器M_2,n-1の出力と乗
算器M_3,n-1の出力とレジスタM_2,n-2の内容を加算
する。その加算器A_2,n-1の出力がレジスタR_2,n-1
に納められる。加算器A_2,2は乗算器M_2,2の出力と
乗算器M_3,2の出力とレジスタR_2,1の内容を加算す
る。その加算器A_2,2の出力がレジスタR_2,2に納め
られる。加算器A_2,1は、乗算器M_2,1の出力と乗算
器M_3,1の出力を加算する。その加算器A_2,1の出力
がレジスタR_2,1に納められる。 Then, adder A _2,n adds the output of multiplier M _2,n , the output of multiplier M _3,n , and the contents of register R _2,n-1 . The output of the adder A _2,n is stored in the register R _2,n . Adder A _2,n-1 adds the output of multiplier M _2,n-1 , the output of multiplier M _3,n-1 , and the contents of register M _2,n-2 . The output of the adder A _2,n-1 is the register R _2,n-1
It can be paid in Adder A _2,2 adds the output of multiplier M _2,2 , the output of multiplier M _3,2 , and the contents of register R _2,1 . The output of the adder A _2,2 is stored in the register R _2,2 . Adder A _2,1 adds the output of multiplier M _2,1 and the output of multiplier M _3,1 . The output of the adder A _2,1 is stored in the register R _2,1 .

ついで、低次の情報記号部m_L（Ｘ）の最高次の
係数m_L,L-2を入力する。それを入力として上記の
動作を繰り返し、レジスタR_2,1、レジスタR_2,2，
………、レジスタR_2,n-1、レジスタR_2,nの内容を
更新する。 Next, the highest order coefficient m _L,L-2 of the low order information symbol part m _L (X) is input. Repeat the above operation with that as input, register R _2,1 , register R _2,2 ,
......, update the contents of register R _2,n-1 and register R _2,n .

さらにつづけて、低次の情報記号部m_L（Ｘ）を
高次の係数の方から順次入力し、上記の動作を繰
り返す。 Further, the low-order information symbol part m _L (X) is sequentially input from the high-order coefficient, and the above operation is repeated.

最後に、低次の情報記号部m_L（Ｘ）の最低次の
係数m_L,0を入力し、レジスタR_2,1、レジスタR_2,2，
………、レジスタR_2,n-1、レジスタR_2,nの内容を
更新する。このとき得られたレジスタR_2,n、レジ
スタR_2,n-1，………、レジスタR_2,2、レジスタ
R_2,1の内容が、検査記号成分r_L（Ｘ）の係数r_L,n-1，
r_L,n-2，………，r_L,1，r_L,0にそれぞれ対応してい
る。ここで、 r_L（Ｘ）＝_n-1 〓ⁱ⁼⁰ r_L,iXⁱ …（16）である。 Finally, input the lowest order coefficient m _L,0 of the low order information symbol part m _L (X), register R _2,1 , register R _2,2 ,
......, update the contents of register R _2,n-1 and register R _2,n . Register R _2,n , register R _2,n-1 , ......, register R _2,2 , register obtained at this time
The content of R _2,1 is the coefficient r _L,n-1 of the test symbol component r _L (X),
They correspond to r _L,n-2 , ......, r _L,1 , and r _L,0, respectively. Here, r _L (X) = _n-1 〓 ⁱ⁼⁰ r _L,i X ⁱ ...(16).

この後、スイツチ５とスイツチ９を開にし、入
力端子１と入力端子６とに０を与えた上で、レジ
スタR_1,nの内容とレジスタR_2,nの内容を、加算器
１０で加算し、出力端子１１からとり出す。レジ
スタR_1,n、レジスタR_1,n-1，………、レジスタ
R_1,2、およびレジスタR_1,1の内容は、それぞれ、
レジスタR_1,n-1、レジスタR_1,n-2，………、レジ
スタR_1,1の内容、および乗算器M_1,1の出力に置き
換えられる。レジスタR_2,n、レジスタR_2,n-1，…
……、レジスタR_2,2、およびレジスタR_2,1の内容
は、それぞれ、レジスタR_2,n-1、レジスタR_2,n-2，
………、レジスタR_2,1の内容、および加算器A_2,1
の出力に置き換えられる。 After this, switch 5 and switch 9 are opened, 0 is given to input terminal 1 and input terminal 6, and the contents of register R _1,n and the contents of register R _2,n are added by adder 10. and take it out from the output terminal 11. Register R _1,n , Register R _1,n-1 , ………, Register
The contents of R _1,2 and register R _1,1 are, respectively,
They are replaced by register R _1,n-1 , register R _1,n-2 , . . . , the contents of register R _1,1 and the output of multiplier M _1,1 . Register R _2,n , Register R _2,n-1 ,…
..., the contents of register R _2,2 and register R _2,1 are respectively register R _2,n-1 , register R _2,n-2 ,
………, contents of register R _2,1 , and adder A _2,1
will be replaced by the output of

上記の動作をさらにｍ−１回繰り返すことによ
つて、出力端子１１から所望の検査記号部ｒ（Ｘ）
を得ることができる。 By repeating the above operation m-1 times, the desired test symbol part r(X) is output from the output terminal 11.
can be obtained.

このように、第１の入力を高次の情報記号部
m_u（Ｘ）とし、多項式m_u（Ｘ）X^mを生成多項式ｇ
（Ｘ）によつて割算した時の第１の剰余多項式を
求め、かつ、第２の入力を低次の情報記号部m_L
（Ｘ）とし、多項式m_L（Ｘ）に多項式ｆ（Ｘ）を乗
算し、さらに生成多項式ｇ（Ｘ）によつて割算し
た時の第２の剰余多項式を求め、それら２つの順
余多項式を加算することによつて検査記号部ｒ
（Ｘ）を得ることができる。 In this way, the first input is converted into a higher-order information symbol part.
Let m _u (X) be the polynomial m _u (X ⁾
Find the first remainder polynomial when divided by (X), and input the second input into the lower-order information symbol part m _L
(X), multiply the polynomial m _L (X) by the polynomial f(X), and further divide by the generator polynomial g(X) to find the second remainder polynomial, and then calculate the second remainder polynomial of these two ordinal remainder polynomials. By adding the check symbol part r
(X) can be obtained.

以上のように、この発明によれば、符号語にお
ける検査記号部の位置が低次に固定されていない
ため、検査記号部が符号語の中でどのような位置
を占めていようとも適用できるという利点があ
る。 As described above, according to the present invention, the position of the check symbol part in the code word is not fixed at a lower level, so it can be applied regardless of the position of the check symbol part in the code word. There are advantages.

[Brief explanation of the drawing]

第１図は、従来のｑ元（ｎ、ｋ）短縮巡回符号
の符号語の構成図、第２図は、従来のｑ元（ｎ、
ｋ）短縮巡回符号の符号化回路図、第３図は、こ
の発明の対象となる検査記号部が低次の部分にな
いようなｑ元（ｎ、ｋ）短縮巡回符号の符号語の
構成図、第４図は、この発明の検査記号部が低次
の部分にないようなｑ元（ｎ、ｋ）短縮巡回符号
の符号化回路の一実施例の図である。図中、１は、入力端子、２は、出力端子、３
は、減算器、４は、乗算器、５は、スイツチ、６
は、入力端子、７は、出力端子、８は、乗算器、
９は、スイツチ、１０は、加算器、１１は出力端
子、M_1,1は乗算器、M_1,2は乗算器、………，
M_1,n-1は乗算器、M_1,nは乗算器、R_1,1はレジス
タ、R_1,2はレジスタ、………，R_1,n-1はレジスタ、
R_1,nはレジスタ、A_1,1は加算器、A_1,n-1は加算器、
A_1,n-1は加算器、M_2,1は乗算器、M_2,2は乗算器、
………，M_2,n-1は乗算器、M_2,nは乗算器、A_2,1は
加算器、A_2,2は加算器、………，A_2,n-1は加算
器、A_2,nは加算器、R_2,1はレジスタ、R_2,2はレジ
スタ、………，R_2,n-1はレジスタ、R_2,nはレジス
タ、M_3,1は乗算器、M_3,2は乗算器、………，
M_3,n-1は乗算器、M_3,nは乗算器である。なお、図
中、同一あるいは相当部分には同一符号を付して
示してある。 Figure 1 is a block diagram of a code word of a conventional q-element (n, k) shortened cyclic code.
k) Encoding circuit diagram of a shortened cyclic code, FIG. 3 is a block diagram of a code word of a q-element (n, k) shortened cyclic code in which the check symbol part, which is the object of this invention, is not in a low-order part. , FIG. 4 is a diagram of an embodiment of an encoding circuit for a q-element (n, k) shortened cyclic code in which the check symbol part of the present invention is not in a low-order part. In the figure, 1 is an input terminal, 2 is an output terminal, 3
is a subtracter, 4 is a multiplier, 5 is a switch, 6
is an input terminal, 7 is an output terminal, 8 is a multiplier,
9 is a switch, 10 is an adder, 11 is an output terminal, M _1,1 is a multiplier, M _1,2 is a multiplier, ......,
M _1,n-1 is a multiplier, M _1,n is a multiplier, R _1,1 is a register, R _1,2 is a register, ......, R _1,n-1 is a register,
R _1,n is a register, A _1,1 is an adder, A _1,n-1 is an adder,
A _1,n-1 is an adder, M _2,1 is a multiplier, M _2,2 is a multiplier,
………, M _2,n-1 is a multiplier, M _2,n is a multiplier, A _2,1 is an adder, A _2,2 is an adder, ………, A _2,n-1 is an adder A _2,n is an adder, R _2,1 is a register, R _2,2 is a register, ......, R _2,n-1 is a register, R _2,n is a register, M _3,1 is a multiplication M _3,2 is a multiplier, ………,
M _3,n-1 is a multiplier, and M _3,n is a multiplier. In the drawings, the same or corresponding parts are denoted by the same reference numerals.

Claims

[Scope of Claims] 1. Generating a codeword of a shortened cyclic code in which the information symbol part is divided into a high-order part and a low-order part of the codeword, and the check symbol part is located at an order between them. For the purpose _of
(x), and the generator polynomial g(x) is used as a feedback coefficient to obtain the first remainder polynomial when the polynomial m _u (x) x ^m is divided by the generator polynomial g(x) of degree m. A feedback shift register with coefficients _of
m _L (x) is multiplied by the polynomial f(x) and divided by the generator polynomial g(x). ⁾ and an adder for obtaining a check symbol part by adding two remainder polynomials. However, L is the length (unit: symbol) of the low-order information symbol part in the code word V(x) in the present invention. On the other hand, the length of a higher-order information symbol is K-L (symbols), and the total length of both is K
Symbol information is present in the codeword. m is the number of check symbols, that is, code length n, number of information symbols k
When, it is given by m=nk. u is a suffix indicating a high-order information symbol part, m _u (x) is a polynomial of a high-order information symbol part, and r _u (x) is a polynomial of a high-order information symbol part. The test symbol component by the polynomial m _u (x) is shown.